TW201901750A - 半導體裝置之製造方法及半導體裝置 - Google Patents

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宮本広信
中山達峰
岡本康宏
壷井篤司
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題在於提昇使用氮化物半導體之半導體裝置之特性。 本發明之半導體裝置具有緩衝層、通道層、障壁層、台面型2DEG消除層、源極電極SE、汲極電極DE、形成於台面型2DEG消除層上之閘極絕緣膜GI、及形成於其上之閘極電極GE。並且，該半導體裝置之閘極絕緣膜GI包含形成於台面型2DEG消除層上之濺鍍膜GIa、及形成於其上之CVD膜GIb。濺鍍膜GIa係使用包含絕緣物之靶於非氧化性氣體氛圍下藉由濺鍍法而形成。藉此，可減少MOS界面之正電荷、閘極絕緣膜GI中之正電荷量，提高閾值電壓，從而提昇常斷開特性。

Description

半導體裝置之製造方法及半導體裝置
本發明係關於一種半導體裝置之製造方法及半導體裝置，例如可較佳地用於使用氮化物半導體之半導體裝置。
GaN系氮化物半導體與Si或GaAs相比為寬帶隙，具有較高之電子遷移率，因此期待應用於高耐壓、高輸出、高頻用途中之電晶體，近年來正積極推進開發。於此種電晶體之中，具有常斷開特性之電晶體較為有用，正研究用於具有常斷開特性之構造。 例如，於專利文獻1(國際公開第2010/064706號)中，揭示有一種於實用之正閘極電壓下接通，可進行高速動作之使用III族氮化物半導體層之MIS(Metal Insulator Semiconductor，金屬絕緣半導體)型場效電晶體。 [先前技術文獻] [專利文獻] [專利文獻1]國際公開第2010/064706號
[發明所欲解決之問題] 本發明者從事使用氮化物半導體之半導體裝置之研究開發，並對半導體裝置之特性提昇進行潛心研究。對用於具有常斷開特性之電晶體之構造、例如台面型構造或凹槽閘極構造等進行研究。 然而，根據本發明者之研究，產生了如下課題，即，於台面型MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)構造之電晶體中，若使閘極絕緣膜之膜厚變大，則閾值電位降低，無法獲得常斷開特性。 期望解決此種課題而開發出常斷開特性良好之半導體裝置。 其他課題及新穎之特徵將根據本說明書之記述及隨附圖式而明確。 [解決問題之技術手段] 如下，對本案中所揭示之實施形態中之代表性實施形態之概要進行簡單說明。 本案中揭示之一實施形態所示之半導體裝置之製造方法具有「形成閘極絕緣膜之步驟」，該步驟具有以下步驟：藉由使用包含第1絕緣物之靶之濺鍍法，於台面型氮化物半導體層上形成包含第1絕緣物之第1膜；及藉由CVD(chemical vapor deposition，化學氣相沈積)法於第1膜上形成包含第2絕緣物之第2膜。 本案中揭示之一實施形態所示之半導體裝置具有「閘極絕緣膜」，該閘極絕緣膜具有第1膜、及形成於第1膜上之第2膜，且第1膜包含濺鍍膜，第2膜包含CVD膜。 [發明之效果] 根據本案中揭示之以下示出之代表性實施形態所示的半導體裝置之製造方法，可製造特性良好之半導體裝置。 根據本案中揭示之以下示出之代表性實施形態所示的半導體裝置，可提昇半導體裝置之特性。
於以下之實施形態中，為方便起見，於有必要時分割為複數個部分或實施形態而進行說明，但除特別明示之情形以外，其等並非互無關係，存在一者為另一者之一部分或全部之變化例、應用例、詳細說明、補充說明等之關係。又，於以下之實施形態中，於提及要素之數等(包括個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明顯限定於特定之數之情形等以外，並不限定於該特定之數，可為特定之數以上亦可為以下。 進而，於以下之實施形態中，其構成要素(亦包括要素步驟等)除特別明示之情形及認為原理上明顯為必需之情形等以外，未必為必需。同樣地，於以下之實施形態中，提及構成要素等之形狀、位置關係等時，除特別明示之情形及認為原理上明顯並非如此之情形等以外，包含實質上與該形狀等近似或類似者等。關於該情況，對於上述數等(包括個數、數值、量、範圍等)而言亦相同。 以下，基於圖式對實施形態進行詳細說明。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件標註相同或關聯之符號，省略其重複之說明。又，於存在複數個類似之構件(部位)之情形時，存在對總稱之符號追加記號來表示個別或特定之部位之情況。又，於以下之實施形態中，除特別需要時以外，原則上不重複同一或相同部分之說明。 又，於在實施形態中使用之圖式中，亦存在即便為剖視圖亦將剖面線省略以便於觀察圖式之情況。 又，於剖視圖中，各部位之大小並非與實際元件對應，為了便於理解圖式，存在將特定之部位相對放大來表示之情況。 (實施形態1) 以下，一面參照圖式，一面對本實施形態之半導體裝置進行詳細說明。 [構造說明] 圖1係表示本實施形態之半導體裝置之構成的剖視圖。圖1所示之半導體裝置係使用氮化物半導體之MOS型場效電晶體(MOSFET； Metal-Oxide-Semiconductor Field Effect Transistor，亦稱為MISFET)。又，亦被稱為高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)。 於本實施形態之半導體裝置中，於基板SUB上設置有高阻抗緩衝層BUF。再者，亦可於在基板SUB上設置核生成層之後，於其上形成高阻抗緩衝層BUF。 作為基板SUB，例如可使用包含(111)面露出之矽(Si)之半導體基板。作為基板SUB，除上述矽以外，亦可使用包含SiC或藍寶石等之基板。又，亦可使用包含GaN之基板，於該情形時，亦可省略核生成層。 核生成層包含氮化物半導體層。作為核生成層，例如可使用氮化鋁(AlN)層。 高阻抗緩衝層BUF包含對氮化物半導體添加有形成較深能階之雜質的1層或複數層氮化物半導體層。例如能以包含複數層氮化物半導體層之超晶格構造體(亦稱為超晶格層)之形式，將使氮化鎵(GaN)層與氮化鋁(AlN)層之積層膜(AlN/GaN膜)反覆積層而成的超晶格構造體用作高阻抗緩衝層BUF。 再者，通常，基板SUB上之氮化物半導體層(III-V族之化合物半導體層)係全部藉由III族元素面成長而形成。 於高阻抗緩衝層BUF上，依序形成有第1氮化物半導體層S1、第2氮化物半導體層S2及第3氮化物半導體層S3。並且，於第3氮化物半導體層S3之一部分之上，形成有第4氮化物半導體層S4。 第2氮化物半導體層S2係電子親和力與第1氮化物半導體層S1相等，或電子親和力大於第1氮化物半導體層S1(S1≦S2)。 第3氮化物半導體層S3係電子親和力小於第1氮化物半導體層S1(S1＞S3)。 第4氮化物半導體層S4為台面型(台面形狀、凸狀、線狀)，其剖面為大致矩形狀。再者，亦可將第4氮化物半導體層S4之側面設為錐形狀(正錐形狀)。第4氮化物半導體層S4係電子親和力與第2氮化物半導體層S2相等，或電子親和力小於第2氮化物半導體層S2(S4≦S2)。 第1氮化物半導體層S1亦被稱為緩衝層(後障壁層、通道底層)，例如包含AlGaN。又，第2氮化物半導體層S2亦被稱為通道層，例如包含InGaN。又，第3氮化物半導體層S3亦被稱為障壁層(電子供給層)，例如包含AlGaN。其中，Al組成大於第1氮化物半導體層S1。又，台面型第4氮化物半導體層S4亦被稱為2DEG(Two-dimensional electron gas，二維電子氣體)消除層(蓋層)，例如包含InGaN。其中，In組成與第2氮化物半導體層S2相等或較大。再者，亦可由GaN構成第2氮化物半導體層(通道層)S2及第4氮化物半導體層(2DEG消除層)S4。 又，於台面型第4氮化物半導體層(2DEG消除層)S4上，介隔閘極絕緣膜GI而形成有閘極電極GE。該閘極絕緣膜GI係以覆蓋台面型第4氮化物半導體層(2DEG消除層)S4之方式形成。即，閘極絕緣膜GI之寬度(閘極長度方向之長度)大於台面型第4氮化物半導體層(2DEG消除層)S4之寬度。閘極電極GE形成於閘極絕緣膜GI上。此處，閘極電極GE之寬度與閘極絕緣膜GI寬度相同。 又，第3氮化物半導體層(障壁層)S3上之一部分係由表面保護膜PRO所覆蓋。並且，於第3氮化物半導體層(障壁層)S3上且台面型第4氮化物半導體層(2DEG消除層)S4之兩側，形成有源極電極SE及汲極電極DE。例如，於表面保護膜PRO及層間絕緣膜IL1之積層膜中形成有接觸孔，於該接觸孔之內部及上部，配置有源極電極SE與汲極電極DE。 此處，於第2氮化物半導體層(通道層)S2與第3氮化物半導體層(障壁層)S3之界面，產生2DEG(二維電子氣體)。但是，於閘極電極GE之下方，介隔閘極絕緣膜GI而設置有台面型第4氮化物半導體層(2DEG消除層)S4，故而抑制2DEG之產生。因此，於對閘極電極GE施加有特定之電壓(閾值電壓)之情形時，於閘極電極GE之下方形成通道，電晶體成為接通狀態。 此處，於本實施形態中，由位於下層之濺鍍膜GIa及位於上層之CVD膜GIb構成閘極絕緣膜GI。濺鍍膜GIa形成於台面型第4氮化物半導體層(2DEG消除層)S4上，CVD膜GIb形成於濺鍍膜GIa上。存在將此種積層膜表示為CVD膜/濺鍍膜之情況。 如此，於本實施形態中，由CVD膜/濺鍍膜構成閘極絕緣膜GI，因此可減少MOS界面之正電荷、絕緣膜中之正電荷量，提高閾值電壓。藉此，可提昇常斷開特性。 以下，對CVD膜/濺鍍膜之性質、及使用CVD膜/濺鍍膜之優點進行說明。 (CVD膜/濺鍍膜之性質) 濺鍍膜GIa係利用濺鍍法而形成之膜。更具體而言，係使用絕緣物(氧化物或氮化物等)之靶，於非氧化性氣體氛圍下利用濺鍍法而形成之膜。所謂濺鍍法，係藉由如下方式形成膜之方法，即，於減壓且惰性氣體(例如Ar)氛圍下，對被稱為靶之平板狀之成膜材料塊施加負電壓或高頻電壓而產生輝光放電，使惰性氣體原子離子化，並使氣體離子高速碰撞靶之表面，將構成靶之成膜材料塊之粒子彈出，使其沈積於基板之表面上。 作為濺鍍膜GIa，例如可使用氧化鋁(Al2 O3 )膜。可於非氧化性氣體氛圍下，例如於氬氣或氮氣等惰性氣體之氣體氛圍下，使用包含氧化鋁(Al2 O3 )之靶，利用濺鍍法而形成氧化鋁(Al2 O3 )膜。作為濺鍍膜GIa，除上述氧化鋁(Al2 O3 )膜以外，還可使用氮化鋁(AlN)膜、氧化矽(SiO2 )膜、氮化矽(SiN)膜等。該等膜之靶依序為氮化鋁(AlN)、氧化矽(SiO2 )、氮化矽(SiN)。 CVD膜GIb係利用CVD(chemical vapor deposition，化學氣相沈積)法而形成之膜。CVD法係向處理室內供給包含目標膜之成分之原料氣體，藉由基板表面或氣相下之化學反應而將膜沈積之方法。 例如，一面供給包含目標膜之成分之原料氣體，一面於氧化性氣體氛圍下形成膜。 作為CVD膜GIb，例如可使用氧化鋁(Al2 O3 )膜。作為氧化鋁(Al2 O3 )膜之原料氣體，使用三甲基鋁與氧化劑(例如H2 O、O3 等)。作為CVD膜GIb，除上述氧化鋁(Al2 O3 )膜以外，還可使用氮化鋁(AlN)膜、氧化矽(SiO2 )膜、氮化矽(SiN)膜等。氮化鋁(AlN)膜之原料氣體為三甲基鋁及氨(NH3 )等。氧化矽(SiO2 )膜之原料氣體為矽烷與氧化劑(例如H2 O、O3 等)。氮化矽(SiN)膜之原料氣體為矽烷及氨(NH3 )等。 如此，對於CVD膜及濺鍍膜而言，原料或成膜方法不同，因此有如下特徵。 CVD膜GIb係使用包含氫之化合物(例如三甲基鋁、矽烷)作為原料氣體，於膜中含有氫(H)。相對於此，濺鍍膜GIa係使用絕緣物本身作為靶，故而膜中之氫(H)之含量(濃度)較少。例如，CVD膜GIb之氫(H)含量較濺鍍膜GIa之氫(H)含量多。具體而言，例如，CVD膜GIb之氫(H)含量為1E18/cm3 以上，濺鍍膜GIa之氫(H)含量為1E17/cm3 以下。氫(H)之含量可藉由二次離子質譜分析裝置(SIMS)進行測定。再者，例如1E18係指1×1018 。 又，於使用如Al化合物(例如三甲基鋁)之有機化合物作為原料氣體之情形時，將碳(C)引入至膜中。由此，於氧化鋁(Al2 O3 )膜或氮化鋁(AlN)膜之膜中包含碳(C)。此種CVD膜GIb之碳(C)含量為1E18/cm3 以上，濺鍍膜GIa之碳(C)含量為1E17/cm3 以下。碳(C)之含量可藉由二次離子質譜分析裝置(SIMS)進行測定。 (使用CVD膜/濺鍍膜之優點) 如上所述，藉由使用CVD膜/濺鍍膜之積層膜作為閘極絕緣膜GI，可提高閾值電壓。關於該優點，一面參照圖2～圖9，一面與比較例1、2對比而進行說明。比較例1係使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形，比較例2係使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形。 圖2係表示比較例1、2之半導體裝置之閘極電極下之各膜之積層狀態的圖。如圖2所示，於比較例1、2中，使用單層膜作為閘極絕緣膜GI。再者，其他構成與實施形態1(圖1)相同。圖3係表示比較例1之半導體裝置之閘極電極下之能帶的圖，圖4、圖5係用以說明比較例1之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。圖6係表示比較例2之半導體裝置之閘極電極下之能帶的圖，圖7係用以說明比較例2之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。圖8係表示本實施形態之半導體裝置之閘極電極下之能帶的圖，圖9係用以說明本實施形態之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。再者，「閘極絕緣膜之膜厚與閾值電壓之關係」亦可稱為「閾值電壓Vt之閘極絕緣膜之膜厚依存性」。再者，於關係圖中，橫軸為膜厚(nm)，縱軸為Vt(V)。又，於圖4、圖5、圖7、圖9中，虛線之曲線圖(a1、a2)係於MOS界面或膜中無正電荷之理想之半導體裝置之情形時的曲線圖。又，表示能帶之圖係夾止時之能帶圖。 對比較例1進行說明，即，對使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形進行說明。於比較例1之情形時，如圖3所示，於台面型第4氮化物半導體層(2DEG消除層)S4與閘極絕緣膜(CVD膜)之界面(以下稱為MOS界面)產生正電荷。該正電荷量為2E12～1E13/cm2 。 再者，圖3之虛線表示於MOS界面無正電荷之情形時之能帶。於該情形時，由於在第1氮化物半導體層(緩衝層)S1與第2氮化物半導體層(通道層)S2之界面產生之負極化電荷，而導致於閘極電極之正下方之台面型第4氮化物半導體層(2DEG消除層)S4中產生高電場。於在MOS界面無正電荷之理想情形時，台面型第4氮化物半導體層(2DEG消除層)S4之電通密度於閘極絕緣膜中連續，因此藉由使閘極絕緣膜變厚，閾值電壓向正側偏移。 相對於此，於在MOS界面產生了正電荷之情形時，根據高斯法則，以MOS界面為邊界，CVDAl2 O3 之電通密度之極性相反。即，於在MOS界面無正電荷之情形時，如圖3所示之虛線般，閾值電壓位於正側，相對於此，由於MOS界面之正電荷，而導致如圖3所示之實線般閾值電壓向負側偏移。其結果為，閾值電壓成為負。再者，於圖3中，朝上之箭頭表示「閾值電壓負方向」，朝下之箭頭表示「閾值電壓正方向」(圖6亦相同)。 進而，如圖4之曲線圖(b1)所示般，若使閘極絕緣膜(CVDAl2 O3 )變厚，則該閾值電壓向負側之偏移愈加明顯。例如，若將閘極絕緣膜(CVDAl2 O3 )設為作為開關電晶體而實用之膜厚即40～100 nm，則閾值電壓成為-1 V以下。 對比較例2進行說明，即對使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形進行說明。於該情形時，如圖6所示，MOS界面之正電荷基本上成為零，但於閘極絕緣膜(濺鍍Al2 O3 )中產生正電荷。因此，圖7之曲線圖(b2)向上側呈凸狀，若閘極絕緣膜(濺鍍Al2 O3 )變厚，則因閘極絕緣膜中之正電荷而導致閾值電壓降低。例如，若將閘極絕緣膜(濺鍍Al2 O3 )設為作為開關電晶體而實用之膜厚即40～100 nm，則閾值電壓成為負。 相對於此，於如本實施形態般使用CVD膜/濺鍍膜之積層膜，具體而言使用CVDAl2 O3 /濺鍍Al2 O3 之積層膜作為閘極絕緣膜GI之情形時，於MOS界面附近，存在不產生MOS界面之正電荷之濺鍍Al2 O3 ，於其上層，存在於絕緣膜中不產生正電荷之CVDAl2 O3 。因此，可一面減少MOS界面之正電荷且一面抑制閘極絕緣膜中之正電荷，提高閾值電壓(參照圖8)。 具體而言，構成本實施形態之閘極絕緣膜GI之下層之濺鍍膜係不使用氧化劑而於非氧化性氣體氛圍下形成，因此可抑制台面型第4氮化物半導體層(2DEG消除層)之氧化，減少於MOS界面產生之正電荷。 又，於濺鍍膜中，雖可減少於MOS界面產生之正電荷，但因電漿損傷而可能於膜中產生正電荷。因此，若使濺鍍膜變厚，則膜中之正電荷之影響變大，閾值電壓與膜厚之平方成比例地降低(參照圖7之曲線圖(b2))。因此，於閘極絕緣膜GI之上層使用CVD膜，關於該CVD膜，因不產生電漿損傷故而不產生膜中之正電荷，即便使膜厚變大，膜中之電荷之影響亦較小，閾值電壓直線性地變化(參照圖9之曲線圖(c))。 如此，於本實施形態中，於台面型第4氮化物半導體層(2DEG消除層)上形成MOS界面之正電荷量較少之濺鍍膜，且為了減少膜中之正電荷之影響而使濺鍍膜之膜厚變薄，將絕緣膜中之正電荷量較少之CVD膜形成至作為半導體裝置所需之閘極絕緣膜的膜厚。藉此，可提高閾值電壓，從而提昇常斷開特性。 此處，如上所述，作為濺鍍膜，為了減少膜中產生之正電荷之影響，較佳為儘量較薄。例如，濺鍍膜之膜厚較佳為20 nm以下，更佳為10 nm以下(參照圖9之曲線圖(c))。 (驗證1) 其次，使用數式，對比較例1、2及本實施形態之閾值電壓進行說明。 閾值電壓係由以下之(1)式表示，閾值電壓之曲線圖之斜率係由以膜厚將(1)式微分所得之(2)式表示。又，MOS界面電荷(Nit )係由(3)式表示。 Vt＝-0.5・(q・Not )/(ε0 ・εr )・t2 －(q・Niteff )/(ε0 ・εr )・t＋ΦB －(ΔEC ＋EF )＋2DEG消除層增加量＋障壁層減少量…(1) dVt/dt＝(q・Not )/(ε0 ・εr )・t－(q・Niteff )/(ε0 ・εr )…(2) Nit ＝-Npo ＋Niteff …(3) 此處， Vt：閾值電壓、 Nit ＝-Npo ＋Niteff ：MOS界面電荷、 Not ：閘極絕緣膜中電荷、 Npo ：於緩衝層與通道層之界面產生之電荷、 t：絕緣膜之膜厚、 q：基本電荷、 ε0 ：介電常數、 εr ：絕緣膜之相對介電常數、 ΦB ：閘極電極/絕緣膜之障壁高度、 ΔEC ：絕緣膜/通道層之傳導帶非連續量、 EF ：費米能量。 可測定閾值電壓Vt之閘極絕緣膜之膜厚依存性，根據(1)式之t之二次係數之值A2估算Not (閘極絕緣膜中電荷)，根據t之一次係數之值A1估算Nit ＝-Npo ＋Niteff ：(MOS界面電荷)。 A2＝0.5・(q・Not )/(ε0 ・εr )…(4) Not ＝2((ε0 ・εr )/q)・A2…(5) A1＝(q・Niteff )/(ε0 ・εr )…(6) Niteff ＝((ε0 ・εr )/q)・A1…(7) 於比較例1，即，使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形時，於MOS界面產生高濃度之正電荷，絕緣膜中之電荷量相當小。因此，相對於(1)式之閘極絕緣膜之膜厚t的二次係數成為零，依存性成為直線(圖4)。又，若於MOS界面存在高濃度之正電荷，則當閘極絕緣膜變厚時，閾值電壓降低。此時之斜率成為A1，根據(2)式或(7)式， 成為Niteff ＝A1・(ε0 ・εr )/q…(8)， Nit (MOS界面電荷)係由Npo ＋Niteff 表示(圖5)。 於比較例2，即，使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形時，Nit (MOS界面電荷)基本上成為零。因此成為Niteff ＝((ε0 ・εr )/q)・A1＝-Npo 。 但是，於閘極絕緣膜中產生正電荷Not ，因此夾止時之能帶如圖6。此時之Vt之閘極絕緣膜之膜厚依存性如圖7所示般，向上側呈凸狀，於閘極絕緣膜較薄且(2)式之dVt/dt＞0之膜厚之區域，Vt與閘極絕緣膜之膜厚一併提高。但是，若閘極絕緣膜進一步變厚，則因閘極絕緣膜中之正電荷而成為(2)式之dVt/dt＜0，Vt開始降低。由此，若使閘極絕緣膜變厚至元件所需之膜厚例如50～100 nm左右，則Vt成為負。 相對於此，於如本實施形態般使用CVD膜/濺鍍膜之積層膜作為閘極絕緣膜GI之情形時，只要於滿足(2)式之dVt/dt＞0之膜厚之範圍內將濺鍍膜成膜，並於該濺鍍膜之上以閘極絕緣膜成為所需膜厚(例如上述50～100 nm左右)之方式將CVD膜成膜即可。根據CVD法，膜中之電荷較小，因此可於維持(2)式之dVt/dt＞0之狀況下將絕緣膜成膜至所需膜厚(例如上述50～100 nm左右)。於此種CVD膜/濺鍍膜之積層構造中，由於(2)式之dVt/dt＞0，故而若閘極絕緣膜之膜厚增加，則Vt亦直線性地增加(參照圖9之曲線圖(c))。 滿足dVt/dt＞0、即 dVt/dt＝-(q・Not )/(ε0 ・εr )・t1 －(q・Niteff )/(ε0 ・εr )＞0之濺鍍膜之膜厚t1 之範圍成為 -(q・Not )/(ε0 ・εr )・t1 ＞(q・Niteff )/(ε0 ・εr ) -(q・Not )・t1 ＞(q・Niteff ) -Not ・t1 ＞Niteff 0＜t1 ＜Niteff /Not ， 若設為t＝t1 時之dVt/dt＝A1，且 將濺鍍膜之膜厚t1 加上CVD膜之膜厚t2 之合計膜厚設為t，則 t＞t1 ，且Vt根據 Vt＝-0.5・(q・Not )/(ε0 ・εr )・t2 －(q・Niteff )/(ε0 ・εr )・t＋ΦB －(ΔEC ＋EF )＋＋2DEG消除層增加量＋障壁層減少量…(1) dVt/dt＝(q・Not )/(ε0 ・εr )・t－(q・Niteff )/(ε0 ・εr )＝A1…(2)， 而表示為(參照圖9之曲線圖(c)) Vt＝A1・(t－t1 )＋ΦB －(ΔEC ＋EF )＋2DEG消除層增加量＋障壁層減少量…(9)。 (驗證2) 其次，使用上述驗證1中說明之數式算出比較例1、2及本實施形態之閾值電壓之一例。 於比較例1，即，使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形時，若根據圖5之曲線圖(b1)將數值帶入(1)式來表示，則成為 Vt＝-3.2E－2・t－0.15(V)…(1-1) dVt/dt＝-3.2E－2(V/nm)…(2-1)， 根據Nit ＝-Npo ＋Niteff …(3)式， 算出Niteff ＝1.6E12 cm-2 ， Npo (於緩衝層與通道層之界面產生之電荷)為2.6E12 cm-2 ，因此， 根據Nit ＝-Npo ＋Niteff ，於MOS界面產生+4.2E12 cm-2 之正電荷。膜中電荷成為零。 具有為CVD膜之單層膜(CVDAl2 O3 )且膜厚60 nm之閘極絕緣膜的電晶體之閾值電壓根據(1-1)式， 成為Vt＝-3.2E－2・60－0.15(V)＝-1.77 V，閾值電壓成為負。 於比較例2，即，使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形時，若根據圖7之曲線圖(b2)將數值帶入(1)式來表示，則成為 Vt＝A2・t2 ＋A1・t＝-1.2E－3・t2 ＋5.3E－2・t(V)…(1-2) dVt/dt＝-2.4E－3・t＋5.3E－2(V/nm)…(2-2)。 此時，成為Niteff ＝-2.6E12 cm-2 ， Npo (於緩衝層與通道層之界面產生之電荷)為2.6E12 cm-2 ，因此， 根據Nit ＝-Npo ＋Niteff 、及MOS界面電荷(Nit )、零，膜中電荷Not 成為+1.19E18 cm3 。 具有為濺鍍膜之單層膜(濺鍍Al2 O3 )且膜厚60 nm之閘極絕緣膜的電晶體之閾值電壓根據(1-2)式， 成為Vt＝-1.2E－3・602 ＋5.3E－2・60＝0.432－3.18＝-2.7 V，閾值電壓成為負。 相對於此，如本實施形態般使用CVDAl2 O3 /濺鍍Al2 O3 之積層膜作為閘極絕緣膜GI，若設為濺鍍Al2 O3 之膜厚t1 ＝5 nm，則 濺鍍Al2 O3 中之電場成為 dVt/dt＝A1＝-2.4E－3・5＋5.3E－2＝4.1E－2(V/nm)…(2-3)， 若將濺鍍Al2 O3 上之CVDAl2 O3 設為55 nm，則 CVDAl2 O3 中之電荷為零，因此維持MOS界面電荷， 成為Vt＝A1(60－5)＝4.1E－2・(60－5)＝2.3(V)…(3-3)， 閾值電壓(Vt)成為2.3(V)，閾值電壓成為正。 如此，藉由上述驗證1、2證實了將閘極絕緣膜設為CVD膜/濺鍍膜之積層構造之情形時之有用性。再者，驗證2中之數值為一例，本實施形態並不限制於具有上述數值者。 [製法說明] 其次，一面參照圖10～圖20，一面對本實施形態之半導體裝置之製造方法進行說明，並且使該半導體裝置之構成更明確。圖10～圖20係表示本實施形態之半導體裝置之製造步驟的剖視圖。 如圖10所示，於在基板SUB上形成核生成層(未圖示)之後，於其上形成高阻抗緩衝層BUF。作為基板SUB，例如使用包含(111)面露出之矽(Si)之半導體基板，於其上部，例如利用有機金屬氣相沈積(MOCVD：Metal Organic Chemical Vapor Deposition)法等使氮化鋁(AlN)層磊晶成長200 nm左右作為核生成層。 再者，作為基板SUB，除上述矽以外，亦可使用包含SiC或藍寶石等之基板。又，亦可使用包含GaN之基板，於該情形時，亦可省略核生成層。再者，通常核生成層及該核生成層以後之氮化物半導體層(III-V族之化合物半導體層)係全部藉由III族元素面成長(即，於本案之情形時為鎵面成長或鋁面成長)而形成。 然後，於核生成層上形成將氮化鎵(GaN)層與氮化鋁(AlN)層之積層膜(AlN/GaN膜)反覆積層而成的超晶格構造體作為高阻抗緩衝層BUF。例如，利用有機金屬氣相沈積法等使20 nm左右之膜厚之氮化鎵(GaN)層與5 nm左右之膜厚的氮化鋁(AlN)層交替地磊晶成長。例如形成上述積層膜40層。於該超晶格構造體上，例如利用有機金屬氣相沈積法等使AlGaN層磊晶成長作為高阻抗緩衝層BUF之一部分。AlGaN層之膜厚例如為1～2 μm左右。 然後，於高阻抗緩衝層BUF上，利用有機金屬氣相沈積法等使AlGaN層磊晶成長1 μm左右作為第1氮化物半導體層(緩衝層)S1。關於AlGaN層之構成元素比，例如於設為AlX Ga1 － X N之情形時，將X設為0以上且0.1以下(0≦X＜0.1)。例如為X＝0.05。 然後，於第1氮化物半導體層S1上，利用有機金屬氣相沈積法等使InGaN層磊晶成長50 nm左右作為第2氮化物半導體層(通道層)S2。關於InGaN層之構成元素比，例如於設為InY1 Ga1 － Y1 N之情形時，將Y1設為0以上且0.05以下(0≦Y1＜0.05)。 然後，於第2氮化物半導體層S2上，利用有機金屬氣相沈積法等使AlGaN層磊晶成長20 nm左右作為第3氮化物半導體層(障壁層)S3。關於AlGaN層之構成元素比，例如於設為AlZ Ga1 － Z N之情形時，將Z設為大於X且未達0.4(X＜Z＜0.4)。例如為Z＝0.25。 然後，於第3氮化物半導體層S3上，利用有機金屬氣相沈積法等使InGaN層磊晶成長30 nm左右作為第4氮化物半導體層(2DEG消除層)S4。關於InGaN層之構成元素比，例如於設為InY2 Ga1 － Y2 N之情形時，將Y2設為Y1以上且0.05以下(Y1≦Y2＜0.05)。 第1～第4氮化物半導體層S1～S4例如係一面將載氣與原料氣體導入至裝置內，一面使層成長。對於原料氣體，使用包含氮化物半導體層(此處為AlGaN層或InGaN層)之構成元素之氣體。例如，於成膜AlGaN層時，分別使用三甲基鋁(TMAl)、三甲基鎵(TMG)、氨作為Al、Ga、N之原料氣體。又，例如於成膜InGaN層時，分別使用三甲基銦(TMI)、三甲基鎵(TMG)、氨作為In、Ga、N之原料氣體。如此，根據磊晶成長法，可藉由調整原料氣體之流量而容易且精度良好地調整各層之構成元素比。又，根據磊晶成長法，可藉由切換原料氣體而容易且連續地將不同之元素構成之層成膜。 然後，如圖11所示，於第4氮化物半導體層S4上，利用電漿CVD法等使氧化矽膜沈積100 nm左右作為絕緣膜IF1。 然後，如圖12所示，利用光微影法及蝕刻技術對絕緣膜IF1進行加工。即，於絕緣膜IF1上形成光阻膜(未圖示)，並使光阻膜僅殘存於台面型第4氮化物半導體層(2DEG消除層)S4之形成區域。然後，將該光阻膜作為遮罩對絕緣膜IF1進行蝕刻。其後，將光阻膜去除。 然後，如圖13所示，將絕緣膜IF1作為遮罩對第4氮化物半導體層S4進行蝕刻。例如藉由使用氯系氣體之乾式蝕刻對第4氮化物半導體層S4進行加工。將如此般以所需形狀之膜作為遮罩對下層之膜進行蝕刻稱為圖案化。再者，若向氯系氣體添加氟系氣體，則第3氮化物半導體層S3與第4氮化物半導體層S4之蝕刻選擇比變大，蝕刻之控制性提高。再者，亦可將第4氮化物半導體層S4之側面設為錐形狀。 然後，如圖14所示，將台面型第4氮化物半導體層S4上之絕緣膜IF1去除。例如，藉由乾式蝕刻或濕式蝕刻將絕緣膜IF1去除。 然後，於台面型第4氮化物半導體層(2DEG消除層)S4及第3氮化物半導體層(障壁層)S3上形成表面保護膜PRO。例如，利用電漿CVD法等使氮化矽膜沈積100 nm左右作為表面保護膜PRO。作為表面保護膜PRO，除氮化矽膜(SiN膜)以外，亦可使用氧化矽膜(SiO2 膜)、氮氧化矽膜(SiON膜)、氧化鋁膜(Al2 O3 膜)等。該等絕緣膜之形成方法並無限制，例如，上述氧化矽膜可藉由熱CVD法形成。又，上述氧化鋁膜例如可藉由ALD(Atomic Layer Deposition，原子層沈積)法形成。 然後，將台面型第4氮化物半導體層(2DEG消除層)S4上之表面保護膜PRO去除。例如，將於台面型第4氮化物半導體層(2DEG消除層)S4之上方具有開口部之光阻膜(未圖示)作為遮罩，對台面型第4氮化物半導體層(2DEG消除層)S4上及其兩側之第3氮化物半導體層(障壁層)S3之一部分區域上的表面保護膜PRO進行蝕刻(圖15)。藉此，台面型第4氮化物半導體層(2DEG消除層)S4上及其兩側之第3氮化物半導體層(障壁層)S3之一部分露出。如此，台面型第4氮化物半導體層(2DEG消除層)S4與圖中右側(汲極電極之側)之表面保護膜PRO係遠離而配置，第3氮化物半導體層(障壁層)S3自該等之間露出。又，台面型第4氮化物半導體層(2DEG消除層)S4與圖中左側(源極電極之側)之表面保護膜PRO係遠離而配置，第3氮化物半導體層(障壁層)S3自該等之間露出。然後，將上述光阻膜去除。 然後，如圖16、圖17所示，於台面型第4氮化物半導體層(2DEG消除層)S4上形成閘極絕緣膜GI。例如，於包含台面型第4氮化物半導體層(2DEG消除層)S4上及其兩側之第3氮化物半導體層(障壁層)S3之露出部之表面保護膜PRO上，形成CVD膜/濺鍍膜之積層膜作為閘極絕緣膜GI。 例如，如圖16所示，利用濺鍍法以5 nm左右之膜厚沈積氧化鋁膜(Al2 O3 膜)。更具體而言，使用氧化鋁(Al2 O3 )之靶，於Ar氣體氛圍下等非氧化性氣體氛圍下利用濺鍍法形成氧化鋁膜(Al2 O3 膜)。 然後，如圖17所示，利用CVD法以55 nm左右之膜厚沈積氧化鋁膜(Al2 O3 膜)。例如一面將作為原料氣體之三甲基鋁(TMAl)及O3 導入至裝置內，一面形成氧化鋁膜(Al2 O3 膜)。再者，此處係利用CVD法進行成膜，但亦可利用ALD法進行成膜。ALD法係CVD法之一種。ALD法係利用原子之性質即自我控制(Self-limiting)性，將原子逐層沈積之成膜方法。該ALD法係藉由重複(1)投入前體(前驅物)、(2)清除、(3)投入下一前體、(4)清除之循環而將原子層逐層沈積。對於該前體之放入，利用化學蒸氣(Chemical Vapor)，因此被視為CVD之一種。 再者，於本實施形態中，CVD膜GIb之氫(H)或碳(C)之含量亦為1E18/cm3 以上，濺鍍膜GIa之氫(H)或碳(C)之含量亦為1E17/cm3 以下。氫(H)之含量可藉由二次離子質譜分析裝置(SIMS)進行測定。 又，此處，將濺鍍膜GIa及CVD膜GIb設為氧化鋁(Al2 O3 )膜，但可將該等設為相同之膜，亦可設為不同之膜。例如，作為濺鍍膜GIa與CVD膜GIb之組合，除上述濺鍍Al2 O3 與CVDAl2 O3 以外，亦可為濺鍍Al2 O3 與CVDAlN、濺鍍Al2 O3 與CVDSiO2 、濺鍍Al2 O3 與CVDSiN之組合。 又，亦可為濺鍍AlN與CVDAl2 O3 、濺鍍AlN與CVDAlN、濺鍍AlN與CVDSiO2 、濺鍍AlN與CVDSiN之組合。 又，亦可為濺鍍SiO2 與CVDAl2 O3 、濺鍍SiO2 與CVDAlN、濺鍍SiO2 與CVDSiO2 、濺鍍SiO2 與CVDSiN之組合。 又，亦可為濺鍍SiN與CVDAl2 O3 、濺鍍SiN與CVDAlN、濺鍍SiN與CVDSiO2 、濺鍍SiN與CVDSiN之組合。 如此，為了防止台面型第4氮化物半導體層(2DEG消除層)S4之表面之氧化，使用將絕緣物本身作為靶之濺鍍膜較為有效。 然後，如圖18所示，於閘極絕緣膜GI上形成閘極電極GE。例如，於閘極絕緣膜GI上，例如利用濺鍍法等以200 nm左右之膜厚沈積TiN(氮化鈦)膜作為導電性膜(閘極電極GE之構成材料)。閘極電極GE之構成材料或膜厚可適當調整。作為閘極電極GE，除TiN以外，亦可使用添加有B或P等摻雜劑之多晶矽。又，亦可使用Ti、Al、Ni、Pt、Au及該等之Si化合物或N化合物。又，亦可使用將該等材料膜積層而成之多層膜。 然後，利用光微影法技術於閘極電極形成區域形成光阻膜(未圖示)，並將該光阻膜作為遮罩對TiN膜進行蝕刻，藉此形成閘極電極GE。例如，藉由使用以Cl2 為主成分之氣體之乾式蝕刻對TiN膜進行蝕刻。其後，將光阻膜去除。亦可使用氟系氣體代替如Cl2 之氯系氣體。又，亦可使用氯系氣體與氟系氣體之混合氣體。然後，對閘極電極(TiN膜)GE之下層之閘極絕緣膜(氧化鋁膜)GI進行蝕刻。例如，藉由使用以BCl3 為主成分之氣體之乾式蝕刻對氧化鋁膜進行蝕刻。然後，將上述光阻膜去除。 然後，如圖19所示，於閘極電極GE及表面保護膜PRO上，形成層間絕緣膜IL1。例如，利用CVD法等將氧化矽膜沈積2 μm左右作為層間絕緣膜IL1。作為氧化矽膜，亦可使用亦將正矽酸四乙酯(Tetraethyl orthosilicate)用作原料之所謂TEOS(Tetraethyl orthosilicate，正矽酸乙酯)膜。然後，利用光微影法及蝕刻技術於層間絕緣膜IL1中形成接觸孔。例如，於層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域分別具有開口部之光阻膜(未圖示)。然後，藉由將該光阻膜作為遮罩對層間絕緣膜IL1及表面保護膜PRO進行蝕刻，而形成接觸孔。例如，藉由使用以SF6 為主成分之氣體(氟系氣體)之乾式蝕刻對層間絕緣膜IL1進行蝕刻。藉此，位於閘極電極GE之兩側之源極電極連接區域及汲極電極連接區域之第3氮化物半導體層(障壁層)S3露出。 然後，如圖20所示，於上述接觸孔中及層間絕緣膜IL1上，形成源極電極SE與汲極電極DE。例如，於包含接觸孔內之層間絕緣膜IL1上形成導電性膜。例如，形成Al/Ti膜作為導電性膜。例如，於包含接觸孔內之層間絕緣膜IL1上，利用濺鍍法等以20 nm左右之膜厚形成Ti膜，進而，於其上利用濺鍍法等以2 μm左右之膜厚形成Al膜。然後，實施熱處理。例如，進行500℃、30分鐘之熱處理。藉此，可獲得導電性膜(Al/Ti膜)與其下層之層之間的歐姆接觸。再者，亦可使用Au(1 μm)/Ti(10 nm)代替Al/Ti膜作為導電性膜。 然後，於源極電極SE、汲極電極DE之形成區域形成光阻膜(未圖示)，並將該光阻膜(未圖示)作為遮罩對導電性膜(Al/Ti膜)進行蝕刻。例如，藉由使用以Cl2 為主成分之氣體之乾式蝕刻對導電性膜(Al/Ti膜)進行蝕刻。 構成該源極電極SE及汲極電極DE之導電性膜之構成材料或膜厚可適當調整。作為此種導電性膜，較佳為使用與氮化物半導體層歐姆接觸之材料。 亦可於其後，在包含源極電極SE、汲極電極DE上之層間絕緣膜IL1上形成絕緣膜，進而形成上層之佈線。又，亦可於最上層佈線上形成包含絕緣膜之保護膜。 藉由以上之步驟，可形成本實施形態之半導體裝置。再者，上述步驟為一例，亦可藉由上述步驟以外之步驟製造本實施形態之半導體裝置。 (實施形態2) 於實施形態1中，例示了於閘極電極之下方介隔閘極絕緣膜而配置有台面狀之氮化物半導體之台面型電晶體，但亦可設為凹槽閘極型電晶體。再者，對於與實施形態1相同之構成部分及製造步驟，省略其說明。 以下，一面參照圖式，一面對本實施形態之半導體裝置進行詳細說明。 [構造說明] 圖21係表示本實施形態之半導體裝置之構成的剖視圖。圖21所示之半導體裝置係使用氮化物半導體之MOS型場效電晶體，亦被稱為高電子遷移率電晶體(HEMT)。本實施形態之半導體裝置係所謂之凹槽閘極型半導體裝置。 於本實施形態之半導體裝置中，於基板SUB上設置有高阻抗緩衝層BUF。再者，亦可於在基板SUB上設置核生成層之後，於其上形成高阻抗緩衝層BUF。 作為基板SUB、核生成層及高阻抗緩衝層BUF，可使用與實施形態1相同之材料。於高阻抗緩衝層BUF上，依序形成有第1～第3氮化物半導體層S1～S3，進而，於第3氮化物半導體層S3上形成有第5氮化物半導體層S5。再者，第5氮化物半導體層S5亦可省略。 第2氮化物半導體層S2係電子親和力大於第1氮化物半導體層S1(S1＜S2)。 第3氮化物半導體層S3係電子親和力小於第1氮化物半導體層S1(S1＞S3)。 並且，第5氮化物半導體層S5係例如電子親和力大於第1氮化物半導體層S1(S5＞S1)。 第1氮化物半導體層S1亦被稱為緩衝層(後障壁層、通道底層)，例如包含AlGaN。又，第2氮化物半導體層S2亦被稱為通道層，例如包含InGaN。又，第3氮化物半導體層S3亦被稱為障壁層(電子供給層)，例如包含AlGaN。又，第5氮化物半導體層S5亦被稱為蓋層，例如包含InGaN。再者，亦可由GaN構成第2氮化物半導體層(通道層)S2及第5氮化物半導體層(蓋層)S5。 本實施形態之半導體裝置具有於第2氮化物半導體層(通道層)S2之上方介隔閘極絕緣膜GI而形成之閘極電極GE、及形成於閘極電極GE之兩側之第5氮化物半導體層(蓋層)S5上的源極電極SE與汲極電極DE。又，閘極電極GE係介隔閘極絕緣膜GI而形成於貫通第5、第3氮化物半導體層(蓋層、障壁層)S5、S3並到達第2氮化物半導體層(通道層)S2之中途的槽(亦稱為凹槽)T之內部。 於第2氮化物半導體層(通道層)S2與第3氮化物半導體層(障壁層)S3之界面附近之第2氮化物半導體層(通道層)S2側，生成二維電子氣體(2DEG)。並且，二維電子氣體(2DEG)係由形成有閘極電極GE之槽T截斷。因此，於對閘極電極GE施加有正電壓(閾值電壓)之情形時，於閘極絕緣膜GI與第2氮化物半導體層(通道層)S2之界面附近形成通道，電晶體成為接通狀態。 此處，於本實施形態中，由位於下層之濺鍍膜GIa及位於上層之CVD膜GIb構成閘極絕緣膜GI。濺鍍膜GIa形成於槽T之內部及表面保護膜PRO上，CVD膜GIb形成於濺鍍膜GIa上。 如此，於本實施形態中，亦由CVD膜/濺鍍膜構成閘極絕緣膜GI，因此如於實施形態1中詳細說明般，可減少MOS界面之正電荷、絕緣膜中之正電荷量，提高閾值電壓。藉此，可提昇常斷開特性。 (驗證) 然後，使用實施形態1之驗證1中說明之數式，算出比較例1、2及本實施形態之閾值電壓之一例。本實施形態之比較例1係使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形，比較例2係使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形。 於比較例1，即，使用CVD膜之單層膜(CVDAl2 O3 )作為閘極絕緣膜GI之情形時，若將數值帶入(1)式來表示，則成為 Vt＝-1.2E－2・t－0.44(V)…(1-4) dVt/dt＝－1.2E－2(V/nm)…(2-4) 根據Nit ＝-Npo ＋Niteff …(3)式， 算出Niteff ＝6.2E11 cm-2 ， Npo (於緩衝層與通道層之界面產生之電荷)為2.6E12 cm-2 ，因此， 根據Nit ＝-Npo ＋Niteff ，於MOS界面產生+3.2E12 cm-2 之正電荷。膜中電荷成為零。 具有為CVD膜之單層膜(CVDAl2 O3 )且膜厚60 nm之閘極絕緣膜的電晶體之閾值電壓根據(1-1)式， 成為Vt＝-1.2E－2・60－0.44(V)＝-0.28 V，閾值電壓成為負。 於比較例2，即，使用濺鍍膜之單層膜(濺鍍Al2 O3 )作為閘極絕緣膜GI之情形時，若將數值帶入(1)式來表示，則成為 Vt＝A2・t2 ＋A1・t＝-1.2E－3・t2 ＋5.3E－2・t(V)…(1-5) dVt/dt＝-2.4E－3・t＋5.3E－2(V/nm)…(2-5)。 此時，成為Niteff ＝-2.6E12 cm-2 ， Npo (於緩衝層與通道層之界面產生之電荷)為2.6E12 cm-2 ，因此， 根據Nit ＝-Npo ＋Niteff 、及MOS界面電荷(Nit )、零，膜中電荷Not 成為+1.19E18 cm3 。 具有為濺鍍膜之單層膜(濺鍍Al2 O3 )且膜厚60 nm之閘極絕緣膜的電晶體之閾值電壓根據(1-2)式， 成為Vt＝-1.2E－3・602 ＋5.3E－2・60＝0.432－3.18＝-2.7 V，閾值電壓成為負。 相對於此，如本實施形態般使用CVDAl2 O3 /濺鍍Al2 O3 之積層膜作為閘極絕緣膜GI，若設為濺鍍Al2 O3 之膜厚t1 ＝5 nm，則 濺鍍Al2 O3 中之電場成為 dVt/dt＝A1＝-2.4E－3・5＋5.3E－2＝4.1E－2(V/nm)…(2-3)， 若將濺鍍Al2 O3 上之CVDAl2 O3 設為55 nm，則 CVDAl2 O3 中之電荷為零，因此維持MOS界面電荷， 成為Vt＝A1(60－5)＝4.1E－2・(60－5)＝2.3(V)…(3-3)， 閾值電壓(Vt)成為2.3(V)，閾值電壓成為正。 如此，藉由上述驗證證實了將閘極絕緣膜設為CVD膜/濺鍍膜之積層構造之情形時之有用性。再者，上述驗證中之數值為一例，本實施形態並不限制於具有上述數值者。 [製法說明] 然後，一面參照圖22～圖30，一面對本實施形態之半導體裝置之製造方法進行說明，並且使該半導體裝置之構成更明確。圖22～圖30係表示本實施形態之半導體裝置之製造步驟的剖視圖。 如圖22所示，於基板SUB上依序形成核生成層(未圖示)、高阻抗緩衝層BUF、第1氮化物半導體層(緩衝層)S1、第2氮化物半導體層(通道層)S2及第3氮化物半導體層(障壁層)S3。然後，於第3氮化物半導體層(障壁層)S3上形成第5氮化物半導體層(蓋層)S5。 基板SUB、核生成層(未圖示)、及高阻抗緩衝層BUF可使用與實施形態1相同之材料藉由相同之步驟形成。 然後，於高阻抗緩衝層BUF上，利用有機金屬氣相沈積法等使AlGaN層磊晶成長1 μm左右作為第1氮化物半導體層(緩衝層)S1。關於AlGaN層之構成元素比，例如於設為AlX Ga1 － X N之情形時，將X設為0以上且0.1以下(0≦X＜0.1)。 然後，於第1氮化物半導體層S1上，利用有機金屬氣相沈積法等使InGaN層磊晶成長50 nm左右作為第2氮化物半導體層(通道層)S2。關於InGaN層之構成元素比，例如於設為InY1 Ga1 － Y1 N之情形時，將Y1設為0以上且0.05以下(0≦Y1＜0.05)。 然後，於第2氮化物半導體層S2上，利用有機金屬氣相沈積法等使AlGaN層磊晶成長20 nm左右作為第3氮化物半導體層(障壁層)S3。關於AlGaN層之構成元素比，例如於設為AlZ Ga1 － Z N之情形時，將Z設為大於X且未達0.4(X＜Z＜0.4)。 然後，於第3氮化物半導體層S3上，利用有機金屬氣相沈積法等使InGaN層磊晶成長3 nm左右作為第5氮化物半導體層(蓋層)S5。關於InGaN層之構成元素比，例如於設為InY2 Ga1 － Y2 N之情形時，將Y2設為Y1以下且設為0以上且0.05以下(Y2≦Y1＜0.05)。 第1～第4氮化物半導體層S1～S4例如可與實施形態1之情形同樣地，一面將原料氣體導入至裝置內一面形成。 然後，如圖23所示，於第5氮化物半導體層(障壁層)S5上，利用PECVD(Plasma-enhanced chemical vapor deposition，電漿增強化學氣相沈積)法等以例如100 nm左右之膜厚沈積氮化矽膜作為包含絕緣膜之表面保護膜PRO。 然後，如圖24、圖25所示，藉由光微影法處理形成槽T。首先，利用光微影法技術及蝕刻技術將表面保護膜PRO圖案化。例如，於表面保護膜PRO上，形成在槽T之形成區域具有開口部之光阻膜(未圖示)。然後，將該光阻膜(未圖示)作為遮罩對表面保護膜PRO進行蝕刻(圖24)。於使用氮化矽膜作為表面保護膜PRO之情形時，例如進行使用CF4 或SF6 等氟系氣體之乾式蝕刻。其後，將光阻膜去除。 然後，如圖25所示，藉由將表面保護膜PRO作為遮罩對第5氮化物半導體層(蓋層)S5、第3氮化物半導體層(障壁層)S3及第2氮化物半導體層(通道層)S2進行乾式蝕刻，而形成貫通第5、第3氮化物半導體層(蓋層、障壁層)S5、S3並到達第2氮化物半導體層(通道層)S2之中途的槽T。作為蝕刻氣體，例如使用BCl3 等氯系氣體。然後，對槽T之表面實施酸處理(例如鹽酸處理)。 然後，如圖26、圖27所示，於包含槽T內之表面保護膜PRO上形成閘極絕緣膜GI。例如於包含槽T內之表面保護膜PRO上，形成濺鍍膜GIa與其上之CVD膜GIb之積層膜作為閘極絕緣膜GI。該閘極絕緣膜GI可使用與實施形態1之情形相同之材料藉由相同之步驟形成。 例如，如圖26所示，利用濺鍍法以5 nm左右之膜厚沈積氧化鋁膜(Al2 O3 膜)作為濺鍍膜GIa，如圖27所示，利用CVD法以55 nm左右之膜厚沈積氧化鋁膜(Al2 O3 膜)作為CVD膜GIb。 然後，如圖28所示，於閘極絕緣膜GI上形成閘極電極GE。於閘極絕緣膜GI上，例如利用濺鍍法等以100 nm左右之膜厚沈積TiN(氮化鈦)膜作為導電性膜。然後，利用光微影法技術於閘極電極形成區域形成光阻膜(未圖示)，並將該光阻膜(未圖示)作為遮罩對TiN膜進行蝕刻，藉此形成閘極電極GE。例如，進行使用氯系氣體之乾式蝕刻。再者，亦可於該蝕刻時，將於閘極電極GE之兩側露出之閘極絕緣膜GI亦去除。其後，將光阻膜去除。 然後，如圖29、圖30所示，於閘極電極GE及表面保護膜PRO上形成層間絕緣膜IL1，並形成接觸孔，之後形成源極電極SE及汲極電極DE。層間絕緣膜IL1、接觸孔、源極電極SE及汲極電極DE可與實施形態1同樣地形成。 亦可於其後，在包含源極電極SE、汲極電極DE上之層間絕緣膜IL1上形成絕緣膜，進而形成上層之佈線。又，亦可於最上層佈線上形成包含絕緣膜之保護膜。 藉由以上之步驟，可形成本實施形態之半導體裝置。再者，上述步驟為一例，亦可藉由上述步驟以外之步驟製造本實施形態之半導體裝置。 以上，基於實施形態對由本發明者完成之發明進行了具體說明，但本發明當然不限定於上述實施形態，可於不偏離其主旨之範圍內進行各種變更。 [附註1] 一種半導體裝置，其具有： 第1氮化物半導體層； 第2氮化物半導體層，其形成於上述第1氮化物半導體層上； 第3氮化物半導體層，其形成於上述第2氮化物半導體層上； 槽，其貫通上述第2氮化物半導體層，並到達上述第1氮化物半導體層之中途； 閘極電極，其介隔第1絕緣膜而形成於上述槽內；及 第1電極與第2電極，其等分別形成於上述閘極電極之兩側之上述第3氮化物半導體層之上方；且 上述第2氮化物半導體層之電子親和力為上述第1氮化物半導體層之電子親和力以上， 上述第3氮化物半導體層之電子親和力小於上述第1氮化物半導體層之電子親和力， 上述閘極絕緣膜具有形成於上述槽內之第1膜、及形成於上述第1膜上之第2膜， 上述第1膜包含濺鍍膜，上述第2膜包含CVD膜。 [附註2] 如附註1之半導體裝置，其中上述第1膜包含Al2 O3 、SiO2 、SiN或AlN。 [附註3] 如附註2之半導體裝置，其中上述第2膜包含Al2 O3 、SiO2 、SiN或AlN。 [附註4] 如附註3之半導體裝置，其中上述第2膜中之氫(H)含量為1×1018 /cm3 以上。 [附註5] 如附註4之半導體裝置，其中上述第1膜中之氫(H)含量為1×1017 /cm3 以下。 [附註6] 如附註5之半導體裝置，其中上述第1膜之膜厚為10 nm以下。
2DEG‧‧‧二維電子氣體
a1‧‧‧曲線圖
a2‧‧‧曲線圖
b1‧‧‧曲線圖
b2‧‧‧曲線圖
BUF‧‧‧高阻抗緩衝層
c‧‧‧曲線圖
DE‧‧‧汲極電極
EC‧‧‧絕緣膜/通道層之傳導帶非連續量
EF‧‧‧費米能量
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GIa‧‧‧濺鍍膜
GIb‧‧‧CVD膜
IF1‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
Nit‧‧‧MOS界面電荷
Npo‧‧‧於緩衝層與通道層之界面產生之電荷
PRO‧‧‧表面保護膜
S1‧‧‧第1氮化物半導體層(緩衝層)
S2‧‧‧第2氮化物半導體層(通道層)
S3‧‧‧第3氮化物半導體層(障壁層)
S4‧‧‧第4氮化物半導體層(2DEG消除層)
S5‧‧‧第5氮化物半導體層(蓋層)
SE‧‧‧源極電極
SUB‧‧‧基板
T‧‧‧槽
圖1係表示實施形態1之半導體裝置之構成之剖視圖。 圖2係表示比較例1、2之半導體裝置之閘極電極下之各膜之積層狀態的圖。 圖3係表示比較例1之半導體裝置之閘極電極下之能帶的圖。 圖4係用以說明比較例1之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。 圖5係用以說明比較例1之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。 圖6係表示比較例2之半導體裝置之閘極電極下之能帶的圖。 圖7係用以說明比較例2之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。 圖8係表示實施形態1之半導體裝置之閘極電極下之能帶的圖。 圖9係用以說明實施形態1之半導體裝置之閘極絕緣膜之膜厚與閾值電壓之關係的圖。 圖10係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖11係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖12係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖13係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖14係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖15係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖16係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖17係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖18係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖19係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖20係表示實施形態1之半導體裝置之製造步驟的剖視圖。 圖21係表示實施形態2之半導體裝置之構成的剖視圖。 圖22係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖23係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖24係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖25係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖26係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖27係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖28係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖29係表示實施形態2之半導體裝置之製造步驟的剖視圖。 圖30係表示實施形態2之半導體裝置之製造步驟的剖視圖。

Claims (20)

  1. 一種半導體裝置之製造方法，其具有： (a)於第1氮化物半導體層上形成第2氮化物半導體層之步驟； (b)於上述第2氮化物半導體層上形成第3氮化物半導體層之步驟； (c)於上述第3氮化物半導體層上形成台面型之第4氮化物半導體層之步驟； (d)於上述台面型之上述第4氮化物半導體層上形成閘極絕緣膜之步驟； (e)於上述閘極絕緣膜上形成閘極電極之步驟；且 上述第2氮化物半導體層之電子親和力為上述第1氮化物半導體層之電子親和力以上， 上述第3氮化物半導體層之電子親和力小於上述第1氮化物半導體層之電子親和力， 上述第4氮化物半導體層之電子親和力為上述第2氮化物半導體層之電子親和力以下， 上述(d)步驟具有： (d1)藉由使用包含第1絕緣物之靶之濺鍍法，於上述台面型之上述第4氮化物半導體層上形成包含上述第1絕緣物之第1膜之步驟； (d2)藉由CVD法於上述第1膜上形成包含第2絕緣物之第2膜之步驟。
  2. 如請求項1之半導體裝置之製造方法，其中上述(d1)步驟之上述第1膜係於非氧化性氣體氛圍下形成。
  3. 如請求項2之半導體裝置之製造方法，其中上述第1膜包含Al2 O3 、SiO2 、SiN或AlN。
  4. 如請求項3之半導體裝置之製造方法，其中上述第2膜包含Al2 O3 、SiO2 、SiN或AlN。
  5. 如請求項4之半導體裝置之製造方法，其中上述第2膜中之氫(H)含量為1×1018 /cm3 以上。
  6. 如請求項5之半導體裝置之製造方法，其中上述第1膜中之氫(H)含量為1×1017 /cm3 以下。
  7. 如請求項6之半導體裝置之製造方法，其中上述第1膜之膜厚為10 nm以下。
  8. 一種半導體裝置之製造方法，其具有： (a)於第1氮化物半導體層上形成第2氮化物半導體層之步驟； (b)於上述第2氮化物半導體層上形成第3氮化物半導體層之步驟； (c)形成貫通上述第3氮化物半導體層並到達上述第2氮化物半導體層之中途的槽之步驟； (d)於上述槽內形成閘極絕緣膜之步驟； (e)於上述閘極絕緣膜上形成閘極電極之步驟；且 上述第2氮化物半導體層之電子親和力為上述第1氮化物半導體層之電子親和力以上， 上述第3氮化物半導體層之電子親和力小於上述第1氮化物半導體層之電子親和力， 上述(d)步驟具有： (d1)藉由使用包含第1絕緣物之靶之濺鍍法，於上述槽內形成包含上述第1絕緣物之第1膜之步驟； (d2)藉由CVD法於上述第1膜上形成包含第2絕緣物之第2膜之步驟。
  9. 如請求項8之半導體裝置之製造方法，其中上述(d1)步驟之上述第1膜係於非氧化性氣體氛圍下形成。
  10. 如請求項9之半導體裝置之製造方法，其中上述第1膜包含Al2 O3 、SiO2 、SiN或AlN。
  11. 如請求項10之半導體裝置之製造方法，其中上述第2膜包含Al2 O3 、SiO2 、SiN或AlN。
  12. 如請求項11之半導體裝置之製造方法，其中上述第2膜中之氫(H)含量為1×1018 /cm3 以上。
  13. 如請求項12之半導體裝置之製造方法，其中上述第1膜中之氫(H)含量為1×1017 /cm3 以下。
  14. 如請求項13之半導體裝置之製造方法，其中上述第1膜之膜厚為10 nm以下。
  15. 一種半導體裝置，其具有： 第1氮化物半導體層； 第2氮化物半導體層，其形成於上述第1氮化物半導體層上； 第3氮化物半導體層，其形成於上述第2氮化物半導體層上； 台面型之第4氮化物半導體層，其形成於上述第3氮化物半導體層上； 源極電極，其形成於上述第3氮化物半導體層上且上述第4氮化物半導體層之一側； 汲極電極，其形成於上述第3氮化物半導體層上且上述第4氮化物半導體層之另一側； 閘極絕緣膜，其形成於上述第4氮化物半導體層上；及 閘極電極，其形成於上述閘極絕緣膜上；且 上述第2氮化物半導體層之電子親和力為上述第1氮化物半導體層之電子親和力以上， 上述第3氮化物半導體層之電子親和力小於上述第1氮化物半導體層之電子親和力， 上述第4氮化物半導體層之電子親和力為上述第2氮化物半導體層之電子親和力以下， 上述閘極絕緣膜具有形成於上述第4氮化物半導體層上之第1膜、及形成於上述第1膜上之第2膜， 上述第1膜包含濺鍍膜，上述第2膜包含CVD膜。
  16. 如請求項15之半導體裝置，其中上述第1膜包含Al2 O3 、SiO2 、SiN或AlN。
  17. 如請求項16之半導體裝置，其中上述第2膜包含Al2 O3 、SiO2 、SiN或AlN。
  18. 如請求項17之半導體裝置，其中上述第2膜中之氫(H)含量為1×1018 /cm3 以上。
  19. 如請求項18之半導體裝置，其中上述第1膜中之氫(H)含量為1×1017 /cm3 以下。
  20. 如請求項19之半導體裝置，其中上述第1膜之膜厚為10 nm以下。
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