WO2020170318A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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nitride
semiconductor
semiconductor device
layer
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尚史 齋藤
柳生　栄治
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三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L29/2003—
    • H01L29/41—
    • H01L29/42316—
    • H01L29/66462—
    • H01L29/812—
    • H01L29/0657—

Definitions

  • the technology disclosed in the specification of the present application relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • high electron mobility transistor ie, HEMT, see, for example, Patent Document 1
  • HEMT high electron mobility transistor
  • Patent Document 1 a transistor using a Ga surface, which facilitates crystal growth, has been used.
  • the technology disclosed in the present specification has been made in view of the problems described above, and an object thereof is to provide a technology capable of suppressing the short channel effect caused by miniaturization. Is.
  • a first aspect of the technology disclosed in the specification of the present application is to provide a first nitride-based semiconductor layer, a second nitride-based semiconductor layer on an upper surface of the first nitride-based semiconductor layer, and the second A plan view of a source electrode on a part of the upper surface of the nitride-based semiconductor layer, a drain electrode on a part of the upper surface of the second nitride-based semiconductor layer, and a lower surface of the first nitride-based semiconductor layer. And a gate electrode between the source electrode and the drain electrode, wherein the band gap of the second nitride-based semiconductor layer is larger than the band gap of the first nitride-based semiconductor layer, The electrode is separated from the source electrode.
  • a second aspect of the technique disclosed in the specification of the present application is to form a second nitride-based semiconductor layer on an upper surface of the first nitride-based semiconductor layer, and to form the second nitride-based semiconductor layer.
  • a source electrode is formed on a part of an upper surface of the second nitride semiconductor layer
  • a drain electrode is formed on a part of an upper surface of the second nitride semiconductor layer
  • a lower surface of the first nitride semiconductor layer is viewed in a plan view.
  • a gate electrode is formed between the source electrode and the drain electrode, and the band gap of the second nitride semiconductor layer is larger than the band gap of the first nitride semiconductor layer, The drain electrode is separated from the source electrode.
  • a first aspect of the technology disclosed in the specification of the present application is to provide a first nitride-based semiconductor layer, a second nitride-based semiconductor layer on an upper surface of the first nitride-based semiconductor layer, and the second A plan view of a source electrode on a part of the upper surface of the nitride-based semiconductor layer, a drain electrode on a part of the upper surface of the second nitride-based semiconductor layer, and a lower surface of the first nitride-based semiconductor layer. And a gate electrode between the source electrode and the drain electrode, wherein the band gap of the second nitride-based semiconductor layer is larger than the band gap of the first nitride-based semiconductor layer, The electrode is separated from the source electrode. According to such a configuration, it is possible to suppress the short channel effect that occurs with the miniaturization of the device.
  • a second aspect of the technique disclosed in the specification of the present application is to form a second nitride-based semiconductor layer on an upper surface of the first nitride-based semiconductor layer, and to form the second nitride-based semiconductor layer.
  • a source electrode is formed on a part of an upper surface of the second nitride semiconductor layer
  • a drain electrode is formed on a part of an upper surface of the second nitride semiconductor layer
  • a lower surface of the first nitride semiconductor layer is viewed in a plan view.
  • a gate electrode is formed between the source electrode and the drain electrode, and the band gap of the second nitride semiconductor layer is larger than the band gap of the first nitride semiconductor layer, The drain electrode is separated from the source electrode. According to such a configuration, it is possible to suppress the short channel effect that occurs with the miniaturization of the device.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a
  • nitride-based semiconductor is a general term for semiconductors including GaN, AlN, InN and their intermediate compositions.
  • FIG. 1 is a sectional view schematically showing an example of the configuration of a semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 100 includes a semiconductor substrate 10, a buffer layer 11 formed on the upper surface of the semiconductor substrate 10, a semiconductor layer 12 formed on the upper surface of the buffer layer 11, and a semiconductor layer 12. And a semiconductor layer 13 formed on the upper surface of the.
  • the semiconductor substrate 10 is made of, for example, silicon, silicon carbide, sapphire, or the like.
  • the buffer layer 11 has a function of alleviating lattice mismatch between the semiconductor substrate 10 and the semiconductor layer 12.
  • Buffer layer 11 is made of, for example, aluminum nitride.
  • Both the semiconductor layer 12 and the semiconductor layer 13 are made of a nitride semiconductor.
  • the nitride-based semiconductor forming the semiconductor layer 12 has a smaller band gap than the nitride-based semiconductor forming the semiconductor layer 13.
  • the magnitude relationship of the band gap can be determined by analyzing the composition of the nitride semiconductor.
  • the semiconductor layer 12 is made of, for example, undoped GaN.
  • the semiconductor layer 12 may contain impurities such as Fe or C for the purpose of increasing the resistance.
  • the film thickness of the semiconductor layer 12 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor layer 13 is made of, for example, undoped AlGaN.
  • the film thickness of the semiconductor layer 13 is, for example, 10 nm or more and 30 nm or less.
  • a heterojunction is formed at the interface between the semiconductor layer 13 and the semiconductor layer 12. Then, a two-dimensional electron gas (2-dimensional electron gas, that is, 2DEG) is formed at the interface.
  • This 2DEG serves as a carrier of the transistor 100.
  • Source electrode 14 and a drain electrode 15 are formed on the upper surface of the semiconductor layer 13 so as to be separated from each other.
  • Source electrode 14 and drain electrode 15 are, for example, metal electrodes, and include, for example, aluminum.
  • Ohmic contact is desirable between the source electrode 14 and the drain electrode 15 and the semiconductor layer 13.
  • the source electrode 14 and the drain electrode 15 are each formed on the Ga surface. Therefore, since the ohmic contact can be realized by a well-known method, the ohmic contact can be formed more easily than the structure described in Non-Patent Document 1, for example.
  • source electrode region semiconductor region located below the source electrode 14
  • drain electrode region semiconductor region located below the drain electrode 15
  • source electrode region semiconductor region located below the drain electrode 15
  • drain electrode region semiconductor region located below the drain electrode 15
  • activation treatment is performed by heat treatment.
  • a trench 16 is formed which penetrates the semiconductor substrate 10 and the buffer layer 11 and whose bottom reaches the inside of the semiconductor layer 12.
  • the trench 16 is formed, for example, from the semiconductor substrate 10 side by a reactive ion etching (ie, RIE) method.
  • RIE reactive ion etching
  • photolithography As a method of forming the trench 16 between the source electrode 14 and the drain electrode 15 in plan view, for example, photolithography is used.
  • a gate electrode 17 is formed on the bottom of the trench 16, that is, on the surface in contact with the semiconductor layer 12 inside the trench 16.
  • a metal such as Ni or Pt can be applied to the gate electrode 17, but P-type polysilicon doped with boron or N-type polysilicon doped with phosphorus may be used. ..
  • the distance between the bottom of the trench 16 and the lower surface of the semiconductor layer 13 is preferably, for example, 3 times the gate length or less.
  • the side surface 16a of the trench 16 and the side surface 16b on the opposite side of the trench 16 and the portion of the bottom of the trench 16 other than the portion where the gate electrode 17 is formed are covered with a dielectric film or the like.
  • the dielectric film is formed by, for example, the CVD method.
  • examples of the material of the dielectric film include SiO 2 and SiN.
  • the source electrode 14 and the drain electrode 15 are formed on the Ga surface (upper surface) of the semiconductor layer 13 made of a nitride-based semiconductor, and the gate electrode 17 is nitrided. It is formed on the N surface (lower surface) of the semiconductor layer 12 made of a physical semiconductor.
  • the gate electrode 17 is located on the lower surface of the semiconductor layer 12 between the source electrode 14 and the drain electrode 15 in plan view.
  • FIG. 2 is a sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 200 includes a semiconductor substrate 10, a buffer layer 11, a semiconductor layer 12, a semiconductor layer 13, a source electrode 14, and a drain electrode 15.
  • a trench 16 that penetrates the semiconductor substrate 10 and the buffer layer 11 and reaches the bottom of the semiconductor layer 12 is formed. Then, the gate electrode 17 is formed on the bottom of the trench 16.
  • the transistor 200 also includes a dielectric layer 18 provided to cover the source electrode 14, the drain electrode 15 and the semiconductor layer 13, and a support substrate 19 provided on the upper surface of the dielectric layer 18.
  • the dielectric layer 18 is formed by, for example, a chemical vapor deposition (CVD) method which is an example of a vapor phase growth method.
  • the material of the dielectric layer 18 is, for example, SiO 2 or SiN.
  • Support substrate 19 may be made of a semiconductor such as silicon, but may be made of glass or diamond.
  • the support substrate 19 may be formed by being attached to the dielectric layer 18 with an adhesive or the like, or may be formed by a film forming method such as a CVD method which is an example of a vapor phase growth method.
  • the supporting substrate 19 is formed by a method of attaching the supporting substrate 19 with an adhesive or the like, a process of forming the source electrode 14 and a process of forming the drain electrode 15, which are high-temperature heat treatment steps, are performed before the supporting substrate 19 is attached. There is. Therefore, it is possible to prevent the support substrate 19 from peeling off from the attachment surface due to the high temperature heat treatment.
  • the gate electrode 17 having a low heat resistance is formed by the forming process of the supporting substrate 19, that is, a high temperature (such as diamond) film forming process. Will also be formed later. Therefore, it is possible to prevent the gate electrode 17 from being deteriorated by the heat treatment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 300 includes a semiconductor substrate 10, a buffer layer 11, a semiconductor layer 12, a semiconductor layer 13, a semiconductor layer 20 formed on the upper surface of the semiconductor layer 13, and a semiconductor layer.
  • the source electrode 14 is formed on the upper surface of the semiconductor layer 20, and the drain electrode 15 is formed on the upper surface of the semiconductor layer 20 while being separated from the source electrode 14.
  • a trench 16 that penetrates the semiconductor substrate 10 and the buffer layer 11 and reaches the bottom of the semiconductor layer 12 is formed. Then, the gate electrode 17 is formed on the bottom of the trench 16.
  • the semiconductor layer 20 is made of a nitride semiconductor.
  • the bandgap of the nitride-based semiconductor forming the semiconductor layer 20 is smaller than the bandgap of the nitride-based semiconductor forming the semiconductor layer 13.
  • the semiconductor layer 20 is made of undoped GaN, for example.
  • the film thickness of the semiconductor layer 20 is, for example, 0.5 nm or more and 5 nm or less.
  • GaN has better oxidation resistance and chemical resistance than AlGaN. Therefore, the transistor 300 according to this embodiment can reduce damage to the surface of the semiconductor layer during the manufacturing process.
  • FIG. 4 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 400 includes a semiconductor substrate 10, a buffer layer 11, a semiconductor layer 12, a semiconductor layer 13, a semiconductor layer 20, a source electrode 14, a drain electrode 15, and a source.
  • a dielectric layer 18 provided to cover the electrode 14, the drain electrode 15 and the semiconductor layer 20 and a supporting substrate 19 are provided.
  • a trench 16 penetrating the semiconductor substrate 10 and the buffer layer 11 and reaching the bottom of the semiconductor layer 12 is formed. Then, the gate electrode 17 is formed on the bottom of the trench 16.
  • the semiconductor layer 20 is made of a nitride semiconductor.
  • the band gap of the semiconductor layer 20 is smaller than the band gap of the semiconductor layer 13.
  • the semiconductor layer 20 is made of undoped GaN, for example.
  • the film thickness of the semiconductor layer 20 is, for example, 0.5 nm or more and 5 nm or less.
  • the dielectric layer 18 is formed by, for example, the CVD method.
  • the material of the dielectric layer 18 is, for example, SiO 2 or SiN.
  • Support substrate 19 may be made of a semiconductor such as silicon, but may be made of glass or diamond.
  • the support substrate 19 may be formed by being attached to the dielectric layer 18 with an adhesive or the like, or may be formed by forming a film by a CVD method or the like.
  • the supporting substrate 19 is formed by a method of attaching the supporting substrate 19 with an adhesive or the like, a process of forming the source electrode 14 and a process of forming the drain electrode 15, which are high-temperature heat treatment steps, are performed before the supporting substrate 19 is attached. There is. Therefore, it is possible to prevent the support substrate 19 from peeling off from the attachment surface due to the high temperature heat treatment.
  • the gate electrode 17 having low heat resistance is formed after the high temperature film forming process (such as diamond). Therefore, it is possible to prevent the gate electrode 17 from being deteriorated by the heat treatment.
  • GaN has better oxidation resistance and chemical resistance than AlGaN. Therefore, according to the transistor 400 of this embodiment, damage to the surface of the semiconductor layer during the manufacturing process can be reduced.
  • FIG. 5 is a sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 500 includes a semiconductor substrate 50, a buffer layer 51 formed on the upper surface of the semiconductor substrate 50, a semiconductor layer 52 formed on the upper surface of the buffer layer 51, and a semiconductor layer 52.
  • the semiconductor substrate 50 is made of, for example, silicon, silicon carbide, sapphire, or the like.
  • the buffer layer 51 has a function of relaxing lattice mismatch between the semiconductor substrate 50 and the semiconductor layer 52.
  • Buffer layer 51 is made of, for example, aluminum nitride.
  • the semiconductor layer 52, the semiconductor layer 53, the semiconductor layer 54, and the semiconductor layer 55 are all made of a nitride semiconductor. Further, the nitride-based semiconductor forming the semiconductor layer 52 has a smaller band gap than the nitride-based semiconductor forming the semiconductor layer 53.
  • the nitride-based semiconductor forming the semiconductor layer 54 has a smaller band gap than the nitride-based semiconductor forming the semiconductor layer 53.
  • the nitride-based semiconductor forming the semiconductor layer 55 has a larger band gap than the nitride-based semiconductor forming the semiconductor layer 54.
  • the magnitude relationship of the band gap can be determined by analyzing the composition of the nitride semiconductor.
  • the semiconductor layer 52 is made of, for example, undoped GaN.
  • the semiconductor layer 52 may contain impurities such as Fe or C for the purpose of increasing the resistance.
  • the film thickness of the semiconductor layer 52 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor layer 53 is made of, for example, undoped AlN.
  • the film thickness of the semiconductor layer 53 is, for example, 1 nm or more and 10 nm or less.
  • the semiconductor layer 54 is made of, for example, undoped GaN.
  • the film thickness of the semiconductor layer 54 is, for example, 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the semiconductor layer 55 is made of, for example, undoped AlGaN.
  • the film thickness of the semiconductor layer 55 is, for example, 10 nm or more and 30 nm or less.
  • a heterojunction is formed at the interface between the semiconductor layers 55 and 54. Then, 2DEG is formed on the interface. This 2DEG serves as a carrier of the transistor 100.
  • Source electrode 56 and a drain electrode 57 are formed on the upper surface of the semiconductor layer 55 so as to be separated from each other by photolithography or the like.
  • Source electrode 56 and drain electrode 57 are, for example, metal electrodes, and include, for example, aluminum.
  • Ohmic contact is desirable between the source electrode 56 and the drain electrode 57 and the semiconductor layer 55.
  • the source electrode 56 and the drain electrode 57 are each formed on the Ga surface. Therefore, since the ohmic contact can be realized by a well-known method, the ohmic contact can be formed more easily than the structure described in Non-Patent Document 1, for example.
  • source electrode region the semiconductor region located below the source electrode 56
  • drain electrode 57 drain electrode region
  • source electrode region the semiconductor region located below the drain electrode 57
  • drain electrode region the semiconductor region located below the drain electrode 57
  • activation treatment is performed by heat treatment.
  • a trench 58 which penetrates the semiconductor substrate 50, the buffer layer 51, the semiconductor layer 52, and the semiconductor layer 53 and has a bottom reaching the lower surface of the semiconductor layer 54 is formed.
  • the trench 58 is formed by, for example, the RIE method from the semiconductor substrate 50 side.
  • photolithography As a method of forming the trench 58 between the source electrode 56 and the drain electrode 57 in plan view, for example, photolithography is used.
  • a gate electrode 59 is formed on the bottom of the trench 58, that is, on the surface that contacts the lower surface of the semiconductor layer 54 inside the trench 58.
  • the gate electrode 59 is provided on the lower surface of the semiconductor layer 54 which is exposed without being covered by the semiconductor layer 53 and the semiconductor layer 52.
  • metal such as Ni or Pt can be applied to the gate electrode 59, it may be P-type polysilicon doped with boron or N-type polysilicon doped with phosphorus. ..
  • the side surface 58a of the trench 58, the side surface 58b on the opposite side of the trench 58, and the portion of the bottom portion of the trench 58 other than the portion where the gate electrode 59 is formed are covered with a dielectric film or the like.
  • the dielectric film is formed by, for example, the CVD method.
  • examples of the material of the dielectric film include SiO 2 and SiN.
  • the source electrode 56 and the drain electrode 57 are formed on the Ga surface of the semiconductor layer 55 made of a nitride-based semiconductor, and the gate electrode 59 is a nitride-based semiconductor. Will be formed on the N surface of the semiconductor layer 54 made of.
  • the gate electrode 59 is located on the lower surface of the semiconductor layer 54 between the source electrode 56 and the drain electrode 57 in plan view.
  • the band gap is larger than that of the nitride-based semiconductor forming the semiconductor layer 54. Since the semiconductor layer 55 composed of a large nitride-based semiconductor is located, the potential controllability below the gate electrode 59 (that is, above in FIG. 1) is high. Therefore, it is understood that the device structure for suppressing the short channel effect is realized.
  • the etching rate can be made slower than when it is made of GaN.
  • the etching rate of AlN sharply decreases.
  • the semiconductor layer 53 between the semiconductor layer 52 and the semiconductor layer 54 a high etching selection ratio can be obtained when etching is advanced from the semiconductor layer 52 side. Therefore, the processing accuracy of the trench 58 can be improved.
  • FIG. 6 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 600 includes a semiconductor substrate 50, a buffer layer 51, a semiconductor layer 52, a semiconductor layer 53, a semiconductor layer 54, a semiconductor layer 55, a source electrode 56, and a drain. And an electrode 57.
  • a trench 58 which penetrates the semiconductor substrate 50, the buffer layer 51, the semiconductor layer 52, and the semiconductor layer 53 and has a bottom reaching the lower surface of the semiconductor layer 54 is formed. Then, a gate electrode 59 is formed on the bottom of the trench 58.
  • the transistor 600 also includes a dielectric layer 60 provided to cover the source electrode 56, the drain electrode 57, and the semiconductor layer 55, and a support substrate 61 provided on the upper surface of the dielectric layer 60.
  • the dielectric layer 60 is formed by, for example, a CVD method or the like.
  • As the material of the dielectric layer 60 for example, SiO 2 or SiN is used.
  • the support substrate 61 may be made of a semiconductor such as silicon, but may be made of glass or diamond.
  • the support substrate 61 may be formed by being attached to the dielectric layer 60 with an adhesive or the like, or may be formed by film formation by a CVD method or the like.
  • the supporting substrate 61 is formed by a method of attaching with an adhesive or the like, the source electrode 56 and the drain electrode 57, which are high-temperature heat treatment steps, are performed before the supporting substrate 61 is attached. There is. Therefore, it is possible to prevent the support substrate 61 from peeling from the attachment surface due to the high temperature heat treatment.
  • the gate electrode 59 having low heat resistance is formed after the high temperature film forming process (such as diamond). Therefore, it is possible to prevent the gate electrode 59 from being deteriorated by the heat treatment.
  • FIG. 7 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 700 includes a semiconductor substrate 50, a buffer layer 51, a semiconductor layer 52, a semiconductor layer 53, a semiconductor layer 54, a semiconductor layer 55, and an upper surface of the semiconductor layer 55.
  • the semiconductor layer 62 is formed, the source electrode 56 is formed on the upper surface of the semiconductor layer 62, and the drain electrode 57 is formed on the upper surface of the semiconductor layer 62 while being separated from the source electrode 56.
  • the semiconductor layer 62 is made of a nitride semiconductor.
  • the bandgap of the nitride-based semiconductor forming the semiconductor layer 62 is smaller than the bandgap of the nitride-based semiconductor forming the semiconductor layer 55.
  • the semiconductor layer 62 is made of, for example, undoped GaN.
  • the film thickness of the semiconductor layer 62 is, for example, 0.5 nm or more and 5 nm or less.
  • GaN has better oxidation resistance and chemical resistance than AlGaN. Therefore, the transistor 700 according to this embodiment can reduce damage to the surface of the semiconductor layer during the manufacturing process.
  • FIG. 8 is a sectional view schematically showing an example of the configuration of the semiconductor device according to this embodiment.
  • the semiconductor device according to the present embodiment is, for example, a transistor using a nitride semiconductor.
  • the transistor 800 includes a semiconductor substrate 50, a buffer layer 51, a semiconductor layer 52, a semiconductor layer 53, a semiconductor layer 54, a semiconductor layer 55, a source electrode 56, and a drain.
  • An electrode 57, a dielectric layer 60 provided to cover the source electrode 56, the drain electrode 57, and the semiconductor layer 62, and a support substrate 61 are provided.
  • the dielectric layer 60 is formed by, for example, a CVD method or the like.
  • the material of the dielectric layer 60 for example, SiO 2 or SiN is used.
  • the support substrate 61 may be made of a semiconductor such as silicon, but may be made of glass or diamond.
  • the support substrate 61 may be formed by being attached to the dielectric layer 60 with an adhesive or the like, or may be formed by film formation by a CVD method or the like.
  • the supporting substrate 61 is formed by a method of attaching the supporting substrate 61 with an adhesive or the like, a process of forming the source electrode 56 and a process of forming the drain electrode 57, which are high-temperature heat treatment steps, are performed before attaching the supporting substrate 61. There is. Therefore, it is possible to prevent the support substrate 61 from peeling from the attachment surface due to the high temperature heat treatment.
  • the gate electrode 59 having low heat resistance is formed after the high temperature film forming process (such as diamond). Therefore, it is possible to prevent the gate electrode 59 from being deteriorated by the heat treatment.
  • the replacement may be performed across a plurality of embodiments. That is, there may be a case where the respective configurations shown as examples in different embodiments are combined to produce the same effect.
  • the semiconductor device has the first nitride-based semiconductor layer, the second nitride-based semiconductor layer, the source electrode 14 (or the source electrode 56), and the drain electrode. 15 (or the drain electrode 57) and the gate electrode 17 (or the gate electrode 59).
  • the first nitride-based semiconductor layer corresponds to, for example, one of the semiconductor layer 12 and the semiconductor layer 54.
  • the second nitride semiconductor layer corresponds to, for example, one of the semiconductor layer 13 and the semiconductor layer 55.
  • the semiconductor layer 13 is provided on the upper surface of the semiconductor layer 12.
  • the source electrode 14 is partially provided on the upper surface of the semiconductor layer 13.
  • the drain electrode 15 is partially provided on the upper surface of the semiconductor layer 13.
  • the gate electrode 17 is located on the lower surface of the semiconductor layer 12 between the source electrode 14 and the drain electrode 15 in plan view.
  • the band gap of the semiconductor layer 13 is larger than the band gap of the semiconductor layer 12.
  • the drain electrode 15 is separated from the source electrode 14.
  • the transistor can be formed using the lower surface (N surface), a short channel effect due to miniaturization of the gate length can be suppressed. Further, even when the semiconductor substrate 10 epitaxially grown in the Ga plane direction, which is generally easy to grow crystals, is used, a transistor utilizing the N plane can be formed.
  • the lower surface of the semiconductor layer 12 is the N surface. With such a structure, a transistor using the N surface can be formed.
  • the semiconductor layer 12 is made of GaN. With such a configuration, even when the semiconductor substrate 10 epitaxially grown in the Ga plane direction is used, a transistor using the N plane can be formed.
  • the upper surface of the semiconductor layer 13 is a Ga surface.
  • the transistor can be formed using the semiconductor substrate 10 epitaxially grown in the Ga plane direction.
  • the trench 16 is formed on the lower surface of the semiconductor layer 12.
  • the gate electrode 17 is provided at the bottom of the trench 16 on the lower surface of the semiconductor layer 12.
  • the semiconductor device includes the dielectric layer 18 on the upper surface of the semiconductor layer 13, and the support substrate 19 on the upper surface of the dielectric layer 18.
  • the support substrate 19 is made of diamond. With such a configuration, it is possible to realize sufficient heat dissipation for heat generation during device operation.
  • the semiconductor device includes the third nitride-based semiconductor layer on the upper surface of the semiconductor layer 13.
  • the third nitride-based semiconductor layer corresponds to, for example, one of the semiconductor layer 20 and the semiconductor layer 62.
  • the source electrode 14 is provided on a part of the upper surface of the semiconductor layer 20.
  • the drain electrode 15 is provided on a part of the upper surface of the semiconductor layer 20.
  • the semiconductor layer 20 (cap layer) made of GaN is formed on the upper surface of the semiconductor layer 13 made of AlGaN, so that chemical resistance and the like are improved.
  • the semiconductor device includes the fourth nitride-based semiconductor layer and the fifth nitride-based semiconductor layer.
  • the fourth nitride-based semiconductor layer corresponds to, for example, the semiconductor layer 53.
  • the fifth nitride-based semiconductor layer corresponds to, for example, the semiconductor layer 52.
  • the semiconductor layer 53 is provided on the lower surface of the semiconductor layer 54.
  • the semiconductor layer 52 is provided on the lower surface of the semiconductor layer 53.
  • the bandgap of the semiconductor layer 53 is larger than the bandgap of the semiconductor layer 54 and the bandgap of the semiconductor layer 52.
  • the gate electrode 59 is provided on the lower surface of the semiconductor layer 54 which is exposed without being covered by the semiconductor layer 53 and the semiconductor layer 52.
  • the semiconductor layer 13 is formed on the upper surface of the semiconductor layer 12. Then, the source electrode 14 is formed on a part of the upper surface of the semiconductor layer 13. Then, the drain electrode 15 is formed on a part of the upper surface of the semiconductor layer 13. Then, the gate electrode 17 is formed on the lower surface of the semiconductor layer 12 between the source electrode 14 and the drain electrode 15 in a plan view.
  • the band gap of the semiconductor layer 13 is larger than the band gap of the semiconductor layer 12. The drain electrode 15 is separated from the source electrode 14.
  • the transistor can be formed using the lower surface (N surface), a short channel effect due to miniaturization of the gate length can be suppressed.
  • the dielectric layer 18 is formed on the upper surface of the semiconductor layer 13. Then, the support substrate 19 is formed on the upper surface of the dielectric layer 18. With such a configuration, the semiconductor substrate 10 can be thinned from the lower surface side while being supported by the support substrate 19. Therefore, the processing accuracy (positioning accuracy) of the semiconductor substrate 10 can be improved.
  • the support substrate 19 is made of diamond. With such a configuration, when processing the semiconductor substrate 10 from the lower surface side, it is possible to realize sufficient heat dissipation that can withstand a high temperature processing step.
  • the support substrate 19 is formed by the vapor phase growth method. With such a configuration, when processing the semiconductor substrate 10 from the lower surface side, it is possible to realize sufficient heat dissipation that can withstand a high temperature processing step.
  • the support substrate 19 is formed by being attached to the upper surface of the dielectric layer 18. According to this structure, the source electrode 14 and the drain electrode 15 that are high-temperature heat treatment steps are performed before the support substrate 19 is attached. Therefore, it is possible to prevent the support substrate 19 from peeling off from the attachment surface due to the high temperature heat treatment.
  • the gate electrode 17 is formed on the lower surface of the semiconductor layer 12 after the support substrate 19 is formed.
  • the semiconductor substrate 10 can be thinned from the lower surface side while being supported by the support substrate 19. Therefore, the processing accuracy (positioning accuracy) of the semiconductor substrate 10 can be improved.
  • the gate electrode 17 is formed after the step of forming the support substrate 19, it is possible to prevent the gate electrode 17 from being deteriorated by the heat treatment.
  • each constituent element in the above-described embodiments is a conceptual unit, and within the scope of the technology disclosed in the present specification, one constituent element is composed of a plurality of structures.
  • the case includes a case where one component corresponds to a part of a structure, and a case where a plurality of components are included in one structure.
  • each component in the above-described embodiments includes a structure having another structure or shape as long as the same function is exhibited.
  • the material when a material name or the like is described without particular designation, unless other inconsistencies occur, the material contains other additives, for example, an alloy or the like. Shall be included.

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Abstract

微細化に伴って生じる短チャネル効果を抑制可能な技術を提供する。半導体装置は、第１の窒化物系半導体層（１２）の上面における第２の窒化物系半導体層（１３）と、第２の窒化物系半導体層の上面の一部におけるソース電極（１４）およびドレイン電極（１５）と、第１の窒化物系半導体層の下面の、平面視においてソース電極とドレイン電極との間におけるゲート電極（１７）とを備え、第２の窒化物系半導体層のバンドギャップは、第１の窒化物系半導体層のバンドギャップよりも大きく、ドレイン電極は、ソース電極とは離間する。

Description

半導体装置、および、半導体装置の製造方法
　本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
　従来の高電子移動度トランジスタ（ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＨＥＭＴ。たとえば、特許文献１を参照）では、結晶成長が容易であるＧａ面を用いるトランジスタが用いられてきた。
　高周波デバイス分野においては、半導体装置の高周波動作化および半導体装置の高出力動作化のためにトランジスタの微細化が求められているが、トランジスタを微細化し過ぎると、短チャネル効果などの弊害が発生することが知られている。
特開２００６－２６９９３９号公報
　上記のように、半導体装置の高周波動作化および半導体装置の高出力動作化のためには、デバイスの微細化が重要である。
　一方で、微細化されたトランジスタでは、微細化に伴って短チャネル効果が生じてしまうことがあった。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、微細化に伴って生じる短チャネル効果を抑制可能な技術を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、第１の窒化物系半導体層と、前記第１の窒化物系半導体層の上面における第２の窒化物系半導体層と、前記第２の窒化物系半導体層の上面の一部におけるソース電極と、前記第２の窒化物系半導体層の上面の一部におけるドレイン電極と、前記第１の窒化物系半導体層の下面の、平面視において前記ソース電極と前記ドレイン電極との間におけるゲート電極とを備え、前記第２の窒化物系半導体層のバンドギャップは、前記第１の窒化物系半導体層のバンドギャップよりも大きく、前記ドレイン電極は、前記ソース電極とは離間する。
　また、本願明細書に開示される技術の第２の態様は、第１の窒化物系半導体層の上面に、第２の窒化物系半導体層を形成し、前記第２の窒化物系半導体層の上面の一部に、ソース電極を形成し、前記第２の窒化物系半導体層の上面の一部に、ドレイン電極を形成し、前記第１の窒化物系半導体層の下面の、平面視において前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成し、前記第２の窒化物系半導体層のバンドギャップは、前記第１の窒化物系半導体層のバンドギャップよりも大きく、前記ドレイン電極は、前記ソース電極とは離間する。
　本願明細書に開示される技術の第１の態様は、第１の窒化物系半導体層と、前記第１の窒化物系半導体層の上面における第２の窒化物系半導体層と、前記第２の窒化物系半導体層の上面の一部におけるソース電極と、前記第２の窒化物系半導体層の上面の一部におけるドレイン電極と、前記第１の窒化物系半導体層の下面の、平面視において前記ソース電極と前記ドレイン電極との間におけるゲート電極とを備え、前記第２の窒化物系半導体層のバンドギャップは、前記第１の窒化物系半導体層のバンドギャップよりも大きく、前記ドレイン電極は、前記ソース電極とは離間する。このような構成によれば、デバイスの微細化に伴って生じる短チャネル効果を抑制することができる。
　また、本願明細書に開示される技術の第２の態様は、第１の窒化物系半導体層の上面に、第２の窒化物系半導体層を形成し、前記第２の窒化物系半導体層の上面の一部に、ソース電極を形成し、前記第２の窒化物系半導体層の上面の一部に、ドレイン電極を形成し、前記第１の窒化物系半導体層の下面の、平面視において前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成し、前記第２の窒化物系半導体層のバンドギャップは、前記第１の窒化物系半導体層のバンドギャップよりも大きく、前記ドレイン電極は、前記ソース電極とは離間する。このような構成によれば、デバイスの微細化に伴って生じる短チャネル効果を抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。また、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態に関する説明の後でまとめて記述される。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体に加えて、および、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
　また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　以下の実施の形態において、「窒化物系半導体」とは、ＧａＮ、ＡｌＮ、ＩｎＮおよびそれらの中間組成を含む半導体の総称である。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図１に例が示されるように、トランジスタ１００は、半導体基板１０と、半導体基板１０の上面に形成されるバッファ層１１と、バッファ層１１の上面に形成される半導体層１２と、半導体層１２の上面に形成される半導体層１３とを備える。
　半導体基板１０は、たとえば、シリコン、炭化ケイ素またはサファイアなどからなる。バッファ層１１は、半導体基板１０と半導体層１２との間の格子不整合を緩和する機能を有する。バッファ層１１は、たとえば、窒化アルミニウムなどからなる。
　半導体層１２および半導体層１３は、ともに窒化物系半導体から構成される。また、半導体層１２を構成する窒化物系半導体は、半導体層１３を構成する窒化物系半導体よりもバンドギャップが小さい。なお、バンドギャップの大小関係は、窒化物系半導体の組成を分析することで判別可能である。
　半導体層１２は、たとえば、アンドープのＧａＮからなる。なお、半導体層１２は、高抵抗化を目的として、ＦｅまたはＣなどの不純物を含んでいてもよい。また、半導体層１２の膜厚は、たとえば、０．５μｍ以上、かつ、２μｍ以下である。
　半導体層１３は、たとえば、アンドープのＡｌＧａＮからなる。また、半導体層１３の膜厚は、たとえば、１０ｎｍ以上、かつ、３０ｎｍ以下である。
　半導体層１３と半導体層１２との間の界面には、ヘテロ接合が形成される。そして、当該界面には、２次元電子ガス（２－ｄｉｍｅｎｓｉｏｎａｌ　ｅｌｅｃｔｒｏｎ　ｇａｓ、すなわち、２ＤＥＧ）が形成される。この２ＤＥＧが、トランジスタ１００のキャリアとなる。
　半導体層１３の上面に、ソース電極１４とドレイン電極１５とが互いに離間して形成される。ソース電極１４とドレイン電極１５とは、たとえば、金属電極であり、たとえば、アルミニウムが含まれている。
　ソース電極１４およびドレイン電極１５と半導体層１３との間は、オーミックコンタクトであることが望ましい。
　ソース電極１４とドレイン電極１５とは、それぞれＧａ面に形成される。そのため、よく知られた手法でオーミックコンタクトを実現することができるため、たとえば、非特許文献１に記載されている構造に比べて、オーミックコンタクトを容易に形成することができる。
　ソース電極１４の下方に位置する半導体領域（以下、ソース電極領域）とドレイン電極１５の下方に位置する半導体領域（ドレイン電極領域）とは、Ｎ型の導電型を有するようにイオン注入されてもよい。Ｎ型の導電性を有するために、たとえば、シリコンがイオン注入されてもよい。なお、イオン注入後は、熱処理によって活性化処理がなされる。
　＜半導体装置の製造方法について＞
　また、トランジスタ１００には、半導体基板１０とバッファ層１１とを貫通し、底部が半導体層１２の内部にまで達するトレンチ１６が形成されている。
　トレンチ１６は、たとえば、半導体基板１０の側から反応性イオンエッチング（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ、すなわち、ＲＩＥ）法によって形成される。
　トレンチ１６を、平面視においてソース電極１４とドレイン電極１５との間に形成する方法としては、たとえば、フォトリソグラフィーを用いる。
　トレンチ１６の底部、すなわち、トレンチ１６内部の半導体層１２と接触する面には、ゲート電極１７が形成される。ゲート電極１７には、たとえば、ＮｉまたはＰｔなどの金属が適用可能であるが、ボロンがドーピングされたＰ型のポリシリコン、または、リンがドーピングされたＮ型のポリシリコンなどであってもよい。
　なお、トレンチ１６の底部と半導体層１３の下面との間の距離は、たとえば、ゲート長の３倍以下であることが望ましい。
　トレンチ１６の側面１６ａおよびトレンチ１６の反対側の側面１６ｂと、トレンチ１６の底部におけるゲート電極１７が形成された部分以外の部分は、誘電体膜などによって表面が覆われていることが望ましい。誘電体膜は、たとえば、ＣＶＤ法によって形成される。また、誘電体膜の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが挙げられる。
　上記のように、本実施の形態に関するトランジスタ１００では、ソース電極１４およびドレイン電極１５は、窒化物系半導体からなる半導体層１３のＧａ面（上面）に形成され、かつ、ゲート電極１７は、窒化物系半導体からなる半導体層１２のＮ面（下面）に形成されていることになる。
　なお、ゲート電極１７は、半導体層１２の下面の、平面視においてソース電極１４とドレイン電極１５との間に位置する。
　したがって、ゲート電極１７の側から見た場合、ゲート電極１７と接触している半導体層１２の下方（すなわち、図１における上方）に、半導体層１２を構成する窒化物系半導体よりもバンドギャップの大きい窒化物系半導体で構成される半導体層１３が位置していることとなるため、ゲート電極１７の下方（すなわち、図１における上方）のポテンシャル制御性が高い。よって、短チャネル効果を抑制するためのデバイス構造が実現されていることが分かる。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図２に例が示されるように、トランジスタ２００は、半導体基板１０と、バッファ層１１と、半導体層１２と、半導体層１３と、ソース電極１４と、ドレイン電極１５とを備える。
　また、トランジスタ２００には、半導体基板１０とバッファ層１１とを貫通し、底部が半導体層１２の内部にまで達するトレンチ１６が形成されている。そして、トレンチ１６の底部には、ゲート電極１７が形成される。
　また、トランジスタ２００は、ソース電極１４、ドレイン電極１５および半導体層１３を覆って設けられる誘電体層１８と、誘電体層１８の上面に設けられる支持基板１９とを備える。
　＜半導体装置の製造方法について＞
　誘電体層１８は、たとえば、気相成長法の一例である化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法などによって形成される。また、誘電体層１８の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが用いられる。また、支持基板１９は、たとえば、シリコンなどの半導体からなるものであってもよいが、ガラスまたはダイヤモンドからなるものであってもよい。
　また、支持基板１９は、接着剤などによって誘電体層１８に貼り付けられて形成されてもよいし、気相成長法の一例であるＣＶＤ法などによって成膜されて形成されてもよい。
　なお、接着剤などによって貼り付ける方法で支持基板１９を形成する場合には、支持基板１９を貼り付けるよりも前に高温熱処理工程であるソース電極１４の形成工程およびドレイン電極１５の形成工程を経ている。そのため、高温熱処理によって支持基板１９が貼り付け面から剥離してしまうことを防ぐことができる。
　また、ＣＶＤ法などによって成膜する方法で支持基板１９を形成する場合には、耐熱性の低いゲート電極１７が、支持基板１９の形成工程、すなわち、（ダイヤモンドなどの）高温の成膜工程よりも後に形成されることとなる。そのため、熱処理によってゲート電極１７が劣化してしまうことを防ぐことができる。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図３は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図３に例が示されるように、トランジスタ３００は、半導体基板１０と、バッファ層１１と、半導体層１２と、半導体層１３と、半導体層１３の上面に形成される半導体層２０と、半導体層２０の上面に形成されるソース電極１４と、ソース電極１４と離間しつつ、半導体層２０の上面に形成されるドレイン電極１５とを備える。
　また、トランジスタ３００には、半導体基板１０とバッファ層１１とを貫通し、底部が半導体層１２の内部にまで達するトレンチ１６が形成されている。そして、トレンチ１６の底部には、ゲート電極１７が形成される。
　半導体層２０は、窒化物系半導体からなる。また、半導体層２０を構成する窒化物系半導体のバンドギャップは、半導体層１３を構成する窒化物系半導体のバンドギャップよりも小さい。
　また、半導体層２０は、たとえば、アンドープのＧａＮからなる。また、半導体層２０の膜厚は、たとえば、０．５ｎｍ以上、かつ、５ｎｍ以下である。
　ＡｌＧａＮと比べるとＧａＮは耐酸化性および耐薬品性に優れる。そのため、本実施の形態に関するトランジスタ３００によれば、製造工程時の半導体層表面へのダメージを低減させることができる。
　＜第４の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図４は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図４に例が示されるように、トランジスタ４００は、半導体基板１０と、バッファ層１１と、半導体層１２と、半導体層１３と、半導体層２０と、ソース電極１４と、ドレイン電極１５と、ソース電極１４、ドレイン電極１５および半導体層２０を覆って設けられる誘電体層１８と、支持基板１９とを備える。
　また、トランジスタ４００には、半導体基板１０とバッファ層１１とを貫通し、底部が半導体層１２の内部にまで達するトレンチ１６が形成されている。そして、トレンチ１６の底部には、ゲート電極１７が形成される。
　半導体層２０は、窒化物系半導体からなる。また、半導体層２０のバンドギャップは、半導体層１３のバンドギャップよりも小さい。
　また、半導体層２０は、たとえば、アンドープのＧａＮからなる。また、半導体層２０の膜厚は、たとえば、０．５ｎｍ以上、かつ、５ｎｍ以下である。
　＜半導体装置の製造方法について＞
　誘電体層１８は、たとえば、ＣＶＤ法などによって形成される。また、誘電体層１８の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが用いられる。また、支持基板１９は、たとえば、シリコンなどの半導体からなるものであってもよいが、ガラスまたはダイヤモンドからなるものであってもよい。
　また、支持基板１９は、接着剤などによって誘電体層１８に貼り付けられて形成されてもよいし、ＣＶＤ法などによって成膜されて形成されてもよい。
　なお、接着剤などによって貼り付ける方法で支持基板１９を形成する場合には、支持基板１９を貼り付けるよりも前に高温熱処理工程であるソース電極１４の形成工程およびドレイン電極１５の形成工程を経ている。そのため、高温熱処理によって支持基板１９が貼り付け面から剥離してしまうことを防ぐことができる。
　また、ＣＶＤ法などによって成膜する方法で支持基板１９を形成する場合には、耐熱性の低いゲート電極１７が、（ダイヤモンドなどの）高温の成膜工程よりも後に形成されることとなる。そのため、熱処理によってゲート電極１７が劣化してしまうことを防ぐことができる。
　ＡｌＧａＮと比べるとＧａＮは耐酸化性および耐薬品性に優れる。そのため、本実施の形態に関するトランジスタ４００によれば、製造工程時の半導体層表面へのダメージを低減させることができる。
　＜第５の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図５は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図５に例が示されるように、トランジスタ５００は、半導体基板５０と、半導体基板５０の上面に形成されるバッファ層５１と、バッファ層５１の上面に形成される半導体層５２と、半導体層５２の上面に形成される半導体層５３と、半導体層５３の上面に形成される半導体層５４と、半導体層５４の上面に形成される半導体層５５とを備える。
　半導体基板５０は、たとえば、シリコン、炭化ケイ素またはサファイアなどからなる。バッファ層５１は、半導体基板５０と半導体層５２との間の格子不整合を緩和する機能を有する。バッファ層５１は、たとえば、窒化アルミニウムなどからなる。
　半導体層５２、半導体層５３、半導体層５４および半導体層５５は、ともに窒化物系半導体から構成される。また、半導体層５２を構成する窒化物系半導体は、半導体層５３を構成する窒化物系半導体よりもバンドギャップが小さい。
　また、半導体層５４を構成する窒化物系半導体は、半導体層５３を構成する窒化物系半導体よりもバンドギャップが小さい。半導体層５５を構成する窒化物系半導体は、半導体層５４を構成する窒化物系半導体よりもバンドギャップが大きい。
　なお、バンドギャップの大小関係は、窒化物系半導体の組成を分析することで判別可能である。
　半導体層５２は、たとえば、アンドープのＧａＮからなる。なお、半導体層５２は、高抵抗化を目的として、ＦｅまたはＣなどの不純物を含んでいてもよい。また、半導体層５２の膜厚は、たとえば、０．５μｍ以上、かつ、２μｍ以下である。
　半導体層５３は、たとえば、アンドープのＡｌＮからなる。また、半導体層５３の膜厚は、たとえば、１ｎｍ以上、かつ、１０ｎｍ以下である。
　半導体層５４は、たとえば、アンドープのＧａＮからなる。また、半導体層５４の膜厚は、たとえば、０．１μｍ以上、かつ、１μｍ以下である。
　半導体層５５は、たとえば、アンドープのＡｌＧａＮからなる。また、半導体層５５の膜厚は、たとえば、１０ｎｍ以上、かつ、３０ｎｍ以下である。
　半導体層５５と半導体層５４との間の界面には、ヘテロ接合が形成される。そして、当該界面には、２ＤＥＧが形成される。この２ＤＥＧが、トランジスタ１００のキャリアとなる。
　半導体層５５の上面に、フォトリソグラフィーなどによって、ソース電極５６とドレイン電極５７とが互いに離間して形成される。ソース電極５６とドレイン電極５７とは、たとえば、金属電極であり、たとえば、アルミニウムが含まれている。
　ソース電極５６およびドレイン電極５７と半導体層５５との間は、オーミックコンタクトであることが望ましい。
　ソース電極５６とドレイン電極５７とは、それぞれＧａ面に形成される。そのため、よく知られた手法でオーミックコンタクトを実現することができるため、たとえば、非特許文献１に記載されている構造に比べて、オーミックコンタクトを容易に形成することができる。
　ソース電極５６の下方に位置する半導体領域（以下、ソース電極領域）とドレイン電極５７の下方に位置する半導体領域（ドレイン電極領域）とは、Ｎ型の導電型を有するようにイオン注入されてもよい。Ｎ型の導電性を有するために、たとえば、シリコンがイオン注入されてもよい。なお、イオン注入後は、熱処理によって活性化処理がなされる。
　＜半導体装置の製造方法について＞
　また、トランジスタ５００には、半導体基板５０、バッファ層５１、半導体層５２および半導体層５３を貫通し、底部が半導体層５４の下面にまで達するトレンチ５８が形成されている。
　トレンチ５８は、たとえば、半導体基板５０の側からＲＩＥ法によって形成される。
　トレンチ５８を、平面視においてソース電極５６とドレイン電極５７との間に形成する方法としては、たとえば、フォトリソグラフィーを用いる。
　トレンチ５８の底部、すなわち、トレンチ５８内部の半導体層５４の下面と接触する面には、ゲート電極５９が形成される。換言すると、ゲート電極５９は、半導体層５３および半導体層５２に覆われずに露出している、半導体層５４の下面に設けられる。ゲート電極５９には、たとえば、ＮｉまたはＰｔなどの金属が適用可能であるが、ボロンがドーピングされたＰ型のポリシリコン、または、リンがドーピングされたＮ型のポリシリコンなどであってもよい。
　トレンチ５８の側面５８ａおよびトレンチ５８の反対側の側面５８ｂと、トレンチ５８の底部におけるゲート電極５９が形成された部分以外の部分は、誘電体膜などによって表面が覆われていることが望ましい。誘電体膜は、たとえば、ＣＶＤ法によって形成される。また、誘電体膜の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが挙げられる。
　上記のように、本実施の形態に関するトランジスタ５００では、ソース電極５６およびドレイン電極５７は、窒化物系半導体からなる半導体層５５のＧａ面に形成され、かつ、ゲート電極５９は、窒化物系半導体からなる半導体層５４のＮ面に形成されていることになる。
　なお、ゲート電極５９は、半導体層５４の下面の、平面視においてソース電極５６とドレイン電極５７との間に位置する。
　したがって、ゲート電極５９の側から見た場合、ゲート電極５９と接触している半導体層５４の下方（すなわち、図１における上方）に、半導体層５４を構成する窒化物系半導体よりもバンドギャップの大きい窒化物系半導体で構成される半導体層５５が位置していることとなるため、ゲート電極５９の下方（すなわち、図１における上方）のポテンシャル制御性が高い。よって、短チャネル効果を抑制するためのデバイス構造が実現されていることが分かる。
　なお、半導体層５３がＡｌＮで構成されている場合、ＧａＮで構成されている場合に比べてエッチングレートを遅くすることができる。たとえば、エッチングのためにフッ素を含むエッチングガスを利用すると、ＡｌＮのエッチング速度が急激に減少する。
　そのため、半導体層５３を半導体層５２と半導体層５４との間に形成することによって、半導体層５２の側からエッチングを進めた場合に高いエッチング選択比を得ることができる。そのため、トレンチ５８の加工精度の向上させることができる。
　＜第６の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図６は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図６に例が示されるように、トランジスタ６００は、半導体基板５０と、バッファ層５１と、半導体層５２と、半導体層５３と、半導体層５４と、半導体層５５と、ソース電極５６と、ドレイン電極５７とを備える。
　＜半導体装置の製造方法について＞
　また、トランジスタ６００には、半導体基板５０、バッファ層５１、半導体層５２および半導体層５３を貫通し、底部が半導体層５４の下面にまで達するトレンチ５８が形成されている。そして、トレンチ５８の底部には、ゲート電極５９が形成される。
　また、トランジスタ６００は、ソース電極５６、ドレイン電極５７および半導体層５５を覆って設けられる誘電体層６０と、誘電体層６０の上面に設けられる支持基板６１とを備える。
　誘電体層６０は、たとえば、ＣＶＤ法などによって形成される。また、誘電体層６０の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが用いられる。また、支持基板６１は、たとえば、シリコンなどの半導体からなるものであってもよいが、ガラスまたはダイヤモンドからなるものであってもよい。
　また、支持基板６１は、接着剤などによって誘電体層６０に貼り付けられて形成されてもよいし、ＣＶＤ法などによって成膜されて形成されてもよい。
　なお、接着剤などによって貼り付ける方法で支持基板６１を形成する場合には、支持基板６１を貼り付けるよりも前に高温熱処理工程であるソース電極５６の形成工程およびドレイン電極５７の形成工程を経ている。そのため、高温熱処理によって支持基板６１が貼り付け面から剥離してしまうことを防ぐことができる。
　また、ＣＶＤ法などによって成膜する方法で支持基板６１を形成する場合には、耐熱性の低いゲート電極５９が、（ダイヤモンドなどの）高温の成膜工程よりも後に形成されることとなる。そのため、熱処理によってゲート電極５９が劣化してしまうことを防ぐことができる。
　＜第７の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図７は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図７に例が示されるように、トランジスタ７００は、半導体基板５０と、バッファ層５１と、半導体層５２と、半導体層５３と、半導体層５４と、半導体層５５と、半導体層５５の上面に形成される半導体層６２と、半導体層６２の上面に形成されるソース電極５６と、ソース電極５６と離間しつつ、半導体層６２の上面に形成されるドレイン電極５７とを備える。
　半導体層６２は、窒化物系半導体からなる。また、半導体層６２を構成する窒化物系半導体のバンドギャップは、半導体層５５を構成する窒化物系半導体のバンドギャップよりも小さい。
　また、半導体層６２は、たとえば、アンドープのＧａＮからなる。また、半導体層６２の膜厚は、たとえば、０．５ｎｍ以上、かつ、５ｎｍ以下である。
　ＡｌＧａＮと比べるとＧａＮは耐酸化性および耐薬品性に優れる。そのため、本実施の形態に関するトランジスタ７００によれば、製造工程時の半導体層表面へのダメージを低減させることができる。
　＜第８の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図８は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。本実施の形態に関する半導体装置は、たとえば、窒化物系半導体を用いるトランジスタである。
　図８に例が示されるように、トランジスタ８００は、半導体基板５０と、バッファ層５１と、半導体層５２と、半導体層５３と、半導体層５４と、半導体層５５と、ソース電極５６と、ドレイン電極５７と、ソース電極５６、ドレイン電極５７および半導体層６２を覆って設けられる誘電体層６０と、支持基板６１とを備える。
　＜半導体装置の製造方法について＞
　誘電体層６０は、たとえば、ＣＶＤ法などによって形成される。また、誘電体層６０の材料としては、たとえば、ＳｉＯ２またはＳｉＮなどが用いられる。また、支持基板６１は、たとえば、シリコンなどの半導体からなるものであってもよいが、ガラスまたはダイヤモンドからなるものであってもよい。
　また、支持基板６１は、接着剤などによって誘電体層６０に貼り付けられて形成されてもよいし、ＣＶＤ法などによって成膜されて形成されてもよい。
　なお、接着剤などによって貼り付ける方法で支持基板６１を形成する場合には、支持基板６１を貼り付けるよりも前に高温熱処理工程であるソース電極５６の形成工程およびドレイン電極５７の形成工程を経ている。そのため、高温熱処理によって支持基板６１が貼り付け面から剥離してしまうことを防ぐことができる。
　また、ＣＶＤ法などによって成膜する方法で支持基板６１を形成する場合には、耐熱性の低いゲート電極５９が、（ダイヤモンドなどの）高温の成膜工程よりも後に形成されることとなる。そのため、熱処理によってゲート電極５９が劣化してしまうことを防ぐことができる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、第１の窒化物系半導体層と、第２の窒化物系半導体層と、ソース電極１４（または、ソース電極５６）と、ドレイン電極１５（または、ドレイン電極５７）と、ゲート電極１７（または、ゲート電極５９）とを備える。ここで、第１の窒化物系半導体層は、たとえば、半導体層１２および半導体層５４のうちのいずれか１つに対応するものである。また、第２の窒化物系半導体層は、たとえば、半導体層１３および半導体層５５のうちのいずれか１つに対応するものである。半導体層１３は、半導体層１２の上面に設けられる。ソース電極１４は、半導体層１３の上面において部分的に設けられる。ドレイン電極１５は、半導体層１３の上面において部分的に設けられる。ゲート電極１７は、半導体層１２の下面の、平面視においてソース電極１４とドレイン電極１５との間に位置する。ここで、半導体層１３のバンドギャップは、半導体層１２のバンドギャップよりも大きい。また、ドレイン電極１５は、ソース電極１４とは離間する。
　このような構成によれば、デバイスの微細化に伴って生じる短チャネル効果を抑制することができる。具体的には、下面（Ｎ面）を用いてトランジスタを形成することができるため、ゲート長の微細化に伴う短チャネル効果を抑制することができる。また、一般的に結晶成長が容易であるＧａ面方向にエピタキシャル成長された半導体基板１０を用いる場合であっても、Ｎ面を利用するトランジスタを形成することができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、半導体層１２の下面はＮ面である。このような構成によれば、Ｎ面を利用するトランジスタを形成することができる。
　また、以上に記載された実施の形態によれば、半導体層１２は、ＧａＮからなる。このような構成によれば、Ｇａ面方向にエピタキシャル成長された半導体基板１０を用いる場合であっても、Ｎ面を利用するトランジスタを形成することができる。
　また、以上に記載された実施の形態によれば、半導体層１３の上面はＧａ面である。このような構成によれば、Ｇａ面方向にエピタキシャル成長された半導体基板１０を用いて、トランジスタを形成することができる。
　また、以上に記載された実施の形態によれば、半導体層１２の下面には、トレンチ１６が形成される。そして、ゲート電極１７は、半導体層１２の下面におけるトレンチ１６の底部に設けられる。このような構成によれば、Ｇａ面方向にエピタキシャル成長された半導体基板１０を用いる場合であっても、Ｎ面を利用するトランジスタを形成することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、半導体層１３の上面における誘電体層１８と、誘電体層１８の上面における支持基板１９とを備える。このような構成によれば、支持基板１９によって支持しつつ、半導体基板１０を下面側から薄板化することができる。よって、半導体基板１０の加工精度（位置合わせ精度）を向上させることができる。
　また、以上に記載された実施の形態によれば、支持基板１９は、ダイヤモンドからなる。このような構成によれば、デバイス動作時の発熱に対する十分な放熱性を実現することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、半導体層１３の上面における第３の窒化物系半導体層を備える。ここで、第３の窒化物系半導体層は、たとえば、半導体層２０および半導体層６２のうちのいずれか１つに対応するものである。そして、ソース電極１４は、半導体層２０の上面の一部に設けられる。また、ドレイン電極１５は、半導体層２０の上面の一部に設けられる。このような構成によれば、ＡｌＧａＮである半導体層１３の上面にＧａＮである半導体層２０（キャップ層）が形成されるため、薬液耐性などが向上する。
　また、以上に記載された実施の形態によれば、半導体装置は、第４の窒化物系半導体層と、第５の窒化物系半導体層とを備える。ここで、第４の窒化物系半導体層は、たとえば、半導体層５３に対応するものである。また、第５の窒化物系半導体層は、たとえば、半導体層５２に対応するものである。半導体層５３は、半導体層５４の下面に設けられる。半導体層５２は、半導体層５３の下面に設けられる。そして、半導体層５３のバンドギャップは、半導体層５４のバンドギャップおよび半導体層５２のバンドギャップよりも大きい。また、ゲート電極５９は、半導体層５３および半導体層５２に覆われずに露出する、半導体層５４の下面に設けられる。このような構成によれば、半導体基板５０を下面側からエッチング加工して半導体層５４の下面を露出させる際に、半導体層５３をエッチングストップ層として利用することができる。そのため、加工精度を向上させることができる。
　以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体層１２の上面に、半導体層１３を形成する。そして、半導体層１３の上面の一部に、ソース電極１４を形成する。そして、半導体層１３の上面の一部に、ドレイン電極１５を形成する。そして、半導体層１２の下面の、平面視においてソース電極１４とドレイン電極１５との間に、ゲート電極１７を形成する。ここで、半導体層１３のバンドギャップは、半導体層１２のバンドギャップよりも大きい。また、ドレイン電極１５は、ソース電極１４とは離間する。
　このような構成によれば、デバイスの微細化に伴って生じる短チャネル効果を抑制することができる。具体的には、下面（Ｎ面）を用いてトランジスタを形成することができるため、ゲート長の微細化に伴う短チャネル効果を抑制することができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、半導体層１３の上面に、誘電体層１８を形成する。そして、誘電体層１８の上面に、支持基板１９を形成する。このような構成によれば、支持基板１９によって支持しつつ、半導体基板１０を下面側から薄板化することができる。よって、半導体基板１０の加工精度（位置合わせ精度）を向上させることができる。
　また、以上に記載された実施の形態によれば、支持基板１９は、ダイヤモンドからなる。このような構成によれば、半導体基板１０を下面側から加工する際に、高温処理工程にも耐えうる十分な放熱性を実現することができる。
　また、以上に記載された実施の形態によれば、支持基板１９は、気相成長法によって形成される。このような構成によれば、半導体基板１０を下面側から加工する際に、高温処理工程にも耐えうる十分な放熱性を実現することができる。
　また、以上に記載された実施の形態によれば、支持基板１９は、誘電体層１８の上面に貼り付けられて形成される。このような構成によれば、支持基板１９を貼り付けるよりも前に高温熱処理工程であるソース電極１４の形成工程およびドレイン電極１５の形成工程を経ている。そのため、高温熱処理によって支持基板１９が貼り付け面から剥離してしまうことを防ぐことができる。
　また、以上に記載された実施の形態によれば、支持基板１９が形成された後に、半導体層１２の下面に、ゲート電極１７を形成する。このような構成によれば、支持基板１９によって支持しつつ、半導体基板１０を下面側から薄板化することができる。よって、半導体基板１０の加工精度（位置合わせ精度）を向上させることができる。また、ゲート電極１７が支持基板１９の形成工程よりも後に形成されることとなるため、熱処理によってゲート電極１７が劣化してしまうことを防ぐことができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　１０，５０　半導体基板、１１，５１　バッファ層、１２，１３，２０，５２，５３，５４，５５，６２　半導体層、１４，５６　ソース電極、１５，５７　ドレイン電極、１６，５８　トレンチ、１６ａ，１６ｂ，５８ａ，５８ｂ　側面、１７，５９　ゲート電極、１８，６０　誘電体層、１９，６１　支持基板、１００，２００，３００，４００，５００，６００，７００，８００　トランジスタ。

Claims (15)

  1. 　第１の窒化物系半導体層（１２、５４）と、
    　前記第１の窒化物系半導体層（１２、５４）の上面における第２の窒化物系半導体層（１３、５５）と、
    　前記第２の窒化物系半導体層（１３、５５）の上面の一部におけるソース電極（１４、５６）と、
    　前記第２の窒化物系半導体層（１３、５５）の上面の一部におけるドレイン電極（１５、５７）と、
    　前記第１の窒化物系半導体層（１２、５４）の下面の、平面視において前記ソース電極（１４、５６）と前記ドレイン電極（１５、５７）との間におけるゲート電極（１７、５９）とを備え、
    　前記第２の窒化物系半導体層（１３、５５）のバンドギャップは、前記第１の窒化物系半導体層（１２、５４）のバンドギャップよりも大きく、
    　前記ドレイン電極（１５、５７）は、前記ソース電極（１４、５６）とは離間する、
    　半導体装置。
  2. 　前記第１の窒化物系半導体層（１２、５４）の下面はＮ面である、
    　請求項１に記載の半導体装置。
  3. 　前記第１の窒化物系半導体層（１２、５４）は、ＧａＮからなる、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記第２の窒化物系半導体層（１３、５５）の上面はＧａ面である、
    　請求項３に記載の半導体装置。
  5. 　前記第１の窒化物系半導体層（１２、５４）の下面には、トレンチ（１６）が形成され、
    　前記ゲート電極（１７、５９）は、前記第１の窒化物系半導体層（１２、５４）の下面における前記トレンチ（１６）の底部に設けられる、
    　請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 　前記第２の窒化物系半導体層（１３、５５）の上面における誘電体層（１８、６０）と、
    　前記誘電体層（１８、６０）の上面における支持基板（１９、６１）とをさらに備える、
    　請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 　前記支持基板（１９、６１）は、ダイヤモンドからなる、
    　請求項６に記載の半導体装置。
  8. 　前記第２の窒化物系半導体層（１３、５５）の上面における第３の窒化物系半導体層（２０、６２）をさらに備え、
    　前記ソース電極（１４、５６）は、前記第３の窒化物系半導体層（２０、６２）の上面の一部に設けられ、
    　前記ドレイン電極（１５、５７）は、前記第３の窒化物系半導体層（２０、６２）の上面の一部に設けられる、
    　請求項１から請求項７のうちのいずれか１項に記載の半導体装置。
  9. 　前記第１の窒化物系半導体層（５４）の下面における第４の窒化物系半導体層（５３）と、
    　前記第４の窒化物系半導体層（５３）の下面における第５の窒化物系半導体層（５２）とをさらに備え、
    　前記第４の窒化物系半導体層（５３）のバンドギャップは、前記第１の窒化物系半導体層（５４）のバンドギャップおよび第５の窒化物系半導体層（５２）のバンドギャップよりも大きく、
    　前記ゲート電極（１７、５９）は、第４の窒化物系半導体層（５３）および第５の窒化物系半導体層（５２）に覆われずに露出する、前記第１の窒化物系半導体層（５４）の下面に設けられる、
    　請求項１から請求項８のうちのいずれか１項に記載の半導体装置。
  10. 　第１の窒化物系半導体層（１２、５４）の上面に、第２の窒化物系半導体層（１３、５５）を形成し、
    　前記第２の窒化物系半導体層（１３、５５）の上面の一部に、ソース電極（１４、５６）を形成し、
    　前記第２の窒化物系半導体層（１３、５５）の上面の一部に、ドレイン電極（１５、５７）を形成し、
    　前記第１の窒化物系半導体層（１２、５４）の下面の、平面視において前記ソース電極（１４、５６）と前記ドレイン電極（１５、５７）との間に、ゲート電極（１７、５９）を形成し、
    　前記第２の窒化物系半導体層（１３、５５）のバンドギャップは、前記第１の窒化物系半導体層（１２、５４）のバンドギャップよりも大きく、
    　前記ドレイン電極（１５、５７）は、前記ソース電極（１４、５６）とは離間する、
    　半導体装置の製造方法。
  11. 　前記第２の窒化物系半導体層（１３、５５）の上面に、誘電体層（１８、６０）を形成し、
    　前記誘電体層（１８、６０）の上面に、支持基板（１９、６１）を形成する、
    　請求項１０に記載の半導体装置の製造方法。
  12. 　前記支持基板（１９、６１）は、ダイヤモンドからなる、
    　請求項１１に記載の半導体装置の製造方法。
  13. 　前記支持基板（１９、６１）は、気相成長法によって形成される、
    　請求項１１または請求項１２に記載の半導体装置の製造方法。
  14. 　前記支持基板（１９、６１）は、前記誘電体層（１８、６０）の上面に貼り付けられて形成される、
    　請求項１１または請求項１２に記載の半導体装置の製造方法。
  15. 　前記支持基板（１９、６１）が形成された後に、前記第１の窒化物系半導体層（１２、５４）の下面に、前記ゲート電極（１７、５９）を形成する、
    　請求項１１から請求項１４のうちのいずれか１項に記載の半導体装置の製造方法。
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