CN113889531A - 一种半导体器件及其应用与制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其应用与制造方法，所述半导体器件包括：衬底；沟道层，设置在所述衬底上；势垒层，设置在所述沟道层上；第一氮化镓层，设置在所述势垒层上，且覆盖所述势垒层；第二氮化镓层，设置在所述第一氮化镓层上；第三氮化镓层，设置在所述第二氮化镓层上；第一漏极，设置在所述第三氮化镓层上；第一源极，设置在所述第三氮化镓层上，且所述第一源极和所述第一漏极之间形成凹部；以及第一栅极，设置在所述势垒层上，且所述第一栅极覆盖所述凹部，以及所述第一源极和所述第一漏极靠近所述凹部的顶部；其中，所述第二氮化镓层和所述第三氮化镓层位于所述源极和所述漏极与所述势垒层之。通过本发明提供的一种半导体器件，可改善集成半导体器件的质量。

Description

一种半导体器件及其应用与制造方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其应用与制造方法。
背景技术
氮化镓作为宽禁带半导体具有高击穿电场，高电子饱和速度和迁移率的特点，因而氮化镓基功率器件可用于新一代的高功率转换器的制备，目前的氮化镓基功率器件为横向的异质结AlGaN/GaN高电子迁移率晶体管器件。由于氮化镓中的空穴迁移率较低，且很难实现该材料中的高P型掺杂，且缺少单片互补P型场效应晶体管(Field EffectTransistor，FET)，使得难以形成集成高性能逻辑电路和反向放大器级。
发明内容
本发明的目的在于提供一种半导体器件及其应用与制造方法，通过本发明提供的一种半导体器件及其应用与制造方法，提供一种具有场效应晶体管的单片集成器件。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，其至少包括：
所述半导体器件包括第一器件，且所述第一器件包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
第一氮化镓层，设置在所述势垒层上，且覆盖所述势垒层；
第二氮化镓层，设置在所述第一氮化镓层上；
第三氮化镓层，设置在所述第二氮化镓层上；
第一漏极，设置在所述第三氮化镓层上；
第一源极，设置在所述第三氮化镓层上，且所述第一源极和所述第一漏极之间形成凹部；以及
第一栅极，设置在所述势垒层上，且所述第一栅极覆盖所述凹部，以及所述第一源极和所述第一漏极靠近所述凹部的顶部；
其中，所述第二氮化镓层和所述第三氮化镓层位于所述源极和所述漏极与所述势垒层之间。
可选的，所述第一氮化镓层为非故意掺杂的氮化镓层。
可选的，所述第二氮化镓层为掺杂的P型氮化镓层，且掺杂浓度为1e19cm-3-2e19cm-3。
可选的，所述第三氮化镓层为重掺杂的P型氮化镓层且掺杂浓度为5e19cm-3-6e19cm-3。
可选的，所述半导体器件还包括氧化层，所述氧化层设置在所述栅极和所述第一氮化镓层之间，且所述氧化层覆盖所述凹部，以及所述源极和所述漏极的底部。
可选的，所述栅极包括镍金属层，以及设置在镍金属层上的金金属层。
可选的，所述半导体器件还包括第二器件，且所述第二器件和所述第一器件通过隔离槽隔离，且所述隔离槽穿过所述多层氮化镓层和势垒层，并延伸至所述沟道层内。
可选的，所述第二器件包括：
台面结构，设置在所述势垒层上，且所述台面结构包括依次设置的所述第一氮化镓层、所述第二氮化镓层和所述第三氮化镓层；
第二源极，设置在所述沟道层上，且位于所述台面结构的一侧；
第二漏极，设置在所述沟道层上，且位于所述台面结构的另一侧；以及
第二栅极。设置在所述台面结构上。
本发明还提供一种半导体器件的制造方法，包括：
提供一衬底；
在所述衬底上形成沟道层；
在所述沟道层上形成势垒层；
在所述势垒层上依次形成第一氮化镓层、第二氮化镓层和第三氮化镓层；
蚀刻所述第三氮化镓层和所述第二氮化镓层，形成凹部；
在所述凹部两侧的所述第三氮化镓层上形成第一源极和第一漏极；以及
在所述凹部，以及所述第一源极和所述第一漏极靠近所述凹部的顶部形成第一栅极。
本发明还提供一种电子设备，包括上述所述的半导体器件
如上所述本发明提供的一种半导体器件及其应用与制造方法，使用GaN/AlGaN异质结结构产生二维空穴气，可使P型氮化镓中具有较低的空穴迁移率。由于空穴具有较高的有效质量，可减小源漏间距弥补空穴迁移率的不足，进而提高集成的半导体器件的质量。且重掺杂的氮化镓层可与电极形成良好的欧姆接触，无掺杂的氮化镓层可分离P形氮化镓层和势垒层，进一步提高此处的空穴迁移率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图6为一种半导体器件的制造过程图。
图7至图11为一种P型场效应晶体管的制造过程图。
图12为具有P型场效应晶体管的单片集成的半导体器件结构示意图。
图13至图24为单片集成金属-氧化物半导体场效应晶体管和高电子迁移率晶体管结构示意图。
图25为图24的等效电路图。
图26为一种半桥电路图。
图27为未设隔离槽的半桥电路的等效电路图。
图28为设置隔离槽的半桥电路的等效电路图。
图29至图36为设置隔离槽的半桥电路的制造过程图。
图37为一种半导体外延结构。
图38为清洗氮化镓外延的流程图。
图39为清洗蚀刻后的氮化镓外延的流程图。
图40为使用超临界气体处理半导体结构的装置图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1至图36所示，本发明提供的半导体器件或单片集成的半导体器件，包括衬底100，设置在衬底100上的外延结构，以及设置在外延结构上的源极107、漏极108和栅极109。其中，外延结构包括氮化镓和氮化铝镓(GaN/AlGaN)形成的异质结构。且在本申请中，所述半导体器件例如为半导体功率器件。
请参阅图1所示，在本发明一实施例中，衬底100可以为硅衬底，例如硅(Si)或碳化硅(SiC)。在其他实施例中，衬底100也可以蓝宝石(Al2O3)、砷化镓(GaAs)、铝酸锂(LiAlO2)、氮化镓(GaN)或其他半导体衬底材料。且在形成衬底100后，可通过化学气相沉积法或者金属有机物化学气相沉积法在衬底100和外延结构之间形成缓冲层101，以改善衬底100和外延结构之间的晶格匹配，且缓冲层101的材料例如为氮化镓、氮化铝镓或是氮化铝中的一种或多种。且在本实施例中，缓冲层101例如为氮化铝缓冲层，且缓冲层101的厚度例如为1-4um，具体例如为1um。
请参阅图1所示，在本发明一实施例中，外延结构包括设置在缓冲层101上的沟道层102，以及设置在沟道层102上的势垒层103。沟道层102设置在缓冲层101上，例如可在缓冲层101上生长3-6um的氮化镓，以形成沟道层102。在本实施例中，沟道层102的厚度例如为4um。势垒层103形成于沟道层102上，且势垒层103例如为氮化铝镓层，且势垒层103的材料具体例如为Al0.23Ga0.77N。且势垒层103的厚度例如为20-30nm，具体地，例如为25nm。在本实施例中，势垒层103上还设置有栅极开孔1041，以沉积栅极109。在本实施例中可通过化学气相沉积法或者金属有机物化学气相沉积法制备沟道层102和势垒层103。
请参阅图1至图37所示，在本发明一实施例中，对于本发明提供的具有氮化镓/氮化铝镓(GaN/AlGaN)的外延结构，以及该外延结构制成的半导体器件。在制成过程中，需要进行多次清洗，以改善表面粗糙度以及外延缺陷，进而保证金属接触电阻稳定性以及GaN器件的可靠性。首先，在形成氮化镓制成的沟道层102后，可进行对硅基的氮化镓外延片进行清洗，且可使用去离子水对硅基的氮化镓外延片进行多次清洗，以去除附着在氮化镓表面的大颗粒。具体例如可对氮化镓外延片进行例如两次的去离子水清洗。
请参阅图1至图38所示，在本发明一实施例中，在形成氮化铝镓势垒层103后，且在生长例如氮化硅的栅介质层前，对势垒层103表面进行清洗，以消除AlGaN/SiNx表面的界面缺陷。首先进行RCA清洗，具体例如执行步骤S10-S15，可先使用例如2％的氢氟酸(HF)清洗例如100s，再使用超纯水清洗例如600s，之后使用第一溶液SC1清洗600s。其中第一溶液SC1例如由水(H2O)、双氧水(H2O2)和氨水(NH4OH)按一定比例混合而成，且第一溶液中各成分比例例如为H2O：H2O2：NH4OH＝5：1：1。在第一溶液SC1清洗后，再使用超纯水清洗例如600s，之后使用第二溶液SC2清洗例如600s。其中第二溶液SC2例如为溶液由水(H2O)、双氧水(H2O2)和盐酸(HCl)按一定比例混合而成，且第二溶液SC2中各成分比例例如为H2O：H2O2：HCl＝6：1：1。通过第一溶SC1液和第二溶液SC2可去除表面离子和有机物沾污，改善外延结构表面的粗糙度。且在使用第二溶液SC2清洗后，可再使用超纯水清洗例如600s。在进行RCA清洗后，例如执行步骤S16-S18，使用例如2％的氢氟酸(HF)清洗例如100s，再使用超纯水清洗例如600s，并进行甩干。再次使用氢氟酸(HF)溶液清洗，可确保氮化镓外延表面不会因双氧水(H2O2)溶液残留氧化物。
请参阅图1至图39所示，在本发明一实施例中，在本实施例中，在对沟道层102和势垒层103进行蚀刻之后，例如在形成栅极开孔、源极开孔或漏极开孔后，可对蚀刻区域进行清洗。具体如图39中步骤S20至步骤S25所示，例如可首先使用异丙醇(IPA)清洗例如600s，再使用超纯水清洗例如600s。之后可使用丙醇(ACE)清洗例如600s，再使用超纯水清洗例如600s。最后使用2％的氢氟酸(HF)清洗例如100s，再使用超纯水清洗例如600s，并进行甩干。
请参阅图2至图3所示，在本发明一实施例中，半导体器件中还可以设置有栅介质层，可降低阈值电压滞后现象。具体的，在本实施例中，栅介质层包括在势垒层103上设置的钝化层105和氧化层106，且钝化层105例如为设置在势垒层103上的氮化铝层。在本实施例中，钝化层105例如使用等离子体增强原子层沉积(Plasma enhanced atomic layerdeposition，PEALD)的方式沉积形成。氧化层106例如为设置在氮化铝层上的氧化铝层，且例如使用原子层沉积(Atomic layer deposition，ALD)的方式沉积形成，且钝化层105和氧化层106覆盖势垒层103以及势垒层103上的栅极开孔1041。其中，钝化层105的厚度例如为1-5nm，具体例如可为2nm。氧化层106的厚度例如为5-10nm，具体例如为8nm。且在氧化层106形成后，对钝化层105和氧化层106在N2环境，以及温度例如为300-500℃条件退火，以提高栅介质层的质量。
请参阅图2至图6所示，因钝化层105的AlN材料具有较高的禁带宽度和较高的热传导效率，可以提高栅介质对泄漏电流的阻挡能力以及与氮化镓之间的界面质量。当禁带宽度和导带偏移量较大时，可以抑制电子通过介质层，降低栅泄漏情况。因氮化铝和氮化镓有良好的晶格匹配和热传导特性，钝化层105中的氮化铝与氮化镓直接接触，可提高界面质量。同时，在本实施例中，氮化铝和氧化铝作为栅绝缘介质，使用PEALD制成的氮化铝层可减少氧化层106与氮化镓之间的界面缺陷，降低栅极109泄漏电流并且提高栅极109的稳定性与可靠性，使半导体器件具有较低的阈值电压滞后现象。可避免在较大的正向栅压下，由于氧化层106和势垒层103界面存在深能级陷阱俘获沟道电子，造成阈值电压滞后的现象，进而提高阈值电压的稳定性。
请参阅图1、图5至图6所示，在形成钝化层105和氧化层106后，分别形成源极107、栅极109和漏极108。源极107和漏极108位于栅极开孔1041两侧，且与势垒层103接触。栅极109位于接口内，且与氧化层106接触。在本实施例中，可蚀刻钝化层105和氧化层106的两侧至势垒层103，并在钝化层105和氧化层106两侧的势垒层103上分别沉积金属Ti/Al/Ni/Au，形成源极107和漏极108。其中，Ti/Al/Ni/Au在本申请中表示，栅极103包括钛金属层，设置在钛金属层上的铝金属层，设置在铝金属层上的镍金属层，以及设置在镍金属层上的金金属层。且后续相同写法与本实施例中释义相同，在后续不多做赘述。在形成源极107和漏极108后，可在氮气(N2)环境，以及温度例如为750-850℃条件退火，以提高源极107和漏极108的质量。在本实施例中，如图5所示，源极107与漏极108可与氧化层106等高。也可如图6所示，源极107与漏极108高于氧化层106。在形成源极107和漏极108后，在栅极开孔1041内的氧化层106上以及栅极开孔1041两侧的氧化层106上沉积金属Ni/Au，形成栅极109，且栅极109的截面可以呈对称的“T”形。在本实施例中，源极107与栅极109的距离例如为2-3um，具体例如为2.5um。栅极109与漏极108的距离例如为14-15um，具体例如为14.5um。栅极109的宽度例如为3-4um，具体例如为3um。源极107和漏极108可以与栅介质层等高，也可以高栅介质层，且与栅极109等高。因本实施例中的栅极109底部的势垒层103被完全蚀刻，阈值电压对蚀刻深度不在敏感，因器件接近关断时，氮化镓内部的电场很弱，可进一步降低阈值电压滞后现象。
请参阅图7至图12所示，在本申请一实施例中，本公开提供一种半导体器件及其制造方法，所述半导体器件为单片集成的半导体器件，所述半导体器件包括第一器件和第二器件。其中，所述第一器件为P型场效应晶体管，所述第二器件为N型场效应晶体管。所述第一器件包括外延结构以及其上形成的第一源极1071，第一漏极1081，第一源极1071和第一漏极1081上的氧化层106，以及氧化层106上的第一栅极1091。所述第二器件包括外延结构以及其上形成的第二源极1072、第二漏极1082，以及第二栅极1092。其中，在本实施例中，外延结构包括衬底100、缓冲层101、沟道层102、势垒层103以及多个氮化镓层。其中，缓冲层101层形成于衬底100上，沟道层102形成于缓冲层101上，势垒层103形成于沟道层102上。在本实施例中，例如包括3层氮化镓层。
请参阅图7所示，在本实施例中，衬底100例如为硅衬底。在衬底100上溅射一层氮化铝薄膜，以形成缓冲层101。在形成氮化铝层后，可对形成的缓冲层101进行高温退火处理，以提高缓冲层101的质量。缓冲层101设置在衬底100与沟道层102之间，可防止衬底100中的硅与沟道层102中的镓反应。
请再参阅图7所示，在本实施例中，沟道层102为氮化镓层，可通过化学气相沉积法或者金属有机物化学气相沉积法在缓冲层101上生长氮化镓。首先，在生长氮化镓设备的反应室中，向反应室通入例如氦气、氩气、氮气和氢气的一种或多种，然后将反应室的温度升高至预设温度，其中，预设温度为氮化镓层的生长温度，在此条件下生长预设厚度的氮化镓层，即沟道层102。
请再参阅图7所示，在本实施例中，所述外延结构提供了空穴载流子的来源，这些载流子来自于顶部非故意掺杂的氮化镓，在氮化铝镓异质结构界面极化诱导的二维空穴气。例如可采用低温化学气相沉积法例如等离子增强化学气相沉积法(PECVD)，在沟道层102上形成势垒层103。在势垒层103上依次形成第一氮化镓层141、第二氮化镓层142和第三氮化镓层143。其中，第一氮化镓层141为非故意掺杂的氮化镓层，用于分离P型氮化镓层和势垒层，可增加空穴的迁移率，且第一氮化镓层141的厚度可以为例如15-25nm，具体例如为20nm。第二氮化镓层142为掺杂的P型氮化镓层。第三氮化镓层143为重掺杂P型氮化镓层，可与顶部的电极形成良好的欧姆接触。在本实施例中，P掺杂的掺杂源为镁(Mg)，镁作为受主掺杂具有较高的激活能，因此在P型氮化镓材料中具有较低的空穴迁移率。其中，第二氮化镓层142中镁离子的掺杂浓度例如为1e19cm-3-2e19cm-3，第三氮化镓层143中镁离子的掺杂浓度例如为5e19cm-3-6e19cm-3。氮化镓和氮化铝镓异质结构可产生二维空穴气，在本实施例中，在势垒层103中，且靠近沟道层102的位置产生负极性的二维电子气层，同时在第一氮化镓层141中，且靠近沟道层102的位置产生正极性的二维电子气层。
请参阅图8所示，在本实施例中，在形成外延结构后，在外延结构的一侧，采用电子束蒸法在所述外延结构上沉积金属Ni/Au/Ni，形成第一源极1071和第一漏极1081。具体的，第一源极1071与第一漏极1081设置在第三氮化镓层143上，且第一源极1071与第一漏极1081之间具有一定的预设距离，形成凹部144。且第一源极1071和第一漏极1081包括多层金属层，在本实施例中，第一源极1071和第一漏极1081例如包括依次设置的第一金属层、第二金属层和第三金属层，且第一金属层例如为Ni金属层，第二金属层例如为Au金属层，第三金属层为Ni金属层。
请参阅图9所示，在本实施例中，在形成第一源极1071和第一漏极1081后，可采用电感耦合等离子体(ICP)或反应离子刻蚀(RIE)等蚀刻技术，将凹部144底部的P型氮化镓层移除。具体的，移除的P型氮化镓层包括凹部144底部的第三氮化镓层143和第二氮化镓层142，此时，凹部144的底部停留在第一氮化镓层141表面。
请参阅图10所示，在一些实施例中，采用氯气Cl2)或氯化硼(BCl3)对所述外延结构进行台面刻蚀，在第一源极1071远离凹部144的一侧，以及第一漏极1081远离凹部144的一侧形成隔离槽146。隔离槽146可用于将相邻的半导体器件，且隔离槽146穿过电极、第三氮化镓层143、第二氮化镓层142、第一氮化镓层141、势垒层103以及部分沟道层102，且与缓冲层101具有一定的预设距离。
请参阅图11所示，在本实施例中，在形成隔离槽146后，例如采用原子层沉积技术(ALD)，在凹部144的底壁和侧壁，以及第一源极1071和第一漏极1081的上方，沉积氧化铝，形成氧化层106。并在氧化层106上沉积Ni/Au作为第一栅极1091，形成所述第一器件。且第一栅极1091覆盖部分氧化层106，包括凹部144的底壁和侧壁上的氧化层106，以及第一源极1071和第一漏极1081上方靠近凹部一侧的氧化层106，第一源极1071和第一漏极1081上方的远离凹部144的部分氧化层106未被覆盖。且第一栅极1091包括多层金属层，在本实施例中，例如包括镍金属层1101以及设置在Ni金属层1101上的Au金属层1102。
请参阅图12所示，在其他实施例中，可在形成第一器件时，同步形成第二器件，以形成单片集成的半导体器件。在本实施例中，第一器件和第二器件的外延结构相同，且第二器件与第一器件通过隔离槽146隔离。具体的，在制作第一器件，进行台面蚀刻时，可在形成第二器件的区域，对外延结构进行两次蚀刻。其中，在第一次蚀刻的过程中，在第二栅极1092外围，并以第二栅极1092所在的位置为中心进行台面蚀刻。形成的台面结构145与第二栅极1092具第一预设距离H1，且第一次蚀刻时，蚀刻掉第二栅极1092外侧的第三氮化镓层143、第二氮化镓层142、第一氮化镓层141至势垒层103。在第一次蚀刻结束后，进行第二次蚀刻。第二次蚀刻以第一次蚀刻形成的台面结构145为中心，在第一次蚀刻形成的台面结构145两侧，且与第二栅极1092具第一预设距离H2(H2>H1)至所述隔离槽146的地方。再次向衬底一侧蚀刻，且蚀刻掉势垒层103至沟道层102，与第一次蚀刻形成的台面结构145形成台阶。且在本实施例中，在第一次蚀刻形成的台面结构145两侧分别形成台阶。在第二次蚀刻完成后，在第一次形成的台面结构145上，且位于台面结构145的中心位置沉积Ni/Au作为第二栅极1092。在两个对称的台阶分别沉积Ti/AL/Ni/Au，形成第二源极1072和第二漏极1082。在本实施例中，并不限制第二栅极1092、第二源极1072和第二漏极1082的形成顺序以及具体沉积过程。例如可在形成第一源极1071和第一漏极1081后，形成第二源极1072和第二漏极1082，在形成第一栅极1091后，形成第二栅极1092。
请参阅图13至图25所示，在本发明另一实施例中，还提供一种单片集成的半导体器件，所述半导体器件包括第一器件和第二器件，形成功率开关系统。在本实施例中，第一器件例如为金属-氧化物半导体场效应晶体管(MOSFET)，为硅基控制器件，第二器件例如高电子迁移率晶体管(HEMT)，为功率器件。在本实施例中，当两个器件位于不同的衬底100上时，系统的开关易受寄生电容的影响，本申请将硅基控制器件和氮化镓功率器件集成，可有效抑制结寄生现象。
请参阅图13所示，在本实施例中，首先提供硅衬底100，并对衬底100进行蚀刻，形成一凸台1003，凸台1003的两侧为高度低于凸台1003的平台。其中，凸台1003用于形成第一器件，例如定义为第一区域1001，凸台1003一侧的平台用于形成第二器件以及隔离结构，例如定义为第二区域1002。
请参阅图13所示，在本实施例中，在蚀刻完衬底100后，在衬底100上沉积一层隔离层147。其中，隔离层147的材料例如为氧化硅(SiO2)。其中，第一区域1001上的隔离层147厚度小于第二区域1002上隔离层147的厚度。在本实施例中，第一区域1001上的隔离层147厚度例如为18-30nm，具体例如为20nm，用于形成第一器件的栅介质层。第二区域1002上的隔离层147的高度大于第一区域1001上隔离层147的高度，且第二区域1002上隔离层147的厚度例如为1.0-1.5um，用于形成第一器件和第二器件之间的隔离结构。
请参阅图13所示，在本实施例中，在形成隔离层147后，在隔离层147上沉积多晶硅层148，并在多经过层上沉积掩膜层149。掩膜层149的材料例如为氧化硅(SiO2)，且掩膜层149的厚度例如为1-1.8um，具体例如为1.5um。其中，多晶硅层148用于形成第一器件的栅极。隔离层147作为第二器件中外延生长的掩膜板。
请参阅图14至图17所示，在本实施例中，在形成多晶硅层148和掩膜层149后，在掩膜层149上沉积氮化硅(SiN3)形成保护层150，并以保护层150为掩膜，在第二区域1002形成凹部151，并在形成凹部151后，例如使用磷酸(H3PO4)移除保护层150。在本实施例中，在形成保护层150后，在第二区域1002的保护层150上，向衬底100一侧蚀刻，例如采用干法蚀刻的方式，依次蚀刻掉保护层150、掩膜层149、多晶硅层148、隔离层147和预设厚度的衬底100，形成凹部151。其中，形成的凹部151与凸台1003具有预设距离，以保留凹部151与凸台1003之间的隔离层147，凹部151与凸台1003之间的隔离层147可形成第一器件和第二器件之间的沟槽隔离结构。在形成凹部151后，可对蚀刻区域的表面进行光滑处理，以保证形成的第二器件的品质。
请参阅图18所示，在本实施例中，在形成凹部151后，以隔离层147为掩膜，在凹部151内依次形成沟道层102、势垒层103和第二器件的栅介质层152。例如采用金属有机化合物化学气相沉淀(MOCVD)的方法在凹部151内沉积一层氮化镓，形成沟道层102，且沟道层102与第二区域1002中衬底100的表面等高。在形成沟道层102后，例如使用MOCVD的方法在沟道层102表面沉积一层氮化铝镓，形成势垒层103，且势垒层103与隔离层147等高。在形成势垒层103后，在势垒层103上沉积一层氮化硅(SiN)作为第二器件的栅介质层152。其中，栅介质层152的厚度例如为20-30nm。在形成栅介质层152后，移除隔离层147。
请参阅图19所示，在本实施例中，在移除隔离层147后，蚀刻多晶硅层148，形成第一栅极1091。并对第一栅极1091两侧的衬底100进行掺杂，形成第一器件的源极区和漏极区156。其中，第一栅极1091设置凸台1003上，且位于远离第二器件的一侧。本实施例中的源极区设置在凸台1003内，且位于第一栅极1091相对于第二器件的一侧。本实施例提供的源极区包括P型轻掺区155、设置在P型轻掺区155上的P型重掺区153和N型重掺区154。P型重掺区153和N型重掺区154与凸台1003的界面齐平，且P型重掺区153和N型重掺区154的深度并排设置，N型重掺区154临近第一栅极1091，P型重掺区153位于N型重掺区154相对于第一栅极1091的一侧。P型轻掺区155的掺杂深度大于P型重掺区153和N型重掺区154的掺杂深度，且P型轻掺区155包覆P型重掺区153和N型重掺区154。P型轻掺区155水平延伸至第一栅极1091下方，且与第一栅极1091部分交迭。本实施例提供的漏极区156包括N型重掺区，漏极区156设置在第一栅极1091和第二器件之间，且漏极区156的与第一栅极1091具有预设距离。且漏极区156的掺杂深度大于源极区中P型重掺区153和N型重掺区154的掺杂深度，且小于源极区中P型轻掺区155的掺杂深度。在本实施例中，P型掺杂源例如为硼离子或氟化硼离子(BF2)，N型掺杂源例如为磷离子。
请参阅图19所示，在本实施例中，在形成第一栅极1091、源极区和漏极区156后，在第一栅极1091、隔离层147以及第一器件和第二器件之间的隔离结构上形成钝化层157。例如可以使用等离子体增强化学气相沉积法(PECVD)的方法沉积一层氧化硅(SiO2)，以形成钝化层157。在一些实施例中，在形成钝化层157后，可以进行退火，激活掺杂物。
请参阅图19至图21所示，在本实施例中，形成钝化层157后，在第二区域1002靠近第一器件的一侧和远离第一器件的一侧，分别形成一开孔158。例如蚀刻掉需要开孔158处的第二器件的栅介质层152和势垒层103，使开孔158与沟道层102接触。在形成开孔158后，在两个开孔158内沉积金属Ti/Al/Ni/Au，形成第二器件的第二源极1072和第二漏极1082。其中，靠近第一器件的例如为第二器件的第二源极1072，远离第一器件的为第二器件的第二漏极1082。
请参阅图22至图23所示，在本实施例中，在形成第二源极1072和第二漏极1082后，在钝化层157上，且位于第一栅极1091的两侧，分别开设一连通源极区和漏极区156的开孔159，开孔159穿透钝化层157和隔离层147。在开孔159内沉积金属铝，形成第一源极1071和第一漏极1081。其中，第一源极1071和源极区接触，第一漏极1081与漏极区接触。
请参阅图24至图25所示，在本实施例中，在形成第一源极1071和第一漏极1081后，在栅介质层152上沉积金属Ni/Au，形成第二栅极1092。其中第二栅极1092靠近第二器件的漏极一侧。即完成第一器件和第二器件的制作。且在第一器件和第二器件制作完成后，可在第一器件和第二器件上形成至少一层金属层，以连接第一器件和第二器件，形成如图25所示的功率开关系统。其中并不限制金属层的数量，可按照图25所示电性连接第一器件和第二器件即可。
请参阅图26至图36所示，在本发明另一实施例中，还提供一种单片集成的半导体器件，所述半导体器件包括第一器件和第二器件，形成半桥电路。其中，第一器件和第二器件均为高电子迁移率晶体管(HEMT)，且一个高电子迁移率晶体管接高电平，另一个高电子迁移率晶体管接低电平。本实施例提供的半导体器件可防止半桥电路在工作时，出现背栅效应，并抑制了寄生电感的产生。
请参阅图29所示，在本实施例中，提供一衬底，且衬底包括极性不同的硅层，以及设置在硅层内的埋层160。具体的衬底包括第一硅层1004，设置在第一硅层1004上的埋层160，以及设置在埋层160上的第二硅层1005。其中，第一硅层1004为极性硅Si(100)，且第一硅层1004的厚度例如为1-1.1mm，具体例如为1mm。埋层160设置在第一硅层1004上，且埋层160的材料例如为氧化硅(SiO2)，埋层160的厚度例如为1-1.1um，具体例如为1um。第二硅层1005设置在埋层160上，且第二硅层1005为非极性硅Si(111)，且第二硅层1005的厚度例如为1.5-1.6um，具体例如为1.5um。在形成衬底后，可对衬底进行清洗。
请参阅图29所示，在本实施例中，缓冲层161设置在氮化镓上，且缓冲层161的材料例如为氮化镓，且缓冲层161的厚度例如为4000-4500nm，具体例如为4200nm。沟道层102设置在缓冲层161上，且沟道层102的材料例如为氮化镓。沟道层102的厚度例如为400-450nm，具体例如为420nm。在沟道层102上设置有势垒层103，且势垒层103的材料例如氮化铝镓。势垒层103的厚度例如为20-25nm，具体例如为24.7nm。在势垒层103上，还可以设置有盖帽层162，且盖帽层162的材料例如为氮化镓。盖帽层162的厚度例如为3-5nm，具体例如为3.2nm。
请参阅图30所示，在本实施例中，在形成盖帽层162后，在外延层上蚀刻隔离槽163。隔离槽163延伸入衬底中，且穿过第二硅层1005以及部分埋层160，以将第一器件和第二器件隔离。例如可利用Cl2或BCl3，并采用电感耦合等离子体(ICP)蚀刻盖帽层162、势垒层103、沟道层102、缓冲层161、第二硅层1005以及预设厚度的埋层160，并停止在埋层160中，进而形成隔离槽163。在本实施例中，隔离槽163设置在第一器件和第二器件之间，且隔离槽163延伸至衬底内的埋层160中，可有效隔离第一器件与第二器件的衬底，防止背栅效应，并抑制寄生电感的产生。
请参阅图31至图32所示，在本实施例中，在形成隔离槽163后，在隔离槽163的两侧蚀刻分别形成一栅极开孔。在后续步骤中，在栅极开孔内沉积金属，形成栅极。在本实施例中，可采用干法蚀刻栅极位置的盖帽层162以及预设厚度的势垒层103，以形成栅极开孔。栅极底部可保留2-3nm厚度的势垒层103，以形成增强型器件。在本实施例中，栅极开孔例如包括位于隔离槽163一侧的第一栅极开孔165和位于隔离槽163另一侧的第二栅极开孔164。且隔离槽163一侧的第一栅极开孔165远离隔离槽163，隔离槽163另一侧的第二栅极开孔164靠近隔离槽163。在形成栅极开孔后，在隔离槽163、栅极开孔以及盖帽层162上形成钝化层166。且例如可采用低压化学气相沉积(LPCVD)的方法，在隔离槽163以及盖帽层162沉积一层氮化硅(Si3N4)形成钝化层166。
请参阅图33至图34所示，在本实施例中，在形成钝化层166后，在钝化层166上沉积硅酸四乙酯(PETEOS)作为保护层167。保护层167填满栅极开孔，且平铺在钝化层166上。在形成保护层167后，在隔离槽163的两侧，且位于栅极开孔两侧，采用反应离子刻蚀(RIE)和电感耦合等离子体(ICP)刻蚀分别形成一源极开孔和一漏极开孔。例如在隔离槽163的一侧，且位于第一栅极开孔165的两侧，分别形成第一源极开孔168和第一漏极开孔169。第一源极开孔168位于第一栅极开孔165远离隔离槽163的一侧，第一漏极开孔169位于第一栅极开孔165和隔离槽163之间，且第一源极开孔168和第一栅极开孔165的距离远小于第一漏极开孔169和第一栅极开孔165的距离。在隔离槽163的另一侧，且位于第二栅极开孔164的两侧，分别形成第二源极开孔170和第二漏极开孔171。第二漏极开孔171位于第二栅极开孔164远离隔离槽163的一侧，第二源极开孔170位于第二栅极开孔164和隔离槽163之间，且第二源极开孔170和第二栅极开孔164的距离远小于第二漏极开孔171和第二栅极开孔164的距离。
请参阅图35至图36所示，在本实施例中，在形成电极开孔后，在源极开孔和漏极开孔内磁控溅射Ti/Al/Ti/TiN多层金属，并进行源漏图形化剥离，并进行快速热退火。在第一源极开孔168内以及第一源极开孔168上方沉积金属形成第一源极1071，在第一漏极开孔169内以及第一漏极开孔169上方沉积金属形成第一漏极1081，在第二源极开孔170内以及第二源极开孔170上方沉积金属形成第二源极1072，在第二漏极开孔171内以及第二漏极开孔171上方沉积金属形成第二漏极1082。在形成源极和漏极后，例如采用反应离子刻蚀(RIE)掉第一栅极开孔165和第二栅极开孔164内的保护层167，并在第一栅极开孔165和第二栅极开孔164内磁控溅射TiN/Ti/Al多层金属，然后进行栅图形化剥离，形成第一栅极1091和第二栅极1092，进而形成第一器件和第二器件。在本实施例中，第一源极1071、第一栅极1091、第一漏极1081、第二源极1072、第二栅极1092和第二漏极1082均高出其所在的开孔，并向开孔两侧延伸，形成T形结构的电极。使用钝化层166和呈T形设置的电极可进一步提高增强型GaN HEMT器件的耐压，实现性能良好的半桥电路单片集成。
请参阅图37所示，在其他实施例中，为避免集成器件的衬底偏置效应，除在衬底内设置氧化物埋层外。本申请还可以提供一种具有超晶格缓冲层的外延结构，以避免集成器件的衬底偏置效应，且具有超晶格结构1013的缓冲层101能够降低导通电阻和抑制电流崩塌，以减少阻力，优化高质量缓冲层，增加击穿电压。
具体的，请参阅图37所示，在本实施例中，衬底100例如为硅衬底，缓冲层101设置在衬底100上，且缓冲层101包括氮化铝层1011，设置在氮化铝层1011上的氮化铝镓层1012，以及设置在氮化铝镓层1012上的超晶格结构1013。其中，氮化铝层1011的厚度例如为100-120nm，具体例如为110nm、115nm或120nm。氮化铝镓层1012设置在氮化铝层1011上，且氮化铝镓层1012的厚度例如为250-320nm，具体例如为300nm。超晶格结构1013设置在氮化铝镓层1012上，且超晶格结构1013例如为重复性层叠设置的氮化铝层和氮化镓层。超晶格结构1013的厚度例如为2400-2600nm，具体例如为2500nm。本实施例并不限制超晶格结构1013内氮化铝层和氮化镓层的厚度，可根据工艺，使得超晶格结构1013内的氮化铝层和氮化镓层厚度较小。在超晶格结构1013上，设置有沟道层102。在本实施例中，沟道层102例如为1.2-1.8um的氮化镓层，沟道层102的具体厚度例如为1.5um。在沟道层102上，设置有势垒层103，在本实施例中，势垒层103的厚度例如为20-30nm，具体例如为25nm。可本实施例提供的外延结构形成多个电极，以形成半导体器件。本实施例提供的外延结构使用本申请中所述半导体器件，该外延结构中的具有超晶格结构1013的缓冲层101，具有垂直隔离的效果，可优化半导体器件的性能。具有超晶格结构1013的缓冲层101即可以提高电压阻挡能力，垂直隔离也显著降低了衬底偏置效应。此外，在较高正极衬底偏置电压下垂直衬底泄漏电流被很好的抑制。
请参阅图1至图37所示的半导体器件，当在氮化镓沟道层上沉积氮化铝镓，形成势垒层时，可形成AlGaN/GaN异质结构。AlGaN/GaN异质结构的界面可产生高迁移率二维电子气体(2DEG)，用于制造有极低通态电阻的功率开关晶体管。在形成AlGaN/GaN异质结构后，可对AlGaN/GaN异质结构使用超临界CO2处理，以改善AlGaN/GaN异质结界面表现出较低的缺陷态密度和栅泄漏电流。
请参阅图40所示，在本实施例中，例如将气态的CO2以每平方英寸例如3000磅(psi)的压力从气瓶12输送到高压泵11，完成从气态到超临界流体的相变。将AlGaN/GaN异质结构置于反应腔10中，并向反应腔10内通入处于超临界状态的二氧化碳与H2O，并在例如150℃的条件下处理例如3小时。在反应过程中，因CO2活化能大、化学性质稳定的双键结构，在超临界CO2处理过程中不参与反应，主要通过补充悬挂键来修复缺陷，使得界面缺陷态密度降低。在本实施例中，H2O分解成H+和OH-，且在提供负偏压时，OH键断裂产生的H+。由于超临界CO2具有很强的溶解性和穿透性，反应生成的H+会通过超临界CO2进入样品当中。在超临界状态下，H+可补齐Ga空位。通过H+修复缺陷后，可修复AlGaN与GaN晶格不匹配导致的空位，进而修复AlGaN/GaN界面。进而改善AlGaN/GaN异质结界面处具有较低的缺陷态密度和栅泄漏电流的问题。
请参阅图19至图24所示的半导体器件，当在AlGaN/GaN异质结构上沉积氮化硅(SiNx)时，在沉积完氮化硅后，GaN和SiNx之间晶格不匹配，具有多个悬挂键以及多个N空位。导致栅极的电子和沟道中的二维电子气容易被界面态缺陷俘获，而处于栅极正下方的界面态缺陷会导致阈值电压不稳定，处于栅漏区域的界面态缺陷会耗尽沟道电子导致动态电阻增大。在本实施例中，可将设置有氮化硅层的AlGaN/GaN异质结构使用超临界CO2处理，以改善SiNx/GaN的界面缺陷。
请参阅图40所示，在本实施例中，例如将气态的CO2以每平方英寸例如3000磅(psi)的压力从气瓶12输送到高压泵11，完成从气态到超临界流体的相变。将设置有氮化硅层的AlGaN/GaN异质结构置于反应腔10中，并向反应腔10内通入处于超临界状态的二氧化碳与H2O，与反应腔10内的例如1g的Mg3N2混合，并在例如120℃下处理例如1小时。
请参阅图40所示，在本实施例中，在反应过程中，因CO2活化能大、化学性质稳定的双键结构，在超临界CO2处理过程中不参与反应。在本实施例中，Mg3N2和H2O进行如下反应：
Mg3N2+H2O→Mg(OH)2+NH3。
在请参阅图40所示，由于超临界CO2具有很强的溶解性和穿透性，反应生成的NH3会通过超临界CO2进入SiNx/GaN界面中，且当NH3分子溶解于超临界CO2时，超临界NH3与多余的悬挂键和N空位结合形成NH2 -。脱氨基化反应会发生在相邻的NH2 -之间，反应如下：
NH2 -+NH2 -+NH2 -→N3+3H2。
在超临界流体处理过程中，氨基化与脱氨基化反应在反应腔10内动态进行，最终会在SiNx/GaN界面及介质层内部形成完整的Si-N键和Ga-N键，并填充N空位，进而可改善SiNx/GaN界面的陷阱。通过超临界CO2处理，SiNx/GaN界面的陷阱数量减少，进而可避免栅极电子或者二维电子气被陷阱捕获造成的器件可靠性问题，可改善形成的半导体器件的质量。
请参阅图1至图40所示，本发明中提供的外延结构以及外延结构形成的半导体器件可应用于各种半导体结构、电子原件或电子装置中，例如开关元件、功率元件、射频元件、发光二极管、微型发光二极管、显示面板、手机、手表、笔记本电脑、投载式装置、充电装置、充电桩、虚拟现实(VR)装置、扩充现实(AR)装置、可携式电子装置、游戏机或其他电子装置。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括第一器件，且所述第一器件包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
第一氮化镓层，设置在所述势垒层上，且覆盖所述势垒层；
第二氮化镓层，设置在所述第一氮化镓层上；
第三氮化镓层，设置在所述第二氮化镓层上；
第一漏极，设置在所述第三氮化镓层上；
第一源极，设置在所述第三氮化镓层上，且所述第一源极和所述第一漏极之间形成凹部；以及
第一栅极，设置在所述势垒层上，且所述第一栅极覆盖所述凹部，以及所述第一源极和所述第一漏极靠近所述凹部的顶部；
其中，所述第二氮化镓层和所述第三氮化镓层位于所述源极和所述漏极与所述势垒层之间。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一氮化镓层为非故意掺杂的氮化镓层。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二氮化镓层为掺杂的P型氮化镓层，且掺杂浓度为1e19cm-3-2e19cm-3。
4.根据权利要求1所述的半导体器件，其特征在于，所述第三氮化镓层为重掺杂的P型氮化镓层且掺杂浓度为5e19cm-3-6e19cm-3。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括氧化层，所述氧化层设置在所述栅极和所述第一氮化镓层之间，且所述氧化层覆盖所述凹部，以及所述源极和所述漏极的底部。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极包括镍金属层，以及设置在镍金属层上的金金属层。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第二器件，且所述第二器件和所述第一器件通过隔离槽隔离，且所述隔离槽穿过所述多层氮化镓层和势垒层，并延伸至所述沟道层内。
8.根据权利要求7所述的半导体器件，其特征在于，所述第二器件包括：
台面结构，设置在所述势垒层上，且所述台面结构包括依次设置的所述第一氮化镓层、所述第二氮化镓层和所述第三氮化镓层；
第二源极，设置在所述沟道层上，且位于所述台面结构的一侧；
第二漏极，设置在所述沟道层上，且位于所述台面结构的另一侧；以及
第二栅极。设置在所述台面结构上。
9.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成沟道层；
在所述沟道层上形成势垒层；
在所述势垒层上依次形成第一氮化镓层、第二氮化镓层和第三氮化镓层；
蚀刻所述第三氮化镓层和所述第二氮化镓层，形成凹部；
在所述凹部两侧的所述第三氮化镓层上形成第一源极和第一漏极；以及
在所述凹部，以及所述第一源极和所述第一漏极靠近所述凹部的顶部形成第一栅极。
10.一种电子设备，其特征在于，包括权利要求1所述的半导体器件。
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