KR20140099684A - 전력 반도체 소자 - Google Patents
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Abstract
본 발명의 실시 예에 따른 전력 반도체 소자는 기판, 상기 기판 상에 배치되는 제1 반도체층 및 상기 제1 반도체층 상에 배치되는 제2 반도체층을 포함하는 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 드레인 전극을 둘러싸는 폐곡선 형상으로 배치되어 제1 폐영역을 형성하는 게이트 전극을 포함할 수 있다.
Description
실시예는 전력 반도체 소자에 관한 것이다.
일반적으로 Si 및 GaAs와 같은 반도체 재료는 저전력 및 저주파수(Si의 경우)에 적용하기 위한 전계 효과 트랜지스터(FET: Field Effect Transistor) 및 고전자 이동도 트랜지스터(HEMT: High Electron MobilityTransistor) 등의 반도체 소자에 광범위하게 사용된다.
하지만 Si는 전자 이동도가 낮아서 높은 소스 저항을 발생시켜 고성능 이득을 심각하게 저하시키며, GaAs는 Si보다 전자 이동도가 높고 소스 저항이 낮아서 더 높은 주파수에서 작동할 수 있으나, 밴드갭이 비교적 좁고 항복전압(breakdown voltage)이 낮아 GaAs계 HEMT는 고주파수에서 고출력을 제공할 수 없다.
따라서, 고전력, 고주파수 적용에 있어서 3족 원소의 질화물 즉, GaN계 화합물 반도체와 같은 넓은 밴드갭 반도체 재료에 관심을 가져왔다. GaN계 화합물 반도체는 기존의 다른 반도체 재료에 비하여 좀더 높은 항복전압과 전자포화속도를 갖고 있으며 열적/화학적으로 안정하기 때문에, 고출력, 고주파 특성이 요구되는 차세대 무선통신 및 위성 통신 시스템, 고온 및 내열성이 요구되는 엔진 제어시스템 등 기존의 반도체 재료로는 한계를 갖는 분야로 응용 범위가 확대되고 있다.
특히, GaN/AlxGa1-xN을 이용하는 HEMT는 앞에서 언급한 대로 높은 전자밀도(10^13/cm2 이상), 높은 항복전압, 넓은 밴드갭, 큰 전도대 오프셋(off-set), 높은 전자이동도(상온에서 1500cm2/Vs) 및 전자포화속도를 보인다.
고전자 이동도 트랜지스터(HEMT)에서는 상이한 밴드갭 에너지를 갖는 2개의 반도체 재료의 이종접합에 의하여, 2DEG(2차원 전자가스)층이 형성된다. 2DEG층은 드레인 전극과 소스 전극 사이의 전류통로(Channel)로서 이용되며, 이 전류통로를 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
이러한 트랜지스터는 드레인 전극의 누설전류로 인하여, 트랜지스터의 고출력 및 고주파 특성을 제한시키는 문제점이 있다.
한편, 한국 등록특허 10-0985470는 게이트 전극층을 서로 접촉되지 않는 단차 구조로 형성함으로써, 게이트 전극과 드레인 전극간에 발생하는 전계의 집중을 억제하는 트랜지스터를 개시하고 있다.
실시 예는 전력 반도체 소자의 게이트 전극이 드레인 전극을 둘러싸도록 형성하여, 드레인 전극의 누설전류를 방지할 수 있으며, 드레인 전극을 연결하는 드레인 전극패드와 게이트 전극이 수직적으로 중첩되지 않도록 하여, 전계를 완화시킬 수 있는 전력 반도체 소자를 제공한다.
본 발명의 실시 예에 따른 전력 반도체 소자는 기판, 상기 기판 상에 배치되는 제1 반도체층 및 상기 제1 반도체층 상에 배치되는 제2 반도체층을 포함하는 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;및 상기 드레인 전극을 둘러싸는 폐곡선 형상으로 배치되어 제1 폐영역을 형성하는 게이트 전극을 포함할 수 있다.
본 발명의 실시 예에 따른 이종 접합 전계 효과 전력 반도체 소자는 드레인 전극의 누설전류를 방지하고, 드레인 측 게이트 전극 가장자리의 전계를 완화시킬 수 있어, 절연 파괴 전압을 증가시킬 수 있다.
이에 따라, 고출력소자를 형성할 수 있다.
도 1a는 본 발명의 실시예에 따른 전력 반도체 소자의 평면을 도시한 평면도이고, 도 1b는 본 발명의 실시예에 따른 전력 반도체 소자의 단면을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 전력 반도체 소자의 평면을 도시한 평면도이다.
도 3a는 본 발명의 실시예에 따른 전력 반도체 소자의 평면을 도시한 평면도이고, 도 3b는 본 발명의 실시예에 따른 전력 반도체 소자의 단면을 도시한 단면도이다.
도 4은 본 발명의 실시예에 따른 전력 반도체 소자의 단도 1의 A부분을 설명하기 위해 참조되는 도이다.
도 5는 도 1a, 도 2, 도 4의 A부분을 확대한 도이다.
도 2는 본 발명의 실시예에 따른 전력 반도체 소자의 평면을 도시한 평면도이다.
도 3a는 본 발명의 실시예에 따른 전력 반도체 소자의 평면을 도시한 평면도이고, 도 3b는 본 발명의 실시예에 따른 전력 반도체 소자의 단면을 도시한 단면도이다.
도 4은 본 발명의 실시예에 따른 전력 반도체 소자의 단도 1의 A부분을 설명하기 위해 참조되는 도이다.
도 5는 도 1a, 도 2, 도 4의 A부분을 확대한 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1a는 실시예에 따른 전력 반도체 소자의 평면을 나타내는 평면도이고, 도 1b는 실시예에 따른 전력 반도체 소자의 단면을 나타내는 단면도이다.
도 1a 및 도 1b를 참조하면, 실시예에 따른 전력 반도체 소자(100)는 기판(110), 버퍼층(120), 제1 반도체층(131) 및 제2 반도체층(132), 소스 전극(141), 드레인 전극(143) 및 게이트 전극(142)을 포함할 수 있다.
기판(110)은 실시 예에 따라 반도체 물질로 형성될 수 있으며, 예를 들어, 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(?)옥사이드(Ga2O3), 사파이어(sapphire)와 같은 캐리어 웨이퍼로 구현될 수 있다.
또한, 기판(110)은 전도성 물질로 형성될 수 있으며, 실시예에 따라서 금속으로 형성될 수 있다. 예를 들어 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr)중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 위 물질 중 둘 이상의 물질을 적층하여 형성할 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다.
버퍼층(120)은 기판(110)과 제1 반도체층(131) 사이의 격자상수 차이를 줄이고 열팽창계수의 차이를 완화시키기 위해 기판(110)과 제1 반도체층(131) 사이에 배치될 수 있다. 버퍼층(120)은 기판(110)과 제1 반도체층(131) 사이의 격자상수를 줄여 결정 결함(defect)의 발생을 억제할 수 있으며, 제1 반도체층(131)의 결정성 저하를 방지할 수 있다. 버퍼층(120)은 기판(110)과 제1 반도체층(131) 사이의 격자상수가 크지 않은 경우에는 생략될 수 있다.
버퍼층(120)은 AlGaN, GaN, 또는 AlN 으로 형성될 수 있으나 이에 한정되지 않는다. 버퍼층(120)은 기판(110)과 제1 반도체층(131) 사이의 격자상수를 줄이기 위해서 조성이 위치에 따라서 변할 수 있다. 버퍼층(120)은 하나의 물질로 이루어질 수 있으나 이에 한정되지 않고, 위치에 따라서 조성이 변하며 격자상수가 점차적으로 바뀌며 형성될 수 있다.
버퍼층(120)의 두께는 1㎛ 내지 5㎛ 로 형성될 수 있다. 버퍼층(120)의 두께가 1㎛ 이하로 형성되는 경우 버퍼층(120)의 두께가 너무 얇아서 버퍼층(120)을 형성하기 어려울 수 있고, 버퍼층(120)의 두께가 5㎛ 이상으로 형성되는 경우 버퍼층(120)의 두께가 너무 두꺼워져서 기판(110)이 버퍼층(120)의 두께를 버티지 못할 수 있다.
기판(110)과 버퍼층(120) 사이에 소정의 시드층(seed layer; 미도시)이 배치될 수 있다. 시드층(미도시)는 버퍼층(120)의 성장을 위한 베이스층일 수 있다.
상기 버퍼층(120) 상에는 제1 반도체층(131) 및 제2 반도체층(132)이 순차적으로 배치될 수 있다. 또는 기판(110)과 격자상수의 차이가 크지 않은 경우 버퍼층(120)이 생략되어 기판(110) 상에 순차적으로 배치될 수도 있다.
제1 반도체층(131)은 GaN층 또는 InGaN층일 수 있으며, 제1 반도체층(131)은 불순물이 도핑되지 않은 반도체층일 수 있고, 불순물이 도핑된 반도체층일 수 있다.
또한, 제1 반도체층(131)은 에피텍셜 성장 방법으로 형성할 수 있으며, 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMGa), 암모니아(NH3)를 각각 Ga와 N의 소스로, 수소를 캐리어 가스로 이용하여 질화갈륨의 에피층을 성장시킬 수 있다.
한편, 제2 반도체층(132)은 제1 반도체층(131)과 분극율 또는 밴드갭 에너지가 다른 물질을 포함할 수 있으며, 제1 반도체층(131)보다 분극율 또는 밴드갭 에너지가 큰 물질을 포함할 수 있다.
예를 들어, 제2 반도체층(132)은 AlGaN층, AlInN층, AlGaInN층 또는 AlN층일 수 있다.
상기와 같이, 제2 반도체층(132)을 이루는 물질이 제1 반도체층(131)을 이루는 물질보다 큰 밴드갭 에너지를 가지는 경우, 제1 반도체층(131) 및 제2 반도체층(132)을 접합시키면, 밴드갭 에너지의 불연속성으로 인하여, 큰 밴드갭 에너지를 가지는 제2 반도체층(132)으로부터 작은 밴드갭 에너지를 가지는 제1 반도체층(131)으로 자유전자가 이동하게 된다.
이러한 전자가 이들 층 사이의 계면에 축적되어 2DEG층을 형성하게 되며, 소스 전극과 드레인 전극 사이에서 전류가 흐를 수 있도록 하는 채널로서 작용하게 된다.
상기와 같은 2DEG층은 제1 반도체층(131)과 제2 반도체층(132)의 계면 아래의 제1 반도체층(131) 부분에 형성될 수 있으며, 2DEG는 n형 채널로 사용될 수 있다. 또한, 2DEG층이 형성되는 경우 전자의 밀도가 높게 되고, 저항이 낮아서 전류가 잘 흐를 수 있다.
또한, 제2 반도체층(132)에 의해 제1 반도체층(131)에 2차 전자 가스 채널이 형성되므로, 제2 반도체층(132)은 자신보다 분극율이 작은(혹은 밴드갭 에너지가 작은) 제1 반도체층(131)에 2차 전자 가스층을 형성시키는 채널 공급층일 수 있다. 또한, 채널 공급층인 제2 반도체층(132)에 의해서 형성되는 2차 전자 가스 채널은 제1 반도체층(131)에 형성되므로, 제1 반도체층(131)은 채널 형성층일 수 있다.
한편, 제1 반도체층(131)이 GaxN(0≤x≤1)로 형성되고, 제2 반도체층(132)이 AlyGaxN (0≤x≤1, 0≤y≤1) 로 형성되는 경우, 제2 반도체층(132)은 제1 반도체층(131)과의 격자 상수 차이를 완화하기 위해서 제 1 반도체층(131)과 가까운 부분에서는 y 값이 0에 가까울 수 있고, 제1 반도체층(131)과 멀어질수록 y 값이 1까지 증가할 수 있다.
또한, 제1 반도체층(131)과 제2 반도체층(132)은 AlyGaxN (0=x=1, 0=y=1)로 형성되는 경우, 제1 반도체층(131)의 하부에서 제2 반도체층(132)의 상부로 가면서 x 값이 0에서 1로 점차적으로 변해가면서 격자상수의 차이를 줄일 수 있다.
한편, 도시하지는 않았지만, 제2 반도체층(132) 상에는 절연층(미도시)이 배치될 수 있다. 절연층(미도시)은 절연 물질로 형성될 수 있다. 절연층(미도시)은 Al2O3, SiOx, SixNy 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다. 절연층(미도시)은 전류가 흐르는 것을 막을 수 있는 물질로 형성될 수 있다.
제1 반도체층(131) 또는 제2 반도체층(132) 상에는 소스 전극(141) 및 드레인 전극(143)이 배치될 수 있다. 소스 전극(141) 및 드레인 전극(143)은 서로 이격되어 형성될 수 있다.
다시, 도 1a를 참조하면, 게이트 전극(142)은 드레인 전극(143)을 둘러싸는 폐곡선형상으로 배치되어, 제1 폐영역(151)을 형성할 수 있으며, 상기 제1 폐영역(151) 내부에는 드레인 전극(143)이 배치될 수 있다. 또한, 제1 폐영역(151) 외부에는 소스 전극()이 배치될 수 있다. 제1 폐영역()의 평면형상은 원형, 다각형 등 다양한 형태로 형성될 수 있다.
상기와 같이, 게이트 전극(142)이 드레인 전극(143)을 둘러싸도록 형성하면, 드레인 전극(143)과 소스 전극(141) 사이의 모든 채널을 제어할 수 있으며, 이에 따라 드레인 전극(143)에서 발생하는 누설전류를 방지할 수 있어, 절연파괴전압을 증가시킬 수 있다.
소스 전극(141) 및 드레인 전극(143)은 제1 반도체층(131) 또는 제2 반도체층(132)과 오믹 컨택(ohmic contact)을 형성할 수 있다. 소스 전극(141) 및 드레인 전극(143)은 Ti, Al, Ni, Au의 합금 등을 사용할 수 있다. 또한, 소스 전극(141) 및 드레인 전극(143)이 제1 반도체층(131) 또는 제2 반도체층(132)과 오믹 컨택을 형성하기 위하여, 별도의 오믹 컨택층(미도시)을 포함할 수 있다.
이러한 소스 전극(141) 및 드레인 전극(143)은, 예를 들면 전자 빔 증착기(e-beam evaporator)와 급속 열처리 공정(RTP: Rapid Thermal Process)으로 형성할 수 있다. 상기 급속 열처리 공정은 예를 들면, 질소 분위기에서 700℃로 30초 동안 실시할 수 있다.
게이트 전극(142)은 제2 반도체층(132)과 쇼트키 컨택(schottky contact)을 형성할 수 있다. 게이트 전극(142)은 제2 반도체층(132)과 쇼트키 컨택을 형성하는 물질(금속, 금속화합물 등)으로 형성될 수 있다. 또한, 게이트 전극(142)과 제2 반도체층(132)이 쇼트키 컨택을 형성하기 위하여, 별도의 쇼트키 컨택층(미도시)을 포함할 수 있다.
예를 들어, 게이트 전극(142)은 Ni, Pt, W, Pd, Cr, Cu, Au 등의 금속, 금속 실리사이트 및 이들의 합금 등을 포함할 수 있으며, 게이트 전극(142)의 두께는 1.5 내지 2um로 형성될 수 있다.
도 2는 실시예에 따른 전력 반도체 소자의 평면을 나타내는 평면도이다.
도 2를 참조하면, 게이트 전극(242)은 제1 폐영역(251) 및 제2 폐영역(252)을 형성하도록 배치될 수 있으며, 제1 폐영역(251) 및 제2 폐영역(252)은 서로 구별되는 영역이다.
이때, 제1 폐영역(251) 내부에는 드레인 전극(243)이 배치될 수 있으며, 제2 폐영역(252) 내부에는 소스 전극(241)이 배치될 수 있다. 또한, 제1 폐영역(251) 및 제2 폐영역(252)은 게이트 전극(242)을 기준으로 양측에 형성되는 영역일 수 있다.
드레인 전극(243)이 배치되는 제1 폐영역(251)의 폭(W1)이 소스 전극(241)이 배치되는 제2 폐영역(252)의 폭(W2)보다 클 수 있으며, 이에 따라, 게이트 전극(242) 및 드레인 전극(243) 사이의 거리가 게이트 전극(242) 및 소스 전극(241) 사이의 거리보다 클 수 있다. 이에 대해서는 도 5에서 자세히 후술하기로 한다.
도 3a는 실시예에 따른 전력 반도체 소자의 평면을 나타내는 평면도이고, 도 3b는 도 3a의 실시예에 따른 전력 반도체 소자의 단면을 나타내는 단면도이다.
도 3a를 참조하면, 드레인 전극(243)은 제1 드레인 전극(243a) 및 제2 드레인 전극(243b)을 포함할 수 있으며, 제1 드레인 전극(243a) 및 제2 드레인 전극(243b)을 전기적으로 연결하는 드레인 전극패드(253)를 더 포함할 수 있다. 드레인 전극패드(253)는 드레인 전극(243)과 동일한 물질로 형성될 수 있다.
이때, 도 3b를 참조하면, 드레인 전극패드(253)가 제1 드레인 전극(243a) 및 제2 드레인 전극(243b)을 전기적으로 연결하기 위해서는 제1 드레인 전극(243a) 및 제2 드레인 전극(243b) 사이에 배치된 게이트 전극(242)과 수직적으로 중첩될 수 있다.
도 4는 실시예에 따른 전력 반도체 소자의 평면을 나타내는 평면도이다.
도 4를 참조하면, 게이트 전극은 제1 폐영역(351)을 형성하도록 배치되고, 상기 제1 폐영역(351) 내에는 제1 드레인 전극(343a), 제2 드레인 전극(343b)을 포함하는 복수의 드레인 전극 및 드레인 전극패드(353)가 배치될 수 있다. 또한, 복수의 소스 전극(341)이 제2 폐영역(352)을 형성하도록 배치될 수 있으며, 게이트 전극(342)이 제2 폐영역(351) 내에 배치될 수 있다.
이때, 복수의 드레인 전극 및 복수의 소스 전극을 교대로 배치할 수 있으며, 게이트 전극(342)은 복수의 드레인 전극과 복수의 소스 전극 사이에 형성된 영역을 따라 지그재그로 배치될 수 있다.
상기와 같이 배치되는 경우, 드레인 전극패드(353) 및 게이트 전극(342)이 수직적으로 중첩되지 않을 수 있다. 따라서, 게이트 전극(342)에 고전압이 인가되는 경우, 드레인 전극패드(353) 및 게이트 전극(342) 사이에 집중되는 전계를 방지할 수 있다.
도 5는 앞에서 설명한 도 1a, 도 2 및 도 4의 A부분을 확대한 도이다.
도 5의 소스 전극(341)은 도 1a, 도 2 및 도 4의 소스 전극(141, 241, 341)을, 게이트 전극(342)은 도 1a, 도 2 및 도 4의 게이트 전극(142, 242, 342)을, 드레인 전극(343)은 도 1a, 도 2 및 도 4의 드레인 전극(143, 243, 343)을 나타낸다.
도 5를 참조하면, 게이트 전극(342)및 소스 전극(341) 사이의 거리는 드레인 전극(343) 및 게이트 전극(343) 사이의 거리보다 가깝게 배치될 수 있다.
이때, 게이트 전극(342) 및 드레인 전극(343) 사이의 거리(d2)는 5 내지 30um일 수 있다. 게이트 전극(342) 및 드레인 전극(343) 사이의 거리(d2)가 5um보다 작으면, 저항이 과도하게 감소하여, 절연파괴전압이 낮아지게 되고, 30um보다 크면, 전력 반도체 소자의 스위칭 효율이 감소할 수 있다. 따라서, 게이트 전극(342) 및 드레인 전극(343) 사이의 거리(d2)는 5 내지 30um일 수 있다.
또한, 게이트 전극(342) 및 소스 전극(341) 사이의 거리(d1)는 게이트 전극(342)과 소스 전극(341)의 쇼트(short)를 방지할 수 있을 정도로 형성되는 것이 바람직하며, 2um 내지 5um일 수 있다.
소스 전극(341), 게이트 전극(342) 및 드레인 전극(343)은 각각 일정한 폭으로 형성할 수 있으며, 게이트 전극(342)의 폭은 0.5 내지 3um일 수 있으며, 소스 전극(341) 및 드레인 전극(343)은 3um 내지 20um일 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
110: 기판 120: 버퍼층
131: 제 1 반도체층 132: 제 2 반도체층
141, 241, 341: 소스 전극 142, 242, 342: 게이트 전극
143, 243, 343: 드레인 전극
131: 제 1 반도체층 132: 제 2 반도체층
141, 241, 341: 소스 전극 142, 242, 342: 게이트 전극
143, 243, 343: 드레인 전극
Claims (11)
- 기판;
상기 기판 상에 배치되는 제1 반도체층 및 상기 제1 반도체층 상에 배치되는 제2 반도체층을 포함하는 반도체층;
상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;및
상기 드레인 전극을 둘러싸는 폐곡선 형상으로 배치되어 제1 폐영역을 형성하는 게이트 전극을 포함하는 전력 반도체 소자. - 제1항에 있어서,
상기 소스 전극은 상기 드레인 전극이 배치되지 않은 제1 폐영역의 외부에 배치되는 전력 반도체 소자. - 제1항에 있어서,
상기 게이트 전극은 상기 소스 전극을 둘러싸는 폐곡선 형상으로 배치되어, 제2 폐영역을 형성하고, 상기 제2 폐영역은 상기 제1 폐영역과 서로 다른 영역인 전력 반도체 소자. - 제1항에 있어서,
상기 드레인 전극은 제1 드레인 전극 및 제2 드레인 전극을 포함하고,
상기 제1 드레인 전극 및 제2 드레인 전극을 전기적으로 연결하는 드레인 전극패드를 더 포함하는 전력 반도체 소자. - 제4항에 있어서,
상기 드레인 전극패드는 상기 게이트 전극과 수직적으로 중첩되지 않는 전력 반도체 소자. - 제4항에 있어서,
상기 제1 드레인 전극 및 제2 드레인 전극은 상기 제1 폐영역 내부에 배치되는 전력 반도체 소자. - 제4항에 있어서,
상기 드레인 전극패드는 상기 제1 폐영역 내부에 배치된 전력 반도체 소자. - 제1항에 있어서,
상기 드레인 전극 및 소스 전극은 복수로 형성되고,
복수의 드레인 전극 및 복수의 소스 전극은 교대로 배치되며, 상기 게이트 전극은 상기 복수의 드레인 전극과 상기 복수의 소스 전극 사이에 형성된 영역을 따라 지그재그로 배치되는 전력 반도체 소자. - 제1항에 있어서,
상기 소스 전극은, 상기 게이트 전극을 둘러싸는 폐곡선 형상으로 배치되는 전력 반도체 소자. - 제1항에 있어서,
상기 소스 전극과 상기 게이트 전극 사이의 거리는 상기 드레인 전극과 상기 게이트 전극 사이의 거리보다 가까운 전력 반도체 소자. - 제1항에 있어서,
상기 소스 전극, 게이트 전극 및 드레인 전극은 폭이 일정한 전력 반도체 소자.
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|---|---|---|---|---|
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-
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