CN113990949A - 一种半导体器件及其应用与制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其应用与制造方法，所述半导体器件包括：衬底；沟道层，设置在所述衬底上；势垒层，设置在所述沟道层上；漏极，设置在所述势垒层上，且与所述沟道层接触；栅极，设置在所述势垒层上，且所述栅极环绕所述漏极设置；以及源极，设置在所述势垒层上，且与所述沟道层接触，所述源极位于所述栅极的外侧。通过本发明提供的一种半导体器件，可提高所述半导体器件的性能。

Description

一种半导体器件及其应用与制造方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其应用与制造方法。
背景技术
氮化镓作为宽禁带半导体具有高击穿电场，高电子饱和速度和迁移率的特点，因而氮化 镓基功率器件可用于新一代的高功率转换器的制备，目前的氮化镓基功率器件为横向的异质 结AlGaN/GaN高电子迁移率晶体管器件。而硅衬底具有大尺寸和低成本的优势，在氮化镓基 和沉底之间形成缓冲层，以改善衬底和氮化镓基之间的晶格失配和热膨胀系数失配，且对缓 冲层进行碳掺杂以抑制半导体器件横向穿通。但是因各不同材料半导体层界面之间具有缺陷， 易导致形成的半导体器件具有较高的泄漏电流和漏电压。
发明内容
本发明的目的在于提供一种半导体器件及其应用与制造方法，通过本发明提供的一种半 导体器件及其应用与制造方法，可避免半导体器件受高漏电压的破坏。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，其至少包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
漏极，设置在所述势垒层上，且与所述沟道层接触；
栅极，设置在所述势垒层上，且所述栅极环绕所述漏极设置；以及
源极，设置在所述势垒层上，且与所述沟道层接触，所述源极位于所述栅极的外侧。
可选的，所述栅极呈环状设置，且所述漏极位于环状栅极的中心。
可选的，所述栅极呈圆形环、矩形环或椭圆形环设置。
可选的，所述源极与所述栅极的距离，大于所述漏极与所述栅极的距离。
可选的，所述半导体器件还包括栅介质层，所述栅介质层设置在所述势垒层上，且位于 所述栅极和所述势垒层之间。
可选的，所述半导体器件还包括氮化镓层，且所述氮化镓层位于栅极和所述势垒层之间。
可选的，所述氮化镓层为P型氮化镓层。
本发明还提供一种半导体器件的制造方法，包括：
提供一衬底；
在所述衬底上形成沟道层；
在所述沟道层上形成势垒层；
在所述势垒层上形成源极、漏极和栅极；
其中，所述源极和所述漏极与所述沟道层接触，所述栅极环绕所述漏极设置，且所述源 极位于所述栅极的外侧。
可选的，在形成所述沟道层和所述势垒层后，所述半导体器件的制造方法还包括：
将所述半导体器件放置在反应腔内；以及
向反应腔内通入超临界CO2和H2O，并反应预设时间。
本发明还提供一种电子设备，包括上述所述的半导体器件
如上所述本发明提供的一种半导体器件及其应用与制造方法，环绕漏极的栅极将施加在 漏极上的高电压通道切断，从而消除了台面边缘和隔离区因高压引起的漏电流，可实现超低 泄漏电流和高开关漏极电流比，进而保护半导体器件避免受高漏电压的破坏。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通 技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图6为一种半导体器件的制造过程图。
图7至图10为沟道层中具有插入层的半导体器件制造过程图。
图11为沟道层中具有插入层的半导体器件结构示意图。
图12至图16为一种具有异形栅极的半导体器件制造过程图。
图17为另一中具有异形栅极的半导体器件结构示意图。
图18至图22为栅极环绕漏极的半导体器件制造过程图。
图23为图22的俯视图。
图24为一种栅极下方有氮化镓层的半导体器件结构示意图。
图25至图28为将氮化镓层制成钝化层的半导体器件制造过程图。
图29为一种栅极下方具有多层氮化镓层的半导体器件结构示意图。
图30至图36为漏极与氮化镓层连接的半导体器件制造过程图。
图37为图36的俯视图。
图38为清洗氮化镓外延的流程图。
图39为清洗蚀刻后的氮化镓外延的流程图。
图40为使用超临界气体处理AlGaN/GaN异质结构的装置图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描 述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明 中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例， 都属于本发明保护的范围。
请参阅图1至图37所示，本发明提供的半导体器件或单片集成的半导体器件，包括衬底 100，设置在衬底100上的外延结构，以及设置在外延结构上的源极107、漏极108和栅极109。 其中，外延结构包括氮化镓和氮化铝镓(GaN/AlGaN)形成的异质结构。且在本申请中，所 述半导体器件例如为半导体功率器件。
请参阅图1所示，在本发明一实施例中，衬底100可以为硅衬底，例如硅(Si)或碳化硅 (SiC)。在其他实施例中，衬底100也可以蓝宝石(Al2O3)、砷化镓(GaAs)、铝酸锂(LiAlO2)、 氮化镓(GaN)或其他半导体衬底材料。且在形成衬底100后，可通过化学气相沉积法或者金属 有机物化学气相沉积法在衬底100和外延结构之间形成缓冲层101，以改善衬底100和外延 结构之间的晶格匹配，且缓冲层101的材料例如为氮化镓、氮化铝镓或是氮化铝中的一种或 多种。且在本实施例中，缓冲层101例如为氮化铝缓冲层，且缓冲层101的厚度例如为1-4um， 具体例如为1um。
请参阅图1所示，在本发明一实施例中，外延结构包括设置在缓冲层101上的沟道层102， 以及设置在沟道层102上的势垒层103。沟道层102设置在缓冲层101上，例如可在缓冲层 101上生长3-6um的氮化镓，以形成沟道层102。在本实施例中，沟道层102的厚度例如为 4um。势垒层103形成于沟道层102上，且势垒层103例如为氮化铝镓层，且势垒层103的材料具体例如为Al0.23Ga0.77N。且势垒层103的厚度例如为20-30nm，具体地，例如为25nm。 在本实施例中，势垒层103上还设置有栅极开孔1041，以沉积栅极109。在本实施例中可通 过化学气相沉积法或者金属有机物化学气相沉积法制备沟道层102和势垒层103。
请参阅图1至图37所示，在本发明一实施例中，对于本发明提供的具有氮化镓/氮化铝 镓(GaN/AlGaN)的外延结构，以及该外延结构制成的半导体器件。在制成过程中，需要进 行多次清洗，以改善表面粗糙度以及外延缺陷，进而保证金属接触电阻稳定性以及GaN器件 的可靠性。首先，在形成氮化镓制成的沟道层102后，可进行对硅基的氮化镓外延片进行清 洗，且可使用去离子水对硅基的氮化镓外延片进行多次清洗，以去除附着在氮化镓表面的大 颗粒。具体例如可对氮化镓外延片进行例如两次的去离子水清洗。
请参阅图1至图38所示，在本发明一实施例中，在形成氮化铝镓势垒层103后，且在生 长例如氮化硅的栅介质层前，对势垒层103表面进行清洗，以消除AlGaN/SiNx表面的界面 缺陷。首先进行RCA清洗，具体例如执行步骤S10-S15，可先使用例如2％的氢氟酸(HF)清洗例如100s，再使用超纯水清洗例如600s，之后使用第一溶液SC1清洗600s。其中第一溶液SC1例如由水(H2O)、双氧水(H2O2)和氨水(NH4OH)按一定比例混合而成，且第一 溶液中各成分比例例如为H2O：H2O2：NH4OH＝5：1：1。在第一溶液SC1清洗后，再使用超 纯水清洗例如600s，之后使用第二溶液SC2清洗例如600s。其中第二溶液SC2例如为溶液 由水(H2O)、双氧水(H2O2)和盐酸(HCl)按一定比例混合而成，且第二溶液SC2中各 成分比例例如为H2O：H2O2：HCl＝6：1：1。通过第一溶SC1液和第二溶液SC2可去除表面 离子和有机物沾污，改善外延结构表面的粗糙度。且在使用第二溶液SC2清洗后，可再使用 超纯水清洗例如600s。在进行RCA清洗后，例如执行步骤S16-S18，使用例如2％的氢氟酸 (HF)清洗例如100s，再使用超纯水清洗例如600s，并进行甩干。再次使用氢氟酸(HF) 溶液清洗，可确保氮化镓外延表面不会因双氧水(H2O2)溶液残留氧化物。
请参阅图1至图39所示，在本发明一实施例中，在本实施例中，在对沟道层102和势垒 层103进行蚀刻之后，例如在形成栅极开孔、源极开孔或漏极开孔后，可对蚀刻区域进行清 洗。具体如图39中步骤S20至步骤S25所示，例如可首先使用异丙醇(IPA)清洗例如600s，再使用超纯水清洗例如600s。之后可使用丙醇(ACE)清洗例如600s，再使用超纯水清洗例如600s。最后使用2％的氢氟酸(HF)清洗例如100s，再使用超纯水清洗例如600s，并进行 甩干。
请参阅图2至图3所示，在本发明一实施例中，半导体器件中还可以设置有栅介质层， 可降低阈值电压滞后现象。具体的，在本实施例中，栅介质层包括在势垒层103上设置的钝 化层105和氧化层106，且钝化层105例如为设置在势垒层103上的氮化铝层。在本实施例 中，钝化层105例如使用等离子体增强原子层沉积(Plasma enhanced atomic layerdeposition， PEALD)的方式沉积形成。氧化层106例如为设置在氮化铝层上的氧化铝层，且例如使用原子 层沉积(Atomic layer deposition，ALD)的方式沉积形成，且钝化层105和氧化层106覆盖势垒 层103以及势垒层103上的栅极开孔1041。其中，钝化层105的厚度例如为1-5nm，具体例 如可为2nm。氧化层106的厚度例如为5-10nm，具体例如为8nm。且在氧化层106形成后， 对钝化层105和氧化层106在N2环境，以及温度例如为300-500℃条件退火，以提高栅介质 层的质量。
请参阅图2至图6所示，因钝化层105的AlN材料具有较高的禁带宽度和较高的热传导 效率，可以提高栅介质对泄漏电流的阻挡能力以及与氮化镓之间的界面质量。当禁带宽度和 导带偏移量较大时，可以抑制电子通过介质层，降低栅泄漏情况。因氮化铝和氮化镓有良好 的晶格匹配和热传导特性，钝化层105中的氮化铝与氮化镓直接接触，可提高界面质量。同 时，在本实施例中，氮化铝和氧化铝作为栅绝缘介质，使用PEALD制成的氮化铝层可减少 氧化层106与氮化镓之间的界面缺陷，降低栅极109泄漏电流并且提高栅极109的稳定性与 可靠性，使半导体器件具有较低的阈值电压滞后现象。可避免在较大的正向栅压下，由于氧 化层106和势垒层103界面存在深能级陷阱俘获沟道电子，造成阈值电压滞后的现象，进而 提高阈值电压的稳定性。
请参阅图1、图5至图6所示，在形成钝化层105和氧化层106后，分别形成源极107、栅极109和漏极108。源极107和漏极108位于栅极开孔1041两侧，且与势垒层103接触。 栅极109位于接口内，且与氧化层106接触。在本实施例中，可蚀刻钝化层105和氧化层106 的两侧至势垒层103，并在钝化层105和氧化层106两侧的势垒层103上分别沉积金属 Ti/Al/Ni/Au，形成源极107和漏极108。其中，Ti/Al/Ni/Au在本申请中表示，栅极103包括 钛金属层，设置在钛金属层上的铝金属层，设置在铝金属层上的镍金属层，以及设置在镍金 属层上的金金属层。且后续相同写法与本实施例中释义相同，在后续不多做赘述。在形成源 极107和漏极108后，可在氮气(N2)环境，以及温度例如为750-850℃条件退火，以提高 源极107和漏极108的质量。在本实施例中，如图5所示，源极107与漏极108可与氧化层 106等高。也可如图6所示，源极107与漏极108高于氧化层106。在形成源极107和漏极 108后，在栅极开孔1041内的氧化层106上以及栅极开孔1041两侧的氧化层106上沉积金 属Ni/Au，形成栅极109，且栅极109的截面可以呈对称的“T”形。在本实施例中，源极107 与栅极109的距离例如为2-3um，具体例如为2.5um。栅极109与漏极108的距离例如为 14-15um，具体例如为14.5um。栅极109的宽度例如为3-4um，具体例如为3um。源极107 和漏极108可以与栅介质层等高，也可以高栅介质层，且与栅极109等高。因本实施例中的 栅极109底部的势垒层103被完全蚀刻，阈值电压对蚀刻深度不在敏感，因器件接近关断时， 氮化镓内部的电场很弱，可进一步降低阈值电压滞后现象。
请参阅图7至图11所示，在本发明另一实施例中，还可在沟道层102内设置插入层113， 将沟道层102区分为多层沟道层，以形成多个二维电子气沟道。在本实施例中，例如设置有 一个插入层113，以及两个沟道层。具体的，请参阅图10所示，例如可在硅衬底100上采用 气相外延生长技术(MOCVD)沉积3-6um的氮化镓，形成第一沟道层1021，且第一沟道层1021的厚度具体例如为4um。在形成第一沟道层1021后，在第一沟道层1021上沉积1-2nm 的氮化铝，以形成插入层113，且插入层113的厚度具体例如为1.5nm。在形成插入层113后， 在插入层113上沉积5-7nm的氮化镓层，形成第二沟道层1022，且第二沟道层1022的厚度 具体例如为6nm。在形成第二沟道层1022后，可在第二沟道层1022上方沉积15-20nm的氮 化铝镓，以形成势垒层103，且势垒层103的厚度具体例如为17nm。在本申请中，在形成势 垒层103后，可对势垒层103表面采用氨气(NH3)进行处理，使得氨气中的N原子与势垒 层103表面的空位结合，减少势垒层103表面的缺陷。且本实施了中的栅介质层包括高温处 理的氧化层106，氧化层106和势垒层103之间具有较好的界面。避免在蚀刻栅极开孔1041 形成凹栅时，蚀刻损伤导致的电流崩塌效应。
请参阅图7至图10所示，在形成势垒层103后，蚀刻势垒层103、插入层113以及预设厚度的第二沟道层1022，形成栅极开孔1041。在本实施例中，形成栅极开孔1041时，凹栅 的刻蚀深度例如为20-25nm，具体例如为23nm，即移除1-1.5nm的第二沟道层1022，以保证 在形成栅极开孔1041时，栅极开孔1041下方的势垒层103被完全蚀刻。在形成栅极开孔1041后，可在栅极开孔1041以及势垒层103上使用原子层沉积(ALD)的方式沉积一层氧化铝作为氧化层106，氧化层106作为栅介质层。且在形成氧化层106后，可对氧化层106在500℃，且充满氧气(O2)环境中进行退火处理，以提高氧化层106的质量。对于ALD制备的Al2O3介质材料，因Al2O3/GaN之间能带差较大，能有效降低栅极泄漏电流，进行栅极退火，可以 提高氧化层质量。
请参阅图8至图10所示，在本实施例中，在形成氧化层106后，蚀刻氧化层106和势垒 层103的两端至第二沟道层1022，并在氧化层106和势垒层103的两端沉积金属Ti/Al/Ni/Au， 以形成源极107和漏极108。并在栅极开孔1041内，以及栅极开孔1041上方沉积金属Ni/Au， 形成栅极109，且栅极109向栅极开孔1041的两侧延伸。
请参阅图7至图10所示，在本实施例中，在第一沟道层1021和插入层113的连接处，且位于第一沟道层1021内，形成第一二维电子气沟道114。在第二沟道层1022和势垒层103的连接处，且位于第二沟道层1022内，形成第二二维电子气沟道115。且本实施例中栅极109延伸至第二二维电子气沟道115处，且位于第一二维电子气沟道114上方，第一二维电子气沟道114完全未被蚀刻，可保持较高的迁移率，进而形成的半导体器件具有较高的击穿电压。 具体的，击穿电压例如可达到700V。且在本实施例中，第一二维电子气沟道114与第二沟道 层1022和势垒层103形成的异质结构相距5-7nm纳米，具体例如为6nm。相对于双沟道器件 中的沟道距离更近。因而第一二维电子气沟道114的迁移率大，因此导通电阻更低，漏极108 导通电流大，使得半导体器件具有稳定的亚阈值摆幅。
请参阅图10所示，在本实施例中，源极107和漏极108与第二沟道层1022接触，当栅极109的电压为0时，插入层113较薄，不足以产生第二二维电子气沟道115，且因为第一 沟道层1021的抬高作用，拉高了势阱深度，不足以产生第一二维电子气沟道114，此时两个 二维电子气沟道都关闭。当栅极109电压增大，势垒降低，两个二维电子气沟道打开。
请参阅图11所示，在另一实施例中，插入层包括设置在第一沟道层1021和第二沟道层 1022之间的第一插入层1131，以及设置在第二沟道层1022和势垒层103之间的第二插入层 1132。且第二插入层1132的厚度与第一插入层1131的厚度相同，具体例如为1.5nm。在势 垒层103和氧化层106之间还设置有盖帽层116、保护层117以及钝化层105。具体的，在形成势垒层103后，在势垒层103上沉积2-5nm的氮化镓，形成盖帽层116，且盖帽层116的 厚度具体例如为3nm。在本实施例中，在形成盖帽层116后，在盖帽层116上沉积一层氮化 铝或氮化硅作为保护层117。本实施例并不限制保护层117的厚度，保护层117的厚度例如可 以为10-1000nm。在形成保护层117后，蚀刻保护层117、盖帽层116、势垒层103、第二插 入层1132以及预设厚度的第二沟道层1022，形成栅极开孔。在本实施例中，形成栅极开孔 时，例如移除1-1.5nm的第二沟道层1022，以保证在形成栅极开孔时，栅极开孔下方的势垒 层103被完全蚀刻。在形成栅极开孔后，可在保护层117以及开口内依次沉积一层氮化铝作 为钝化层105，一层氧化铝作为氧化层106。在本实施例中，钝化层105和氧化层106作为栅 介质层，且钝化层105可进一步抑制氮化镓和氧化铝之间的界面缺陷，在形成氧化层106后， 可对氧化层106进行退火，以提高氧化层106的质量。
请参阅图11所示，在本实施例中，在形成栅介质层后，蚀刻栅介质层和保护层117的两 端至盖帽层116，并在栅介质层和保护层117的两端沉积金属，以形成源极107和漏极108。 并在栅极开孔1041内，以及栅极开孔1041沉积金属，形成栅极109，且栅极109向栅极开 孔1041的两侧延伸。在本实施例中，在第一沟道层1021和插入层113的连接处，且位于第一沟道层1021内，形成第一二维电子气沟道114。在第二沟道层1022和第二插入层1132的连接处，且位于第二沟道层1022内，形成第二二维电子气沟道115。且本实施例中栅极109延伸至第二二维电子气沟道115处，且位于第一二维电子气沟道114上方，第一二维电子气沟道114完全未被蚀刻，可保持较高的迁移率，进而形成的半导体器件具有较高的击穿电压。
请参阅图12至图17所示，在本发明一实施例中，可通过栅极109的结构，减少因栅极 109泄漏电流引起的功率损。在本实施例中，衬底100为硅衬底，且厚度为100-200nm，例如 为150nm。在衬底100上设置有缓冲层101，具体例如可以采用金属有机化合物化学气相沉 淀(MOCVD)的方法在衬底100上形成2-4um的氮化镓或是氮化铝，以形成缓冲层101，且缓冲层101的厚度具体例如为2.8um。
请参阅图12所示，在本实施例中，在缓冲层101上设置有外延结构，例如包括依次设置 的沟道层102和势垒层103，且沟道层102例如为120-170nm的氮化镓，沟道层102的厚度 具体例如为150nm。势垒层103例如为氮化铝嫁，且例如为20-30nm的AL0.21GA0.79N，势垒层103的具体厚度例如为25nm。
请参阅图12所示，在本实施例中，在形成外延结构后，可在势垒层103上形成栅介质层 110，且在本实施例中，具体例如可使用低压化学气相沉积的方法，在势垒层103上沉积 25-35nm的氮化硅(Si3N4)，以形成栅介质层110，且栅介质层110的厚度具体例如为30nm。在形成栅介质层110后，可在栅介质层110上形成保护层111。具体例如可使用等离子体增强化学气相沉积的方法，在栅介质层110上沉积厚180-220nm的正硅酸乙酯(TEOS)，以形成 保护层111，且保护层111的厚度具体例如为200nm。
请参阅图12至图16所示，在本实施例中，所述半导体器件设置有异形的栅极109，可 降低栅边缘处的电场强度。具体的，在形成保护层111后，在外延结构上形成栅极开孔，并 在栅极开孔内沉积金属，以形成栅极109。且在本实施例中，栅极开孔包括第一区域1042和 第二区域1043。例如首先在外延层的中间区域，从保护层111向着衬底100一侧蚀刻，在蚀 刻区域移除保护层111和栅介质层110，形成第一区域1042。第一区域1042的底部与势垒层 103接触，且在形成第一区域1042时，可蚀刻掉部分势垒层103。在形成第一区域1042后，在第一区域1042内以及保护层111上同时沉积25-35nm的氮化硅(Si3N4)，以形成钝化层112。钝化层112的厚度具体例如为35nm，且位于第一区域1042中的钝化层112与栅介质层110连接，以隔离部分栅极109和势垒层103，对栅电子的隧穿起阻挡作用。在形成钝化层112后，沿着第一区域1042的一侧壁向着衬底100一侧蚀刻，并蚀刻掉蚀刻区域的势垒层103， 以形成第二区域1043。第二区域1043的底部与沟道层102接触。其中，第二区域1043位于 第一区域1042的一侧，且第二区域1043的宽度为第一区域1042宽度的1/3-2/3，具体第二区 域1043的宽度为第一区域1042宽度例如1/2。第一区域1042在蚀刻时具体可采用SF6蚀刻， 第二区域1043在蚀刻时可采用六氟化硫(SF6)和氯化硼(BCl3)蚀刻。
请参阅图13至图15所示，在本实施例中，在形成栅极开孔后，可使用等离子对被蚀刻 的势垒层103表面进行清理，减少蚀刻损伤。在形成栅极开孔后，在栅极开孔内的第一区域 1042和第二区域1043中沉积金属，以形成阶梯形的栅极109。在本实施例中，第一区域1042 内的金属与势垒层103、沟道层102形成肖特基接触。第二区域1043中的金属相当于场板结 构，能够提高器件的击穿电压。因而阶梯形的栅极109可有效的阻止了电子的隧穿，并且重 新分配了肖特基接触边缘的电场，使得栅极109泄漏电流要小于传统结构器件，因此可以减 少因栅极109泄漏电流引起的功率损耗。
请参阅图15至图16所示，在本实施例中，在栅极109的两侧，蚀刻钝化层112、保护层111、栅介质层110以及势垒层103至沟道层102，并在沟道层102上分别沉积金属 Ti/Al/Ni/Au，形成源极107和漏极108。在本实施例中，栅极109凸出的部分靠近漏极108 一侧。避免在相同的偏压下，栅极109边缘靠近漏侧一边的电场强度远远大于栅极109下方 电场强度，因此由于电场分布不均匀，导致器件容易在较小的漏压下被击穿。且在栅极109 边缘处较大的电场使得电子从栅极109横向注入势垒层103表面态，俘获的电子可在高场下 从一个表面态跳跃到另一个表面态，产生表面横向泄漏电流。本实施例中阶梯形的栅极109， 可较低栅极109边缘处的电场强度，使得内部电场分部均匀，防止栅极109泄漏电流的产生，从而更大限度的提高击穿电压。
请参阅图17所示，在本发明另一实施例中，异形的栅极109包括设置在栅极开孔内的第 一分部109a和设置在开口上的第二分部109b，可同时获得低通电阻以及极高的击穿电压。 在本实施例中，外延结构包括设置在衬底100上沟道层102以及设置在沟道层102上的势垒 层103，且沟道层102例如为氮化镓，势垒层103例如为氮化铝镓层。在势垒层103上设置 有开口，例如可以使用氯化硼(BCl3)或氯气(Cl2)对势垒层103进行等离子体蚀刻，以形 成开口，并在开口内沉积金属形成凹栅，且凹栅下的势垒层103被全部蚀刻。在本实施中， 势垒层103上还设置有氧化层106作为栅介质层，且氧化层106覆盖开口，氧化层106具体 例如为氧化铝层。在形成栅极109时，可蚀刻氧化层106和势垒层103两侧至沟道层102，也可蚀刻部分厚度的沟道层102，并在沟道层102上沉积金属，形成源极107和漏极108。在开口上的氧化层106上以及开口两侧的氧化层106上沉积金属，形成栅极109，源极107和 漏极108位于栅极109的两侧。
请参阅图17所示，在本发明一实施例中，栅极109包括设置在开口内的第一分部109a 以及设置在开口上的第二分部109b。第一分部109a位于开口内，形成凹栅，且第一分部109a 的长度例如为90-100nm，具体例如为95nm。因第一分部109a所在的开口已经蚀刻至沟道层 102，可形成类似增强型金属-氧化物半导体场效应晶体管(MOSFET)的结构，且刻蚀区下 方具有较低的电子迁移率，获得较低的导通电阻。第二分部109b设置在开口上，并在氧化层 106上延伸，且第二分部109b的长度例如为0.8-1.2um，具体例如为1um。在本实施例中，第 二分部109b的长度D2远超过第一分部109a的长度D1，且第二分部109b的长度D2与第一 分部109a的长度D1之比接近10:1，具体范围例如为9:1-12:1。形成类似耗尽型高电子迁移 率晶体管(HEMT)的结构。因第一分部109a和第二分部109b的设置，可同时获低通电阻和较大击穿电压。在半导体器件工作时，可以利用第一分部109a控制阈值电压，利用第二分部109b控制漏极108较大电压。且第二分部109b关于第一分部109a非对称设置，向着漏极108的延伸长度大于向着源极107的延伸长度。当器件关断时，靠近漏极108一侧的第二分部109b聚集电场，从而屏蔽了第一分部109a边缘的电场。避免栅极109泄露电流过大，导 致的阈值电压可控性差。
请参阅图17所示，在本实施例中，通过设置栅极109中第一分部109a的长度D1设置， 可使得栅极109具有较小的导通电阻，通过第二分部109b的长度D2设置，可控制漏极108 电压，且在本实施例中，第二分部109b与沟道距离仅包括氧化层106和势垒层103，可进一 步提高栅极109的控制能力。通过异形栅极109的设置，可避免沟道周围势的阻挡力低，造 成的漏极108电流泄露。以及凹栅蚀刻时，蚀刻损伤导致的栅极109泄露电流大以及阈值电 压可控性差。
请参阅图18至图23所示，在本发明另一实施例中，还提供一种具有环形栅极的半导体 器件，可抑制泄露电流。在本实施例中，例如在硅衬底100上沉积氮化铝作为缓冲层101， 并在缓冲层101上沉积氮化镓层作为沟道层102，在沟道层102上沉积氮化铝镓形成势垒层 103。其中，势垒层103的材料具体例如为Al0.25Ga0.75N。在形成GaN/AlGaN异质结构之后， 在势垒层103上沉积厚度例如为25-35nm的氮化硅(Si3N4)作为栅介质层110，氮化硅层的 具体厚度例如为30nm。且氮化硅可同时作为表面钝化层。在栅介质层110形成后，在栅介质 的外侧，使用氯气(Cl2)/氯化硼(BCl3)等离子向衬底100一侧蚀刻，形成隔离槽118。且蚀刻掉栅介质层110和势垒层103，至沟道层102表面，也可蚀刻掉部分厚度的沟道层102，以保证势垒层103包完全蚀刻。使得位于蚀刻中间的栅介质层110和势垒层103形成台面结构。
请参阅图20所示，在本实施例中，在形成台面结构后，在台面结构以及隔离槽118上形 成钝化层119，钝化层119覆盖在栅介质层110表面，并填充部分隔离槽118，可以用于平坦 化。具体例如可以采用等离子体增强化学气相沉积(PECVD)的方法沉积一层400-600nm的二 氧化硅(SiO2)，以形成钝化层119。其中，钝化层119的厚度具体例如为500nm。
请参阅图20至图23所示，在本实施例中，形成钝化层119后，在钝化层119上形成源极开孔、漏极开孔以及栅极开孔。其中，源极开孔用于沉积金属形成源极107，漏极开孔用于沉积金属形成漏极108，栅极开孔用于沉积金属形成源极107。在本实施例中，源极开孔位于钝化层119的一侧，且靠近隔离槽118。漏极开孔位于钝化层119的另一侧，且靠近钝化层119的中心区域，以保证形成环形的栅极109。栅极开孔环绕漏极开孔设置，且与隔离槽118具有预设距离。且源极开孔与漏极开孔蚀刻至沟道层102，且与沟道层102接触，栅极开孔蚀刻至栅介质层110，且与栅介质层110接触。
请参阅图20至图23所示，在本实施例中，在形成源极开孔和漏极开孔后，在源极开孔 内沉积金属Ti/Al/Ti/TiN形成源极107，在漏极开孔内沉积金属Ti/Al/Ti/TiN形成漏极108。 在形成源极107和漏极108后，蚀刻形成栅极开孔，并在栅极开孔内沉积金属TiN形成栅极 109，且具体可采用物理气象沉积(PVD)的方式沉积多个电极。源极107设置在栅极109的一 侧，栅极109环绕漏极108设置。环绕漏极108的栅极109通道可以抑制泄漏电流，因为未 设置有包围环形栅极109的漏电流包括栅极109至源极107的漏电流、台面边缘至源极107 的漏电流以及被栅极109环绕区域至源极107的漏电流。而设置有环绕漏极108的栅极109 后，施加在漏极108上的高电压可以被栅极109通道切断，因此，栅极109外侧的台面边缘 和被栅极109环绕的区域都可以免受漏极108的高电压破坏，从而消除了台面边缘和隔离区 因高压引起的漏电流，可实现超低泄漏电流和高开/关漏极108电流比，进而保护半导体器件 避免受高漏电压的破坏。
请参阅图23所示，在本实施例中，源极107和漏极108呈矩形设置，栅极109呈矩形环 设置。源极107与栅极109具有第一距离L1。在漏极108相对的两侧，栅极109与漏极108的距离相等。在源极107与漏极108的连线方向上，栅极109与漏极108例如具有第二距离L2，在垂直于源极107与漏极108的连线方向上，栅极109与漏极108例如具有第三距离L3。在本实施例中，第一距离L1大于第二距离L2和第三距离L3，且第二距离L2等于第三距 离L3。可平衡栅极109与漏极108之间的电压，保证形成半导体器件的质量。在其他实施例 中，源极107和漏极108呈圆形设置，栅极109呈圆形环设置。或者源极107与漏极108呈 椭圆形设置，栅极109呈椭圆环设置。本发明并不限定源极107、漏极108和栅极109的具 体形状，只要漏极108以及设置在漏极108外的栅极109形状对应即可。
请参阅图24所示，在本发明另一实施例中，可通过改变栅极的材料，改善栅极漏电流。 在本实施例中，可使用较高肖特基势垒的金属栅极与p-GaN界面，降低器件的栅极漏电流。
在本实施例中，缓冲层101设置在衬底100上，外延结构包括设置在缓冲层101上的沟道层 102，以及设置在沟道层102上的势垒层103。且在本实施例中，沟道层102使用氮化镓制成， 且沟道层102厚度例如为1.0-1.1um，具体例如为1.0um。势垒层103的材料具体为Al0.26Ga0.74N，且势垒层103的厚度例如为10-15nm，具体例如为10nm。
请参阅图24所示，在本实施例中，在势垒层上形成一层氮化镓层127，且为P型氮化镓 层。P型氮化镓层的厚度例如为40-60nm，具体例如为50nm。在形成P型氮化镓层后，对P型氮化镓层进行蚀刻，使得氮化镓层127仅覆盖形成栅极的位置。设置在栅极109下的P型氮化镓层127可以耗尽沟道电荷，使得器件在初始状态处于关断状态。空穴从P-GaN注入到异质结中，可以提高沟道的电子浓度。且在栅极109下设置P-GaN结构，可以在较高的栅压下实现了较低的栅极泄漏电流。氮化镓层127可以提高沟道的电势，将栅极下方的电子耗尽， 在栅压为0V时，沟道下方的电子被完全耗尽，当栅极电压到达PN结的内建电势后，空穴从 P型氮化镓层注入到沟道层，但是沟道的电子被异质结的势垒阻挡，不能到达栅极，空穴在 沟道区聚集吸引大量电子的进行中和，积累的电子在较高的漏压条件下具有很高的迁移率， 但是注入的空穴的迁移率比电子低2个数量级，因此只能聚集在栅电极下方，进而在保证较 低的栅极电流和较大的漏极电流。
请参阅图24所示，在本实施例中，在形成氮化镓层127后，在外延结构的两侧，分别设 置有与沟道层102接触的源极107和漏极108，且源极107和漏极108的材料为Ti/Al/Ni/Au。 且形成源极107和漏极108后，可对源极107和漏极108进行高温退火，以改善源极107和漏极108的质量。在形成源极107和漏极108后，在氮化镓层127上沉积金属Ti/Al，形成 栅极109。且栅极109中的Ti金属层的厚度例如为25-35nm，具体例如为30nm。Al金属层 的厚度例如为165-175nm，具体例如为170nm。Ti/Al接触的肖特基势垒高度为2.08eV，较 高的金属/p-GaN肖特基势垒高度有利于减小栅极漏电流，并使阈值电压向正向偏移，具有正 阈值电压的HEMT器件可以将安全操作与驱动电路相结合。
请参阅图24所示，在其他实施例中，栅极例如可以包括Au/TiN金属层，且TiN薄膜的 厚度例如小于10nm。且TiN薄膜是由基于TiN和氮化物高温退火而形成的，且热退火条件小于例如700℃，以避免TiN分解或形成氮空位。氧杂质和氮空位属于N型掺杂，通过隧穿 效应增强了通过势垒的泄漏电流。热退火过程可以降低氧杂质和氮空位，并且触发AlGaN层内部的应力调制。随着TiN/AlGaN界面应变的减小，在AlGaN势垒中产生了一个应变梯度，导致在AlGaN势垒表面出现伪P型掺杂。从而显著降低泄漏电流。与其他常用的栅极金属如Au、Pt或Ni不同，即使在热退火后，TiN也不会向AlGaN势垒层扩散。要使得在AlGaN层 中形成伪P型层，需要降低TiN/AlGaN界面处的应变，因此TiN层在热退火后需要有较高的 压缩应变以部分补偿TiN/AlGaN界面上的AlGaN阻挡层的拉伸应变。进而实现了一种简单 TiN栅金属制备工艺，以提高栅极可靠性。较薄的TiN薄膜在经过热退火后，能观察到 TiN/AlGaN界面附近的AlGaN层中的拉伸应力降低。使得AlGaN势垒表面形成伪P型层(类 似二极管)，从而显著降低栅极漏电流。这种制造工艺保留了AlGaN势垒的较大的带隙，是 提高栅极击穿电压的有效方法。
请参阅图25至图28所示，在本发明另一实施例中，可采用氢等离子体制备P型氮化镓 栅极，可以显著抑制电流崩塌效应并减少表面漏电。在本实施例中，衬底100例如为硅衬底， 缓冲层101设置在衬底100上，且例如采用掺杂由碳的氮化镓制成。且缓冲层101的厚度例 如为4-5um，具体例如为4.8um。沟道层102设置在缓冲层101上，例如为厚度140-160nm的非掺杂氮化镓层，且沟道层102的厚度具体例如为150nm。势垒层103设置在沟道层102上，且例如为厚度15-20nm的非掺杂氮化铝镓层，且势垒层103的厚度具体例如为18nm。氮化镓层127设置在势垒层103上，且氮化镓层127例如为厚度60-80nm的P型氮化镓层。氮 化镓层127中例如掺杂有Mg离子，且掺杂浓度例如为2×109cm-3-3×109cm-3。
请参阅图26至图27所示，在本实施例中，在形成氮化镓层127后，在氮化镓层127的两侧分别形成源极开孔1044和漏极开孔1045，并在开口内沉积金属Ti/Al/Ni/Au，以形成源极107和漏极108。其中，形成开孔时，可蚀刻掉氮化镓层127和预设厚度的势垒层103。在 形成源极107和漏极108后，将半导体器件在例如800-900℃，且充满N2的环境中快速热处 理例如30-50s，且温度具体可以为例如850℃，快速热处理的具体时间可以为例如30s，可形成良好的欧姆接触。在形成源极107和漏极108后，在氮化镓层127上蒸镀金属Ni/Au，以 形成栅极109。其中，栅极109靠近源极107设置。
请参阅图28所示，在本实施例中，在形成电极后，使用氢等离子体对氮化镓层127进行 处理，将氢等离子体注入氮化镓层127。氢原子可钝化氮化镓层127中的浅受主杂质，钝化 后的氮化镓层127转化为高阻状态，形成钝化层1273。在本实施例中，在氮化镓层127中注 入氢原子后，可产生Mg-H复合物。且例如可以采用ICP深反应刻蚀机(OxfordPlasmalab System100)进行氢等离子注入。为保证氢的注入深度不对二维电子气沟道产生影响，ICP深 反应刻蚀机的功率设置为例如300W，室压设置为例如8mTorr，射频功率设置为例如2W，且 在低压状态下可以通过改变ICP功率调节等离子体能量和密度。在完成氢原子注入后，可将 半导体器件在例如300-350℃条件下，退火3-6min，以修复等离子损伤。
请参阅图28所示，在本实施例中，在使用氢等离子体对氮化镓层127进行处理后，未被 栅极覆盖的氮化镓层127表面形成钝化层1273，可显著抑制电流崩塌效应并减小表面漏电， 同时GaN氮化镓层127可以屏蔽表面电势起伏。GaN/AlGaN界面存在负的极化电荷，能够 提高AlGaN内部纵向电场，减小聚集在栅极边缘处的横向电场。被栅极覆盖的氮化镓层127 仍为P型氮化镓层，形成的极化结使半导体器件在保证较低导通电阻的同时，获得较大的击 穿电压，抑制器件的电流崩塌现象，从而进一步降低半导体器件的静态功耗，提升器件整体 的性能。
请参阅图29所示，在本发明另一实施例中，还提供另一种具有其他栅极材料的半导体器 件，可同时具有较高的击穿电场和热稳定性。在本实施例中，氮化铝缓冲层101设置在硅衬 底100上，外延结构包括设置在缓冲层101上的氮化镓沟道层102，以及设置在沟道层102 上的氮化铝镓势垒层103。且在本实施例中，势垒层103的材料具体为Al0.23Ga0.77N，且势垒 层103的厚度例如为45-55nm，具体例如为47nm。较厚的势垒层103可产生足够多的二维空 穴气。在外延结构的两侧，分别设置有与沟道层102接触的源极107和漏极108，且源极107 和漏极108的材料为Ti/Al/Ni/Au。
请参阅图29所示，在本实施例中，在势垒层103上，且位于源极107和漏极108之间，还设置有第一氮化镓层1271和第二氮化镓层1272，其中，第一氮化镓层1271位于势垒层103上，第二氮化镓层1272位于第一氮化镓层1271上。且第一氮化镓层1271为无掺杂的氮化镓层，且第一氮化镓层1271的厚度例如为10-15nm，具体例如为10nm。第二氮化镓为P型掺 杂的氮化镓层，且掺杂浓度例如为2×109cm-2-5×109cm-2，具体例如为3×109cm-2。第二氮化镓层1272的厚度例如为30-40nm，具体例如为30nm。其中，第二氮化镓层1272完全覆盖第一 氮化镓层1271。第一氮化镓层1271的宽度和第二氮化镓层1272的宽度相等，且第一氮化镓 层1271和第二氮化镓层1272的宽度小于源极107和漏极108之间的距离，以保证第一氮化 镓层1271、第二氮化镓层1272与源极107和漏极108之间具有预设距离。
请参阅图29所示，在本实施例中，在源极107和氮化镓层之间，设置有栅极109。栅极 109与第一氮化镓层1271以及第二氮化镓层1272接触，且栅极109的高度高于第二氮化镓 层1272。在栅极109与第二氮化镓层1272形成的拐角处，还设置有基电极129。基电极129与栅极109等高设置，且基电极129的材料与栅极109相同。在制程时，可通过沉积金属Ti/Al获得栅极109和基电极129。在本实施例中，基电极129连接于栅极109，且与第二氮化镓层1272形成欧姆接触，使得在器件关断时，基电极129与漏极108之间的二维电子气和二维空穴气可在较低的漏压下相互抵消，进而可提高半导体器件的击穿电压。
请参阅图30所示，在本发明一实施例中，栅极109下具有P型氮化镓层127时，器件在 高压条件下面临电流崩塌的影响。本实施例提供一种半导体器件，在刻蚀P型氮化镓层127 时可留下漏极108边缘位置的P型氮化镓层127，并且与漏极108相连，可防止器件关断时， 在高压下产生电流崩塌。在本实施例中，氮化铝缓冲层101设置在衬底100上，且缓冲层101 例如为氧化铝。沟道层102设置在缓冲层101上，且沟道层102例如为氮化镓。势垒层103设置沟道层102上，且势垒层103例如为氮化铝镓。在AlGaN/GaN界面产生高密度的二维电子气。沟道层102设置有氮化镓层127，且为P型氮化镓层。其中，氮化镓层127的厚度例 如为40-100nm。
请参阅图31至图32所示，在本实施例中，在形成氮化镓层127后，蚀刻氮化镓层127， 形成第一氮化镓结构1273和第二氮化镓结构1274。其中，第一氮化镓结构1273位于栅极109 下方，第二氮化镓层127结构位于栅极109和漏极之间，且靠近漏极。在形成第一氮化镓结 构1273和第二氮化镓结构1274后，在势垒层103、第一氮化镓结构1273和第二氮化镓结构 1274上依次沉积一层氮化硅及一层氧化硅，分别形成第一钝化层1301和第二钝化层1302。 两侧钝化层的设置可降低势垒层103表面缺陷对半导体器件可靠性的影响。位于第一氮化镓 结构1273和第二氮化镓结构1274上的钝化层厚度，等于位于势垒层103上的钝化层厚度。 因而钝化层上形成两个凸部，例如包括位于第一氮化镓结构1273上的第一凸部135，以及位 于第二氮化镓结构1274上的第二凸部136。
请参阅图33至图34所示，在形成钝化层后，在第一氮化镓结构1273相对于第二氮化镓 结构1274的一侧，形成源极开孔1044，在第二氮化镓结构1274相对于第一氮化镓结构1273 的一侧，形成漏极开孔1045。且源极开孔1044与第一氮化镓结构1273之间的距离大于第二 漏极开孔1045与第二氮化镓结构1274之间的距离。且在蚀刻源极开孔1044和漏极开孔1045 时，蚀刻掉钝化层和预设厚度的势垒层103。在源极开孔1044和漏极开孔1045的底部，仅 保留3-5nm的势垒层103，以降低欧姆接触电阻。在形成源极开孔1044和漏极开孔1045时， 同时在第二氮化镓结构1274的上方，即第二凸部136上，形成与第二氮化镓结构1274接触 的接触开孔1046。且接触开孔1046的底部与第二氮化镓结构1274接触。在源极开孔1044、 漏极开孔1045以及接触开孔1046内沉积Ti/Al/Ti/TiN金属层，形成源极107、漏极108和接 触电极1083。源极107位于源极开孔1044内，且向源极开孔1044两侧延伸。漏极108位于 漏极开孔1045内，且向漏极开孔1045两侧延伸。接触电极1083位于接触开孔1046内，且 向接触开孔1046两侧延伸。且接触电极1083与漏极108连接，进而第二氮化镓结构1274通 过接触电极1083与漏极108连接。
请参阅图35至图36所示，在形成源极107、漏极108和接触电极1083后，在第一氮化镓结构1273上方，形成栅极开孔1041。在蚀刻栅极开孔1041时，蚀刻掉第一氮化镓结构1273上方的钝化层，使栅极开孔1041与第一氮化镓结构1273接触。并在栅极开孔1041内沉积TiN/Ti/Al金属层，形成栅极109，且栅极109填满栅极开孔1041，且向着栅极开孔1041的 两侧延伸，并延伸出第一凸部135。
请参阅图1至图37所示的半导体器件，当在氮化镓沟道层上沉积氮化铝镓，形成势垒层 时，可形成AlGaN/GaN异质结构。AlGaN/GaN异质结构的界面可产生高迁移率二维电子气 体(2DEG)，用于制造有极低通态电阻的功率开关晶体管。在形成AlGaN/GaN异质结构后，可对AlGaN/GaN异质结构使用超临界CO2处理，以改善AlGaN/GaN异质结界面表现出较低 的缺陷态密度和栅泄漏电流。
请参阅图40示，在本实施例中，例如将气态的CO2以每平方英寸例如3000磅(psi)的压 力从气瓶12输送到高压泵11，完成从气态到超临界流体的相变。将AlGaN/GaN异质结构置 于反应腔10中，并向反应腔10内通入处于超临界状态的二氧化碳与H2O，并在例如150℃ 的条件下处理例如3小时。在反应过程中，因CO2活化能大、化学性质稳定的双键结构，在超临界CO2处理过程中不参与反应，主要通过补充悬挂键来修复缺陷，使得界面缺陷态密度降低。在本实施例中，H2O分解成H+和OH-，且在提供负偏压时，OH键断裂产生的H+。由 于超临界CO2具有很强的溶解性和穿透性，反应生成的H+会通过超临界CO2进入样品当中。 在超临界状态下，H+可补齐Ga空位。通过H+修复缺陷后，可修复AlGaN与GaN晶格不匹 配导致的空位，进而修复AlGaN/GaN界面。进而改善AlGaN/GaN异质结界面处具有较低的 缺陷态密度和栅泄漏电流的问题。
请参阅图17至图22所示的半导体器件，当在AlGaN/GaN异质结构上沉积氮化硅(SiNx) 时，在沉积完氮化硅后，GaN和SiNx之间晶格不匹配，具有多个悬挂键以及多个N空位。 导致栅极的电子和沟道中的二维电子气容易被界面态缺陷俘获，而处于栅极正下方的界面态 缺陷会导致阈值电压不稳定，处于栅漏区域的界面态缺陷会耗尽沟道电子导致动态电阻增大。 在本实施例中，可将设置有氮化硅层的AlGaN/GaN异质结构使用超临界CO2处理，以改善 SiNx/GaN的界面缺陷。
请参阅图40所示，在本实施例中，例如将气态的CO2以每平方英寸例如3000磅(psi)的 压力从气瓶12输送到高压泵11，完成从气态到超临界流体的相变。将设置有氮化硅层的 AlGaN/GaN异质结构置于反应腔10中，并向反应腔10内通入处于超临界状态的二氧化碳与 H2O，与反应腔10内的例如1g的Mg3N2混合，并在例如120℃下处理例如1小时。
请参阅图40所示，在本实施例中，在反应过程中，因CO2活化能大、化学性质稳定的双 键结构，在超临界CO2处理过程中不参与反应。在本实施例中，Mg3N2和H2O进行如下反应：
Mg3N2+H2O→Mg(OH)2+NH3。
在请参阅图40所示，在本实施例中，由于超临界CO2具有很强的溶解性和穿透性，反 应生成的NH3会通过超临界CO2进入SiNx/GaN界面中，且当NH3分子溶解于超临界CO2时，超临界NH3与多余的悬挂键和N空位结合形成NH2 -。且脱氨基化反应会发生在相邻的NH2 -之间，反应如下：
NH2 -+NH2 -+NH2 -→N3+3H2。
在超临界流体处理过程中，氨基化与脱氨基化反应在反应腔10内动态进行，最终会在 SiNx/GaN界面及介质层内部形成完整的Si-N键和Ga-N键，并填充N空位，进而可改善SiNx/GaN界面的陷阱。通过超临界CO2处理，SiNx/GaN界面的陷阱数量减少，进而可避免 栅极电子或者二维电子气被陷阱捕获造成的器件可靠性问题，可改善形成的半导体器件的质量。
请参阅图1至37所示，本发明中提供的外延结构以及外延结构形成的半导体器件可应用 于各种半导体结构、电子原件或电子装置中，例如开关元件、功率元件、射频元件、发光二 极管、微型发光二极管、显示面板、手机、手表、笔记本电脑、投载式装置、充电装置、充 电桩、虚拟现实(VR)装置、扩充现实(AR)装置、可携式电子装置、游戏机或其他电子装置。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节， 也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和 变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用， 从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部 范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，其至少包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
漏极，设置在所述势垒层上，且与所述沟道层接触；
栅极，设置在所述势垒层上，且所述栅极环绕所述漏极设置；以及
源极，设置在所述势垒层上，且与所述沟道层接触，所述源极位于所述栅极的外侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极呈环状设置，且所述漏极位于环状栅极的中心。
3.根据权利要求2所述的半导体器件，其特征在于，所述栅极呈圆形环、矩形环或椭圆形环设置。
4.根据权利要求1所述的半导体器件，其特征在于，所述源极与所述栅极的距离，大于所述漏极与所述栅极的距离。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括栅介质层，所述栅介质层设置在所述势垒层上，且位于所述栅极和所述势垒层之间。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括氮化镓层，且所述氮化镓层位于栅极和所述势垒层之间。
7.根据权利要求6所述的半导体器件，其特征在于，所述氮化镓层为P型氮化镓层。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成沟道层；
在所述沟道层上形成势垒层；
在所述势垒层上形成源极、漏极和栅极；
其中，所述源极和所述漏极与所述沟道层接触，所述栅极环绕所述漏极设置，且所述源极位于所述栅极的外侧。
9.根据权利要求8所述半导体器件的制造方法，其特征在于，在形成所述沟道层和所述势垒层后，所述半导体器件的制造方法还包括：
将所述半导体器件放置在反应腔内；以及
向反应腔内通入超临界气体，并反应预设时间。
10.一种电子设备，其特征在于，包括权利要求1所述的半导体器件。
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