CN110504317A - 栅极结构和栅极结构制作方法 - Google Patents

栅极结构和栅极结构制作方法 Download PDF

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CN110504317A CN201910805405.5A CN201910805405A CN110504317A CN 110504317 A CN110504317 A CN 110504317A CN 201910805405 A CN201910805405 A CN 201910805405A CN 110504317 A CN110504317 A CN 110504317A
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Abstract

本申请提供的栅极结构和栅极结构制作方法，涉及微电子器件技术领域。其中，栅极结构包括沟道层、势垒层、高阻帽层、P型帽层和栅电极层。势垒层制作于沟道层的一面，高阻帽层制作于势垒层远离沟道层的一面，栅电极层制作于高阻帽层远离P型帽层的一面。沟道层和势垒层在相邻的界面处形成二维电子气，高阻帽层用于减小栅电极层的泄漏电流。通过上述设置，可以减小栅电极层的泄漏电流、提高器件可靠性。

Description

栅极结构和栅极结构制作方法
技术领域
本申请涉及微电子器件技术领域，具体而言，涉及一种栅极结构和栅极结构制作方法。
背景技术
基于GaN材料的高电子迁移率晶体管(HEMT，High Electron MobilityTransistor)具有高速、高击穿电压等优点，有望取代传统硅基功率半导体器件，广泛用于无线充电、电动汽车、逆变器等领域。典型的GaN基HEMT器件具有AlGaN/GaN的异质结结构，通过控制栅极偏压以控制AlGaN和GaN界面处的二维电子气浓度，实现器件的开启和关断。
传统AlGaN/GaN异质结结构的HEMT器件应用于功率开关时，关键的问题在于其常开的特性，即在栅极未加任何偏置电压时器件为导通状态，只有当栅极施加负的偏压时才能将器件关断，这意味着在栅极发生断电的情况下，器件将失去控制，造成漏电或短路，这在实际应用中将导致严重的安全问题。这种在栅极偏压为零时为导通状态的器件被称之为常开型器件或者耗尽型器件，反之，只有当栅极施加偏压才能导通的器件被称这为常关型器件或者增强型器件。实现器件的常关态是GaN基HEMT功率器件研究的核心问题之一。
实现常关态GaN基HEMT器件的方法有多种，典型的常关型GaN基HEMT结构包括凹槽栅结构、MIS结构、级联结构和p型栅极结构，其中p型栅结构是学术界和产业界最为青睐常关型器件解决方案。宜普电源转换(EPC)公司在2009年推出的第一款常关型GaN HEMT器件就是基于p型栅极结构。然而p型栅结构存在的主要问题之一是当栅极电压增加到5-6V以上时，栅极漏电会显著增加，降低器件的可靠性。
发明内容
有鉴于此，本申请的目的在于提供一种栅极结构和栅极结构制作方法，以减小晶体管中栅电极层的泄漏电流、提升器件可靠性。
为实现上述目的，本申请实施例采用如下技术方案：
一种栅极结构，包括：
沟道层；
制作于所述沟道层一面的势垒层；
制作于所述势垒层远离所述沟道层一面的高阻帽层；
制作于所述高阻帽层远离所述势垒层一面的P型帽层；
制作于所述高阻帽层远离所述P型帽层一面的栅电极层；
其中，所述沟道层和所述势垒层在相邻的界面处形成二维电子气，所述高阻帽层用于减小所述栅电极层的泄漏电流。
在本申请实施例较佳的选择中，在上述栅极结构中，所述高阻帽层为无掺杂或补偿掺杂的三族氮化物半导体层。
在本申请实施例较佳的选择中，在上述栅极结构中，所述高阻帽层为补偿掺杂的三族氮化物半导体层，该三族氮化物半导体层为碳掺杂的氮化镓层或铁掺杂的氮化镓层。
在本申请实施例较佳的选择中，在上述栅极结构中，所述沟道层、所述势垒层、所述高阻帽层和所述P型帽层，分别为材料不同的三族氮化物半导体层。
在本申请实施例较佳的选择中，在上述栅极结构中，所述沟道层为无掺杂的氮化镓层，所述势垒层为无掺杂的氮化铝镓层或氮化铝铟层，所述P型帽层为P型氮化镓层。
在本申请实施例较佳的选择中，在上述栅极结构中，所述栅电极层为隧道结接触层或金属接触层。
在本申请实施例较佳的选择中，在上述栅极结构中，所述栅电极层为金属接触层，该金属接触层与所述P型帽层形成欧姆接触或肖特基接触。
本申请实施例还提供了一种栅极结构制作方法，包括：
制作形成沟道层；
在所述沟道层的一面制作形成势垒层；
在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层；
在所述高阻帽层远离所述P型帽层的一面制作形成栅电极层；
其中，所述沟道层和所述势垒层在相邻的界面处形成二维电子气，所述高阻帽层用于减小所述栅电极层的泄漏电流。
在本申请实施例较佳的选择中，在上述栅极结构制作方法中，所述在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层的步骤，包括：
在所述势垒层远离所述沟道层的一面制作形成覆盖该势垒层的高阻半导体层；
在所述高阻半导体层远离所述势垒层的一面制作形成覆盖该高阻半导体层的P型半导体层；
基于所述P型半导体层远离所述高阻半导体层的一面对该P型半导体层和该高阻半导体层进行刻蚀，得到覆盖所述势垒层部分区域的高阻帽层和P型帽层。
在本申请实施例较佳的选择中，在上述栅极结构制作方法中，所述在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层的步骤，包括：
在所述势垒层远离所述沟道层的一面制作形成覆盖该势垒层部分区域的高阻帽层；
在所述高阻帽层远离所述势垒层的一面制作形成覆盖该高阻帽层的P型帽层。
本申请提供的栅极结构和栅极结构制作方法，通过沟道层和势垒层的配合可以在界面处形成二维电子气，并在势垒层和P型帽层之间设置高阻帽层，以提高势垒层和P型帽层形成的PN结的导通电阻，使得在向栅电极层施加偏压之后，由于该导通电阻的提高，可以有效地减少栅电极层的泄漏电流，从而增强栅电极层的控制能力，进而提升器件可靠性，具有较高的实用价值。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1为本申请实施例提供的栅极结构的结构示意图(栅极未被施加偏压)。
图2为本申请实施例提供的栅极结构的结构示意图(栅极被施加偏压)。
图3为本申请实施例提供的源电极层和漏电极层同侧设置的晶体管的结构示意图。
图4为本申请实施例提供的源电极层和漏电极层不同侧设置的晶体管的结构示意图。
图5为本申请实施例提供的具有高阻帽层和不具有高阻帽层的晶体管的能带比较图。
图6为本申请实施例提供的具有不同厚度的高阻帽层的晶体管中栅极偏压与栅极泄漏电流的关系示意图。
图7为本申请实施例提供的栅极结构制作方法的流程示意图。
图8为本申请实施例提供的一种制作高阻帽层和P型帽层的示意图。
图9为本申请实施例提供的另一种制作高阻帽层和P型帽层的示意图。
图标：100-栅极结构；110-沟道层；120-势垒层；130-高阻帽层；140-P型帽层；150-栅电极层；160-二维电子气；170-钝化层；180-源电极层；190-漏电极层；200-支撑层；210-导电层；220-电流阻挡层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，本申请实施例提供了一种栅极结构100，该栅极结构100可以应用于高电子迁移率晶体管。
详细地，所述栅极结构100可以包括沟道层110、势垒层120、高阻帽层130、P型帽层140和栅电极层150。所述势垒层120制作于所述沟道层110的一面。所述高阻帽层130制作于所述势垒层120远离所述沟道层110的一面。所述栅电极层150制作于所述高阻帽层130远离所述P型帽层140的一面。
其中，所述沟道层110和所述势垒层120在相邻的界面处形成二维电子气160，所述高阻帽层130用于减小所述栅电极层150的泄漏电流。
需要说明的是，在未向所述栅电极层150施加偏压时，由于所述P型帽层140的存在，会使得该P型帽层140在所述界面处上的投影区域的二维电子气160被该P型帽层140耗尽(如图1所示)，以使该界面处上的二维电子气160被分隔为不连续的两个部分。在向所述栅电极层150施加偏压时，会使得所述界面处上被所述P型帽层140耗尽的二维电子气160恢复(如图2所示)，以使该界面处上的二维电子气160形成一个连续的整体。
如此，通过对所述栅电极层150提供的偏压进行控制，可以控制所述二维电子气160是否为一个连续的整体，从而控制所述栅极结构100应用的晶体管是否导通。
通过上述设置，由于所述势垒层120和所述P型帽层140之间设置有所述高阻帽层130，可以提高所述势垒层120和所述P型帽层140形成的PN结的导通电阻，使得在向所述栅电极层150施加偏压之后，由于该导通电阻的提高，可以有效地减小所述栅电极层150的泄漏电流。
需要说明的是，所述栅电极层150施加的偏压需要大于一阈值之后，所述栅电极层150的泄漏电流才会增加明显。其中，所述阈值的具体数值不受限制，可以根据所述栅极结构100的具体构成(如各半导体层的厚度和材料等因素)确定。
例如，在一些示例中，所述阈值根据所述栅极结构100的具体构成不同，可以是5-6V。也就是说，根据所述栅极结构100的具体构成不同，只有向该栅极结构100的栅电极层150施加5-6V以上的偏压，才会出现由于所述栅电极层150的泄漏电流显著增加而导致控制能力减弱的问题。
可选地，所述沟道层110的材料不受限制，可以根据实际应用需求进行选择，例如，可以是一种三族氮化物半导体材料。
其中，在一种可以替代的示例中，所述沟道层110可以是由氮化镓材料构成的无掺杂的氮化镓层。
可选地，所述势垒层120的材料也不受限制，可以根据实际应用需求进行选择，例如，也可以是一种不同于所述沟道层110的三族氮化物半导体材料，以在界面处形成二维电子气160。
其中，在一种可以替代的示例中，所述沟道层110可以是由氮化铝镓材料构成的无掺杂的氮化铝镓层，或由氮化铝铟材料构成的无掺杂的氮化铝铟层。
可选地，所述高阻帽层130的材料也不受限制，可以根据实际应用需求进行选择，例如，也可以是一种不同于所述沟道层110和所述势垒层120的三族氮化物半导体材料。
也就是说，所述高阻帽层130可以是一种三族氮化物半导体层，且该三族氮化物半导体层既可以是无掺杂的，也可以是补偿掺杂的。
其中，在所述高阻帽层130为补偿掺杂的三族氮化物半导体层时，具体的补偿掺杂的材料不受限制，例如，可以包括，但不限于碳或铁。
在一种可以替代的示例中，所述高阻帽层130可以为碳掺杂的氮化镓层或铁掺杂的氮化镓层，用于提供较大的电阻，以有效地减小所述栅电极层150的泄漏电流。
需要说明的是，上述的“补偿掺杂”是指，电学性能的相互补偿，例如，向P型半导体中掺入施主杂质，或向N型半导体中掺入受主杂质。
可选地，所述P型帽层140的材料不受限制，可以根据实际应用需求进行选择，例如，也可以是一种不同于所述沟道层110、所述势垒层120和所述高阻帽层130的三族氮化物半导体材料。
其中，在一种可以替代的示例中，所述P型帽层140可以是由氮化镓材料构成的P型氮化镓层，例如，可以在氮化镓材料中掺杂镁材料，得到该P型氮化镓层。
可选地，所述栅电极层150的构成不受限制，可以根据实际应用需求进行选择。例如，所述栅电极层150既可以是金属接触层，也可以是隧道结接触层。
其中，在一种可以替代的示例中，所述栅电极层150可以为金属接触层。该金属接触层既可以是与所述P型帽层140形成欧姆接触，也可以是与所述P型帽层140形成肖特基接触。
并且，所述栅电极层150与所述P型帽层140的相对位置关系也不受限制，例如，所述栅电极层150既可以是覆盖所述P型帽层140的一面的部分区域，也可以是覆盖所述P型帽层140的一面的全部区域。
需要说明的是，所述高阻帽层130在所述势垒层120上的投影与所述P型帽层140在所述势垒层120上的投影重合，并且，所述高阻帽层130覆盖所述势垒层120一面的部分区域。
需要说明的是，所述高阻帽层130覆盖所述势垒层120一面的部分区域可以位于所述势垒层120的非边缘区域。如此，可以在该高阻帽层130沿平行于所述势垒层120的方向上相对的两侧分别设置其它金属层。
例如，可以通过将属于边缘区域的钝化层170刻蚀掉，然后基于所述势垒层120裸露出来的一面制作源电极层180和漏电极层190，从而得到包括所述栅极结构100、所述钝化层170、所述源电极层180和所述漏电极层190的晶体管。
也就是说，可以通过本申请实施例提供的栅极结构100控制所述源电极层180和所述漏电极层190是否导通。
例如，在一种可以替代的示例中，在所述二维电子气160形成一个连续的整体之后，所述源电极层180和所述漏电极层190可以通过所述二维电子气160导通；在所述二维电子气160未形成一个连续的整体(被分隔为两个不连续的部分)时，所述源电极层180和所述漏电极层190断开。
其中，所述源电极层180和所述漏电极层190的具体位置不受限制，可以根据实际应用需求进行选择。
例如，在一种可以替代的示例中，进一步结合图3，所述源电极层180和所述漏电极层190可以位于所述势垒层120的同一面，且与所述栅员极层150位于所述势垒层120的同一侧。
其中，所述源电极层180可以与所述漏电极层190分别位于所述栅电极层150相对的两侧，且分别与所述栅电极层150间隔设置。
又例如，结合图4，在另一种可以替代的示例中，所述源电极层180和所述漏电极层190可以分别位于所述势垒层120相对的两侧。
其中，所述源电极层180可以位于所述势垒层120的一面，且与所述栅电极层150位于所述势垒层120的同一侧。所述漏电极层190可以位于所述势垒层120远离所述栅电极层150的一侧。
需要说明的是，在如图4所示的示例中，所述源电极层180包括相对设置的两个区域，该两个区域分别位于所述栅电极层150相对的两侧，且分别与所述栅电极层150间隔设置。
进一步地，在本申请实施例中，基于不同的需求，所述栅极结构100还可以包括其它的层状结构。
例如，在图3所示的示例中，所述栅极结构100还可以包括位于所述沟道层110远离所述势垒层120一面的支撑层200。
其中，所述支撑层200可以包括缓冲层和衬底。所述缓冲层可以位于所述支撑层200远离所述沟道层110的一面。所述衬底可以位于所述缓冲层远离所述支撑层200的一面。
又例如，在图4所示的示例中，所述栅极结构100还可以包括位于所述沟道层110远离所述势垒层120一面的导电层210。
其中，所述漏电极层190位于所述导电层210远离所述沟道层110的一面，使得所述源电极层180和所述漏电极层190能够通过所述二维电子气160和所述导电层210导通。
并且，为了使得能够通过控制所述二维电子气160是否形成一个连续的整体，以控制所述源电极层180和所述漏电极层190是否导通，在本申请实施例中，所述栅极结构100还可以包括电流阻挡层220。
其中，所述电流阻挡层220可以位于所述沟道层110与所述导电层210之间。并且，所述高阻帽层130在所述势垒层120上的投影以外的全部区域被所述电流阻挡层220在所述势垒层120上的投影覆盖，所述高阻帽层130在所述势垒层120上的投影全部或至少部分未被所述电流阻挡层220在所述势垒层120上的投影覆盖。
如此，可以使得所述沟道层110上存在与所述导电层210直接接触的区域，且该区域在所述势垒层120上的投影被所述高阻帽层130在所述势垒层120上的投影覆盖，使得所述源电极层180和所述漏电极层190能够在所述二维电子气160形成一个连续的整体后，通过该区域和所述导电层210导通。
其中，所述导电层210和所述电流阻挡层220的材料不受限制，可以根据实际应用需求进行选择。
例如，在一种可以替代的示例中，所述导电层210的材料可以为导电性能较好的低掺杂的N型半导体材料或硅材料和碳化硅材料等，所述电流阻挡层220的材料可以为P型的半导体材料(如P型氮化镓，以及碳掺杂或铁掺杂的氮化镓，以呈现高阻状态)，以在所述导电层210和所述导电层210的接触面形成反向的PN接，从而阻碍从所述导电层210至所述电流阻挡层220的方向上的电流的流通。
基于上述如图3所示的示例，本申请实施例提供一种具体的应用示例，在该应用示例中，具有上述的栅极结构100的晶体管的具体构成可以为：
所述支撑层200可以包括碳掺杂的氮化镓层，该氮化镓层的厚度可以为2.0um。所述沟道层110的材料可以为氮化镓、厚度可以为500nm。所述势垒层120的材料可以为氮化铝镓、厚度可以为10nm。所述栅电极层150的宽度可以为2um，所述栅电极层150与源电极层180之间的距离可以为1um，所述栅电极层150与漏电极层190之间的距离可以为6um。
基于上述具有高阻帽层130的晶体管和传统的不具有高阻帽层130的晶体管，可以得到如图5所示的能带图。
其中，通过对具有高阻帽层130的晶体管和传统的不具有高阻帽层130的晶体管的能带图进行对比，可以知道，在深度(Depth)为0.13-0.2um的区间内，存在较大的区别。
需要说明的是，横坐标表示深度，且坐标零点是指所述P型帽层140和所述栅电极层150的交界处，并沿靠近所述支撑层200的方向依次增加。
并且，基于上述的晶体管，在向漏电极层190提供15V的电压之后，分别基于不同厚度的高阻帽层130(0.0um，0.01um，0.02um，0.05um和0.1um)，可以得到如图6所示的栅极偏压(Vg)和栅极泄漏电流(Ig)的对应关系。
其中，通过对不同厚度的高阻帽层130具有的栅极偏压和栅极泄漏电流的对应关系进行对比，可以知道，在栅极偏压大于5V之后，栅极泄漏电流会随着高阻帽层130的厚度的增加而减少，说明了高阻帽层130对栅电极层150的泄漏电流具有较好的阻碍作用。
结合图7，本申请实施例还提供一种栅极结构制作方法，用于制作上述的栅极结构100。其中，所述栅极结构制作方法可以包括步骤S110、步骤S120、步骤S130和步骤S140。下面将结合图7，进行详细地说明。
步骤S110，制作形成沟道层110。
步骤S120，在所述沟道层110的一面制作形成势垒层120。
步骤S130，在所述势垒层120远离所述沟道层110的一面制作形成高阻帽层130，并在所述高阻帽层130远离所述势垒层120的一面制作形成P型帽层140。
步骤S140，在所述高阻帽层130远离所述P型帽层140的一面制作形成栅电极层150。
通过上述步骤，可以形成包括沟道层110、势垒层120、高阻帽层130、P型帽层140和栅电极层150的栅极结构100，由于所述高阻帽层130的存在，可以提高所述势垒层120和所述P型帽层140形成的PN结的导通电阻，使得在向所述栅电极层150施加偏压之后，由于该导通电阻的提高，可以有效地减小所述栅电极层150的泄漏电流。
需要说明的是，在上述的步骤S110中，可以通过氮化镓材料进行无掺杂的外延生长，形成所述沟道层110。
在上述的步骤S120中，可以在所述沟道层110的一面通过氮化铝镓材料或氮化铝铟材料进行无掺杂的外延生长，形成所述势垒层120。
在上述的步骤S130中，可以先在所述势垒层120远离所述沟道层110的一面通过氮化镓材料进行无掺杂或补偿掺杂(碳或铁)的外延生长，形成所述高阻帽层130。然后，可以在所述高阻帽层130的远离所述势垒层120的一面通过氮化镓材料进行掺杂(如镁)的外延生长，形成所述P型帽层140。
在上述的步骤S140中，可以在所述P型帽层140远离所述高阻帽层130的一面通过金属材料沉积形成隧道结接触层(作为所述栅电极层150)，或通过金属材料以欧姆接触或肖特基接触的方式制作形成金属接触层(作为所述栅电极层150)。
其中，在执行步骤S130进行高阻帽层130和P型帽层140制作时，具体的步骤不受限制，可以根据实际应用需求进行选择。
例如，在一种可以替代的示例中，结合图8，步骤S130可以包括以下步骤：
首先，可以在所述势垒层120远离所述沟道层110的一面制作形成覆盖该势垒层120的高阻半导体层；其次，可以在所述高阻半导体层远离所述势垒层120的一面制作形成覆盖该高阻半导体层的P型半导体层；然后，可以基于所述P型半导体层远离所述高阻半导体层的一面对该P型半导体层和该高阻半导体层进行刻蚀，得到覆盖所述势垒层120部分区域的高阻帽层130和P型帽层140。
又例如，在一种可以替代的示例中，结合图9，步骤S130可以包括以下步骤：
首先，可以在所述势垒层120远离所述沟道层110的一面制作形成覆盖该势垒层120部分区域的高阻帽层130；其次，可以在所述高阻帽层130远离所述势垒层120的一面制作形成覆盖该高阻帽层130的P型帽层140。
综上所述，本申请提供的栅极结构100和栅极结构制作方法，通过沟道层110和势垒层120的配合可以在界面处形成二维电子气160，并在势垒层120和P型帽层140之间设置高阻帽层130，可以提高势垒层120和P型帽层140形成的PN结的导通电阻，使得在向栅电极层150施加偏压之后，由于该导通电阻的提高，可以有效地减少栅电极层150的泄漏电流，从而增强栅电极层150的控制能力，进而提升器件可靠性，具有较高的实用价值。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种栅极结构，其特征为，包括：
沟道层；
制作于所述沟道层一面的势垒层；
制作于所述势垒层远离所述沟道层一面的高阻帽层；
制作于所述高阻帽层远离所述势垒层一面的P型帽层；
制作于所述高阻帽层远离所述P型帽层一面的栅电极层；
其中，所述沟道层和所述势垒层在相邻的界面处形成二维电子气，所述高阻帽层用于减小所述栅电极层的泄漏电流。
2.根据权利要求1所述的栅极结构，其特征为，所述高阻帽层为无掺杂或补偿掺杂的三族氮化物半导体层。
3.根据权利要求2所述的栅极结构，其特征为，所述高阻帽层为补偿掺杂的三族氮化物半导体层，该三族氮化物半导体层为碳掺杂的氮化镓层或铁掺杂的氮化镓层。
4.根据权利要求1-3任意一项所述的栅极结构，其特征为，所述沟道层、所述势垒层、所述高阻帽层和所述P型帽层，分别为材料不同的三族氮化物半导体层。
5.根据权利要求4所述的栅极结构，其特征为，所述沟道层为无掺杂的氮化镓层，所述势垒层为无掺杂的氮化铝镓层或氮化铝铟层，所述P型帽层为P型氮化镓层。
6.根据权利要求1-3任意一项所述的栅极结构，其特征为，所述栅电极层为隧道结接触层或金属接触层。
7.根据权利要求6所述的栅极结构，其特征为，所述栅电极层为金属接触层，该金属接触层与所述P型帽层形成欧姆接触或肖特基接触。
8.一种栅极结构制作方法，其特征为，包括：
制作形成沟道层；
在所述沟道层的一面制作形成势垒层；
在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层；
在所述高阻帽层远离所述P型帽层的一面制作形成栅电极层；
其中，所述沟道层和所述势垒层在相邻的界面处形成二维电子气，所述高阻帽层用于减小所述栅电极层的泄漏电流。
9.根据权利要求8所述的栅极结构制作方法，其特征为：所述在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层的步骤，包括：
在所述势垒层远离所述沟道层的一面制作形成覆盖该势垒层的高阻半导体层；
在所述高阻半导体层远离所述势垒层的一面制作形成覆盖该高阻半导体层的P型半导体层；
基于所述P型半导体层远离所述高阻半导体层的一面对该P型半导体层和该高阻半导体层进行刻蚀，得到覆盖所述势垒层部分区域的高阻帽层和P型帽层。
10.根据权利要求8所述的栅极结构的制作方法，其特征为：所述在所述势垒层远离所述沟道层的一面制作形成高阻帽层，并在所述高阻帽层远离所述势垒层的一面制作形成P型帽层的步骤，包括：
在所述势垒层远离所述沟道层的一面制作形成覆盖该势垒层部分区域的高阻帽层；
在所述高阻帽层远离所述势垒层的一面制作形成覆盖该高阻帽层的P型帽层。
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