CN206116405U - 一种低欧姆接触的InP MOS HEMT器件 - Google Patents
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Abstract
本实用新型提供了一种低欧姆接触的InP MOS HEMT器件，包括由下至上依次层叠的衬底、InP缓冲层、InAlAs缓冲层、InGaAs沟道层和InAlAs势垒层；沟道层和势垒层之间形成二维电子气，所述势垒层的源极区域和漏极区域开设有沟槽，所述沟槽内生长有外延层，在所述源极区域的外延层上形成有源极，在所述漏极区域的外延层上形成有漏极；在所述源漏极外延层内侧、势垒层的上方有掺杂盖帽层，所述盖帽层开设凹槽至势垒层上表面，并在露出的势垒层上沉积Al2O3介质，在Al2O3介质上形成有栅极。通过上述方式，本实用新型能够有效的提高沟道二维电子气的浓度，降低欧姆接触电阻，提升器件的击穿电压。
Description
技术领域
本实用新型涉及半导体技术领域，特别是涉及一种低欧姆接触的InP MOS HEMT器件。
背景技术
自从摩尔定律逐步到达极限，在下一代超高速以及低功耗逻辑电路领域，III-V沟道l的器件已经作为一个有效的Si器件替代者被广泛研究。在过去几年中，大量的III-V器件研究集中在栅级制备技术，特征栅极线条已经达到50nm节点，但很少有关注到源极和漏极的形成机制，低的接触电阻可有效的减小器件功耗提高输出功率，并且可极大的缩小器件尺寸。但是，300度的退火却又引起了磷化铟（InP）器件欧姆接触层表面和边缘变得更加粗糙，不利于后续工艺的开展，是阻碍InP器件性能提高和实际应用的主要瓶颈。自从Si基器件90nm节点之后，在源极和漏极（S/D）区域选择性外延再生长（regrowth）SiGe在先进的Si基制程中已经出现了。源漏再生长技术实现的高掺杂的二次外延层也将提供应力给沟道，有效的提高沟道二维电子气（2DEG）浓度。
国内专利搜索可见InAlAs/InGaAs HEMT欧姆接触的专利，但未见InAlAs/InGaAs异质结构的MOS HEMT的专利；目前国内所见的授权的InP MOS HEMT技术并未见到非合金欧姆接触，且源漏再生长技术实现的提高InP沟道二维电子气（2DEG）浓度机理也是国内首次提到。
实用新型内容
本实用新型主要解决的技术问题是提供一种低欧姆接触的InP MOS HEMT器件，能够有效的提高InP沟道二维电子气（2DEG）的浓度，降低欧姆接触电阻。
为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种低欧姆接触的InP MOS HEMT器件，其特征在于，包括由下至上依次层叠的衬底、非掺杂InP缓冲层、非掺杂InAlAs缓冲层、InGaAs沟道层和InAlAs势垒层；所述InGaAs沟道层和InAlAs势垒层之间形成二维电子气，所述InAlAs势垒层的源极区域和漏极区域开设有沟槽，所述沟槽从InAlAs势垒层表面深入InGaAs沟道层内部，所述沟槽内生长有n型InGaN外延层，在所述源极区域的n型InGaN外延层上形成有源极，在所述漏极区域的n型InGaN外延层上形成有漏极；在所述源漏极外延层内侧、势垒层的上方有掺杂盖帽层，所述盖帽层开设凹槽至InAlAs势垒层上表面，并在露出的InAlAs势垒层上沉积Al2O3介质，在Al2O3介质上形成有栅极。
优选地，所述源极、漏极以及栅极金属均为多层金属。
优选地，所述源漏极多层金属为Ni/Ge/Au/Ge/Ni/Au，栅极多层金属为Ti/Pt/Au。
优选地，所述衬底为InP衬底、Si衬底、SiC衬底或蓝宝石衬底。
优选地，所述n型InGaN外延层厚度为200至300Å，用于和栅极金属形成肖特基接触。
优选地，InGaAs沟道层厚度为200～320Å，用于在低场下为二维电子气提供导电沟道。
优选地，所述盖帽层厚度为150～300 Å，用于为器件制备提供良好的欧姆接触。
优选地，所述InP缓冲层厚度为400～800nm；所述InAlAs缓冲层厚度为100~300nm。
区别于现有技术的情况，本实用新型的有益效果是：
1、由于高掺杂的n+InGaAs二次外延层的存在，欧姆接触电阻会比常规高温退火实现的欧姆接触电阻小一个数量级。
2、源漏再生长技术实现的高掺杂的n+InGaAs二次外延层也将提供应力（Stress）给沟道，有效的提高沟道二维电子气（2DEG）浓度。
3、InP MOS HEMT异质结构与传统的InP HEMT器件相比，由于采用了MOS结构，可有效的改善栅极泄露电流，提升器件击穿电压。
4、InP MOS HEMT与传统的InP器件相比，省去了常规高温欧姆接触退火的步骤，有效的改善了InP器件的可靠性，可在极端环境下正常工作，且工艺较为简单，其非合金欧姆接触减少欧姆接触表面和边缘粗糙度，利于后续工艺。
附图说明
图1是本实用新型实施例低欧姆接触电阻的InP MOS HEMT器件的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
参见图1，是本实用新型实施例一种低欧姆接触的InP MOS HEMT器件的结构示意图，由下至上依次层叠的衬底1、非掺杂InP缓冲层2、非掺杂InAlAs缓冲层3、InGaAs沟道层4和InAlAs势垒层5；所述InGaAs沟道层4和InAlAs势垒层5之间形成二维电子气41，所述InAlAs势垒层5的源极区域和漏极区域开设有沟槽51，所述沟槽51从InAlAs势垒层5表面深入InGaAs沟道层4内部，所述沟槽内生长有n型InGaN外延层6，在所述源极区域的n型InGaN外延层上形成有源极8，在所述漏极区域的n型InGaN外延层上形成有漏极9；在所述源漏极外延层内侧、势垒层的上方有掺杂盖帽层7，所述盖帽层7开设凹槽至InAlAs势垒层5上表面，并在露出的InAlAs势垒层上沉积Al2O3介质11，在Al2O3介质上形成有栅极10。
本实施例中，源极8、漏极9以及栅极10为多层金属，源极9和漏极9为适宜功函数的六层欧姆接触金属Ni/Ge/Au/Ge/Ni/Au，栅极10多层金属为Ti/Pt/Au。
衬底可以为InP衬底、Si衬底、SiC衬底或蓝宝石衬底。
所述盖帽层7厚度为150～300 Å，其中掺杂有Si，掺杂剂量为5×1018cm-3~2×1019cm-3，用于为器件制备提供良好的欧姆接触；所述外延层6为高掺杂n+InGaAs层，其Si掺杂剂量在1×1019～5 ×1019，可为源漏极区域提供隧穿电子，形成非合金欧姆接触。
由于源极8和漏极9生长在n型InGaN外延层6上，所以不需要采用高温退火形成欧姆接触，并且欧姆电阻远低于采用高温退火实现的欧姆接触电阻。
采用Al2O3介质11对AlGaAs/InGaAs异质结进行修复，形成MOS结构实现了超高开关电流比的InP器件，极大的提高了栅极漏电流；同时，采用Al2O3介质11结构形成源漏极侧壁戒指，将栅极10与源极8和漏极9隔离开，提升了器件的击穿电压。
通过上述方式，本实用新型实施例的低欧姆接触电阻的InP MOS HEMT器件有效的改善了InP器件的可靠性，减少了欧姆接触层表面和边缘的粗糙度以方便后续工艺，其高掺杂的外延层为源漏极区域提供隧穿电子，提高了器件的高频性能也提高了沟道二维电子气浓度。
以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (8)
1.一种低欧姆接触的InP MOS HEMT器件，其特征在于，包括由下至上依次层叠的衬底、非掺杂InP缓冲层、非掺杂InAlAs缓冲层、InGaAs沟道层和InAlAs势垒层；所述InGaAs沟道层和InAlAs势垒层之间形成二维电子气，所述InAlAs势垒层的源极区域和漏极区域开设有沟槽，所述沟槽从InAlAs势垒层表面深入InGaAs沟道层内部，所述沟槽内生长有n型InGaN外延层，在所述源极区域的n型InGaN外延层上形成有源极，在所述漏极区域的n型InGaN外延层上形成有漏极；在所述源漏极外延层内侧、势垒层的上方有掺杂盖帽层，所述盖帽层开设凹槽至InAlAs势垒层上表面，并在露出的InAlAs势垒层上沉积Al2O3介质，在Al2O3介质上形成有栅极。
2.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述源极、漏极以及栅极金属均为多层金属。
3.根据权利要求2所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述源漏极多层金属为Ni/Ge/Au/Ge/Ni/Au，栅极多层金属为Ti/Pt/Au。
4.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述衬底为InP衬底、Si衬底、SiC衬底或蓝宝石衬底。
5.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述n型InGaN外延层厚度为200至300Å，用于和栅极金属形成肖特基接触。
6.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：InGaAs沟道层厚度为200～320Å，用于在低场下为二维电子气提供导电沟道。
7.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述盖帽层厚度为150～300 Å，用于为器件制备提供良好的欧姆接触。
8.根据权利要求1所述的低欧姆接触的InP MOS HEMT器件，其特征在于：所述InP缓冲层厚度为400～800nm；所述InAlAs缓冲层厚度为100~300nm。
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| CN107104142A (zh) * | 2017-05-25 | 2017-08-29 | 中国电子科技集团公司第十三研究所 | 高阻衬底上的GaNHEMT管芯结构 |
| CN113363319A (zh) * | 2021-05-07 | 2021-09-07 | 厦门大学 | 一种常关型氧化镓基mis-hfet器件 |
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