TWI754463B - 具有環境保護性晶粒墊的半導體及製造具有環境保護性晶粒墊的半導體之方法 - Google Patents

具有環境保護性晶粒墊的半導體及製造具有環境保護性晶粒墊的半導體之方法 Download PDF

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Abstract

本案提供一種形成具有墊結構(其有環境保護性)的裝置的方法，包括以下步驟：提供半導體主體部分；在半導體主體部分上佈置墊；在墊上至少部分地提供至少一個環境封裝部分；在墊上佈置輔助墊，及將輔助墊佈置成包括在至少一個環境封裝部分上方垂直延伸的側表面。亦揭露了具有墊結構(其有環境保護性)的裝置。

Description

具有環境保護性晶粒墊的半導體及製造具有環境保護性晶粒墊的半導體之方法
本申請案涉及有具有環境保護性的晶粒墊的半導體。本申請案進一步涉及製造有具有環境保護性的晶粒墊的半導體的方法。
半導體裝置通常用於經暴露於各種惡劣環境條件的系統中。例如，半導體裝置通常暴露於可能對半導體裝置有不利影響的極端的溫度範圍、濕度範圍及/或許多其他環境條件下。其他環境條件可包括具有水、氧、氫等的環境。此外，經常需要半導體裝置在延長的時間段內以其額定電流和電壓或接近其額定電流和電壓運作。然而，在極端的環境條件下及/或在較高的高度處運作通常會導致裝置故障及/或半導體效能劣化。
在這一點上，通常使用表面鈍化技術來封裝半導體裝置的敏感表面，以努力減少與暴露於極端環境條件、在較高的高度處操作及/或諸如此類相關的劣化影響。儘管已證明目前的鈍化技術是有益的，但仍發現這些技術還是不足的。
例如，耐濕遷移性是影響半導體元件的一項挑戰，其減少使用壽命。在這一點上，通常藉由在半導體晶粒的頂部上利用鈍化膜及/或環境封裝（EE）來增強耐濕遷移性。在濕度失效機制中，未充分最佳化的焊線處理通常會嚴重阻礙耐濕遷移性。
因此，需要更有效的技術以在極端環境條件和較高操作高度的情況下提高裝置可靠性。
一個整體態樣包括一種裝置，此裝置配置有具有環境保護性的墊結構，此裝置包括：半導體主體部分、至少一個環境封裝部分及輔助墊，墊經佈置在半導體主體部分上及輔助墊經佈置在墊上。裝置亦包括其中輔助墊包括在至少一個環境封裝部分上方垂直延伸的側表面的地方。
一個整體態樣包括一種形成有具有環境保護性的墊結構的裝置的方法，此方法包括以下步驟：提供半導體主體部分，在半導體主體部分上佈置墊，至少部分地提供至少一個環境封裝部分在墊上，在墊上佈置輔助墊，及佈置輔助墊以包括在至少一個環境封裝部分上方垂直延伸的側表面。
透過考慮以下詳細描述、附圖和申請專利範圍，可闡述本申請案的附加特徵、優勢和態樣或使本申請案可顯而易見。此外，應當理解，本申請案的前文概述和後文的[實施方式]皆是示例性的，且旨在提供進一步的解釋，而不限制所要求保護的本申請案的範圍。
將參考在附圖中描述及/或示出且在以下描述中詳細描述的非限制性態樣和示例來更充分地解釋本申請案的態樣及其各種特徵和有利細節。應當注意，附圖中示出的特徵不必按比例繪製，且即使沒有在本文中明確陳述，所屬技術領域中具有通常知識者也會認識到，在一態樣中的特徵可與其他態樣一起使用。可省略公知組件和處理技術的描述，以免不必要地模糊本申請案的各態樣。本文中使用的示例僅旨在促進對可實施本申請案的方式的理解，及進一步使得所屬技術領域中具通常知識者能夠實施本申請案的態樣。因此，本文的示例和態樣不應被解釋為限制本申請案的範圍；本申請案的範圍僅由所附申請專利範圍和適用法律來定義。此外，應注意的是，在所有附圖中，相似的元件符號表示相似的部分。
將理解的是，儘管在本文中可使用術語第一、第二等來描述各種元素，但這些元素不應受到這些術語的限制。這些術語僅用於區分一個元素和另一個元素。例如，在不脫離本申請案的範圍的情況下，可將第一元素稱為第二元素；類似地，可將第二元素稱為第一元素。如本文所使用的，術語「及/或」包括一個或多個相關聯的所列項目的任何組合和所有組合。
將理解的是，當將如層、區域或基板的元素稱作「在另一個元素上(on)」或「延伸到另一個元素上(on)」時，其可直接在另一個元素上或直接延伸到另一個元素上，或亦可能存在中間元素。對之，當將一個元素稱作「直接在另一個元素上(on)」或「直接延伸到另一個元素上(on)」時，則不存在中間元素。同樣地，將理解的是，當將如層、區域或基板的元素稱作「在另一個元素之上(over)」或「在另一個元素之上(over)延伸」時，其可直接在另一個元素之上或在另一個元素之上直接延伸，或亦可存在中間元素。對之，當將元素稱為「直接在另一個元素之上」或「直接在另一個元素之上延伸」時，則不存在中間元件。亦將理解的是，當將一個元素稱作「連接」或「耦接」到另一個元素時，該個元素可直接連接或耦接到該另一個元素，或可存在中間元素。對之，當將一個元素稱作「直接連接」或「直接耦接」至另一個元素時，則不存在中間元素。
本文中可使用相對術語，如「下方」、或「上方」、或「上」、或「下」、或「水平」或「垂直」，來描述如圖所示的一個元素、層或區域與另一個元素、層或區域的關係。將理解的是，這些術語及上文論述的那些術語旨在涵蓋裝置之除附圖中描繪的定向之外的不同定向。
在此使用的術語僅出於描述特定態樣的目的，其不旨在限制本申請案。如本文所用，單數形式「一」、「一個」和「該」亦意圖包括複數形式，除非上下文另外明確指出不同。將進一步理解的是，當在本文中使用時，術語「包括」及/或「包含」具體指定存在所述的特徵、整數、步驟、操作、元素及/或組件，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、組件及/或其群組。
除非另有定義，否則本文中使用的所有術語（包括技術術語和科學術語）具有與本申請案所屬技術領域中具有通常知識者所通常理解的含義相同的含義。將進一步理解的是，除非在本文中明確定義，否則應將本文中所使用的術語解釋為具有與本說明書和相關領域的上下文中的含義一致的含義，且將不以理想化或過度正式的意義來解釋本文中所使用的術語。
參考圖12，其示出了裝置1；裝置1可包括墊結構2。墊結構2可包括用於附接導線3的墊5。參考圖13，裝置1可進一步包括EE膜4。導線3到墊5的焊線通常是藉由將聲裂(sonicated)力6施加到裝置1的墊5上以附接導線3的處理，以進行如圖12和圖13所示的電連接。然而，未最佳化的先前焊線處理在一些情況下導致EE膜4形成如圖13所示的側壁裂紋9。具體來說，聲裂力6通常如箭頭7和箭頭8所示地穿過墊5至EE膜4，這會在EE膜4上施加力並在EE膜4上產生應力，這在一些情況下會形成如圖13所示的側壁裂紋9。圖14進一步展示了藉由Nomarksi光學顯微鏡觀察到的裝置1；裝置1示出了側壁裂紋9，側壁裂紋9可能會導致裝置壽命減少及/或半導體效能劣化。
從統計學上講，由於製造的不確定性，即使是最佳化的焊線處理亦仍會導致裝置故障及/或裝置損耗。這些製造的不確定性可包括觸地問題，此觸地問題(例如)由於彎曲的種子線而將更大的力施加到墊上。
圖1示出了根據本申請案的裝置的墊結構的橫截面視圖。
具體來說，圖1示出了可包括墊結構200的裝置100。墊結構可包括墊204、輔助墊202和至少一個環境封裝（EE）部分208。另外，墊結構200可經配置以連接到焊線210和半導體主體部分206。
在一態樣中，墊204可在半導體主體部分206上。在一態樣中，墊204可直接在半導體主體部分206上。在一態樣中，墊204可連接到半導體主體部分206。在一態樣中，墊204可直接連接到半導體主體部分206。在一態樣中，在墊204和半導體主體部分206之間可存在中間層或結構。
在一態樣中，輔助墊202可在墊204上。在一態樣中，輔助墊202可直接在墊204上。在一態樣中，可將輔助墊202連接到墊204。在一態樣中，可將輔助墊202直接連接到墊204。在一態樣中，在輔助墊202和墊204之間可存在中間層或結構。
在一態樣中，墊204可由金屬形成；金屬如鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鈦（Ti）、矽（Si）、鎳（Ni）、銅（Cu）、上述金屬的組合及/或諸如此類。另外，墊204可由多層及/或一個或多個金屬覆蓋物形成，如鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鈦（Ti）、矽（Si ）、鎳（Ni）、銅（Cu）、上述金屬的組合及/或諸如此類。可沿著墊204的下表面222將墊204附接到半導體主體部分206。另外，墊204可包括頂表面224和側表面220。
在一態樣中，至少一個EE部分208可部分地接觸並覆蓋墊204的側表面220。在一態樣中，至少一個EE部分208可接觸並完全覆蓋墊204的側表面220。
在一態樣中，至少一個EE部分208可部分接觸及部分覆蓋墊204的頂表面224。在一態樣中，至少一個EE部分208可部分接觸及部分覆蓋墊204的頂表面224，及使頂表面224的中心部分沒有至少一個EE部分208。
在一態樣中，輔助墊202可由如鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鈦（Ti）、矽（Si）、鎳（Ni）、銅（Cu）、上述金屬的組合及/或諸如此類的金屬形成。另外，輔助墊202可由多層及/或一個或多個金屬覆蓋物形成，如鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鈦（Ti）、矽（Si）、鎳（Ni）、銅（Cu）、上述金屬的組合及/或諸如此類。在一態樣中，輔助墊202的材料可與墊204的材料相同。在一態樣中，輔助墊202的材料和墊204的材料可不同。在一態樣中，輔助墊202可包括經配置以接觸墊204的頂表面224的底表面216。在一態樣中，輔助墊202的底表面216可接觸頂表面224的中心部分；頂表面224的中心部分可沒有至少一個EE部分208。
在一態樣中，輔助墊202可包括側表面212。在一態樣中，側表面212可包括基本上垂直於底表面216的表面及/或可基本上平行於如圖所示的y軸的表面。在一態樣中，側表面212可部分地沒有至少一個EE部分208。在一態樣中，側表面212可沒有至少一個EE部分208。在一態樣中，側表面212從至少一個EE部分208垂直延伸。在一態樣中，側表面212可如圖所示地從至少一個EE部分208沿著y軸基本上垂直延伸。在這一點上，通常可定義為在0°– 15°、0°– 2°、2°– 4°、4°– 6°、6°– 8°、8°– 10°、10°– 12°或12°– 15°內。
在一態樣中，輔助墊202可包括頂表面224。在一態樣中，頂表面224可基本上平行於底表面216。在一態樣中，頂表面224可基本上平行於如圖所示的x軸。在一態樣中，頂表面224可沒有至少一個EE部分208。
在一態樣中，輔助墊202可包括下側表面214。在一態樣中，下側表面214可連接到底表面216。在一態樣中，下側表面214可連接到側表面212。在一態樣中，下側表面214可連接到底表面216及可連接到側表面212。在一態樣中，下側表面214可接觸至少一個EE部分208。
在一態樣中，下側表面214可連接到底表面216。在一態樣中，下側表面214可在反曲點226處連接到底表面216。反曲點226可為角、邊緣、彎曲的角、彎曲的邊緣、唇部及介面等。
在一態樣中，下側表面214可連接到側表面212。在一態樣中，下側表面214可在反曲點230處連接到側表面212。反曲點230可為角、邊緣、彎曲的角、彎曲的邊緣、唇部及介面等。
在一態樣中，至少一個EE部分208可包括端部分228。端部分228可為端點、角、邊緣、彎曲的角、彎曲的邊緣、唇部、介面等。在一態樣中，反曲點226可與端部分228相鄰。在一態樣中，反曲點226可在端部分228上。在一態樣中，可將輔助墊202的部分佈置在至少一個EE部分208上方。在一態樣中，可將輔助墊202的部分佈置在端部分228的上方。在一態樣中，可將側表面212佈置在至少一個EE部分208上方。在一態樣中，可將側表面212佈置在端部分228上方。在一態樣中，可將頂表面224佈置在至少一個EE部分208上方。在一態樣中，可將頂表面224佈置在端部分228上方。應注意到的是，上文的術語意在描述相對於所圖示的y軸在另一個結構的垂直上方的結構的定向，且不應被限制或解釋為在同一軸上。在一態樣中，可沿著垂直軸及/或y軸在至少一個EE部分208的上方垂直地佈置側表面212。在一態樣中，可沿著相同的垂直軸及/或y軸將側表面212垂直地直接佈置在至少一個EE部分208的上方。在一態樣中，可沿著相同的水平軸及/或x軸佈置輔助墊202的端部分228、反曲點226和底表面216。
如下文進一步描述，至少一個EE部分208可包括單層、具有相同類型的材料的複數個層、具有不同類型的材料的複數個層及材料層的組合等。另外，如本文所述，至少一個EE部分208可包括SiN、AlO、SiO、SiO2 、AlN及/或類似物。在一態樣中，至少一個EE部分208可為鈍化層，此鈍化層為SiN。在一態樣中，可使用電漿增強化學氣相沉積（PECVD）處理來沉積鈍化層，且鈍化層可具有在大約6400埃與9600埃之間的厚度及在大約1.85與2.25之間的相對高的折射率。鈍化層的替代厚度範圍可在大約7500至8500埃之間及在大約7800至8200埃之間。分數範圍的替代折射率可在約1.95和2.15之間。也可考慮鈍化層的其他厚度範圍和其他分數範圍的折射率。另外，至少一個EE部分208可包括經佈置在下方及/或上方的具有相同類型的材料及/或具有不同類型的材料的附加層。
在一態樣中，至少一個EE部分208可為鈍化層，此鈍化層可為SiO2 ，可使用PECVD沉積具有大約750埃和1250埃之間的厚度且具有大約1.4到1.6之間的相對低的折射率的鈍化層。鈍化層的替代厚度範圍可在大約800埃與1200埃之間及在大約900埃與1100埃之間。分數範圍的替代折射率在約1.45和1.5之間。也可考慮鈍化層的其他厚度範圍和其他分數範圍的折射率。另外，至少一個EE部分208可包括經佈置在下方及/或上方的具有相同類型的材料及/或具有不同類型的材料的附加層。
在一態樣中，至少一個EE部分208可為鈍化層，此鈍化層可為SiN。可使用PECVD沉積具有大約2200埃和3800埃之間的厚度且具有大約1.85到2.25之間的相對高的折射率的鈍化層。鈍化層的替代厚度範圍可在大約2400埃與3600埃之間及在大約2800埃與3200埃之間。分數範圍的替代折射率在約1.95和2.15之間。也可考慮鈍化層的其他厚度範圍和其他分數範圍的折射率。另外，至少一個EE部分208可包括經佈置在下方及/或上方的具有相同類型的材料及/或具有不同類型的材料的附加層。
在一態樣中，可在鈍化層之上提供封裝層。封裝層可為聚醯亞胺、基於有機或聚合物的刮擦保護劑等。
圖2示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
具體來說，圖2示出了墊結構200；墊結構200可包括本文所述的任何一個或多個特徵，且至少一個EE部分208可包括多層。就這一點而言，至少一個EE部分208可包括複數個具有相同類型的材料的層、複數個具有不同類型的材料的層、材料層的組合等。此外，圖2所示的至少一個EE部分208的層數量僅是示例性的。考慮至少一個EE部分208的任何數量的層，且層的數量可基於裝置100的應用。在一態樣中，至少一個EE部分208可包括第一鈍化層、第二鈍化層和第三鈍化層中的一者或多者；可使用PECVD處理、原子層沉積（ALD）處理、或類似的沉積處理在單一沉積處理或多個沉積處理中連續沉積第一鈍化層、第二鈍化層和第三鈍化層中的一者或多者。
在一態樣中，第一鈍化層是SiN、第二鈍化層是SiO2 、第三鈍化層是SiN。在一態樣中，可使用PECVD沉積第一鈍化層；第一鈍化層可具有在大約6400至9600埃之間的厚度且具有在大約1.85至2.25之間的相對高的折射率。第一鈍化層的替代厚度範圍可在約7500至8500埃之間及在約7800至8200埃之間。分數範圍的替代折射率可在約1.95和2.15之間。也可考慮第一鈍化層的其他厚度範圍和其他分數範圍的折射率。
可使用PECVD來沉積第二鈍化層；第二鈍化層的厚度可在大約750埃與1250埃之間且具有在大約1.4與1.6之間的相對低的折射率。第二鈍化層的替代厚度範圍可在大約800埃至1200埃之間及在大約900埃至1100埃之間。分數範圍的替代折射率可在約1.45和1.5之間。也可考慮第二鈍化層的其他厚度範圍和其他分數範圍的折射率。
可使用PECVD沉積第三鈍化層；第三鈍化層的厚度可在大約2200至3800埃之間且具有大約1.85至2.25之間的相對高的折射率。第三鈍化層的替代厚度範圍可在大約2400至3600埃之間及在大約2800至3200埃之間。分數範圍的替代折射率在約1.95和2.15之間。也可考慮第三鈍化層的其他厚度範圍和其他分數範圍的折射率。
在一態樣中，第一鈍化層的厚度可大於第三鈍化層的厚度，第三鈍化層的厚度大於第二鈍化層的厚度。可在第三鈍化層之上設置封裝層。封裝層可為聚醯亞胺、基於有機或聚合物的刮擦保護劑等。另外，應注意到的是，可僅關於墊結構200的一側部參考或描述墊結構200的各種特徵。然而，墊結構200的各種特徵可存在於墊結構200的多個側部上。就這一點而言，墊結構200可包括兩個或更多個側部，且可將各個特徵佈置在多個側部中的每個側部上。
圖3示出了裝置的墊結構的橫截面視圖，其示出了根據圖1的內力。
具體來說，圖3示出了導線210與輔助墊202的連接所經歷的內力及/或內應力和外力。就這一點而言，當將導線210連接至輔助墊202時，可將如聲裂力的力232施加到導線210。通常可沿y軸及/或垂直於頂表面224施加力232。力232可導致輔助墊202內的力234及/或內力。力234可隨後導致輔助墊202內的力236及/或內部應力。力234可基本上沿如圖所示的x軸延伸。
在一態樣中，輔助墊202的側表面212可經配置以釋放與力236相關聯的應力。在一態樣中，輔助墊202的側表面212可經配置為沒有至少一個EE部分208，及力236因此不太可能損壞至少一個EE部分208。
圖4示出了根據圖1的裝置的墊結構的橫截面視圖。
具體來說，圖4示出了墊結構200的示例性尺寸。可將側表面214的長度定義為深度d1。可沿著基本上平行於x軸的線及/或基本上平行於頂表面224的線截取到深度d1。此外，可將深度d1定義為輔助墊202之沿基本上平行於x軸的線及/或基本上平行於頂表面224的線的長度或深度d2的百分比。在一些態樣中，深度d1可為深度d2的0％– 30％、深度d2的5％– 10％、深度d2的10％–15％、深度d2的15％– 20％、深度d2的20％– 25％，及深度d2的25％– 30％。
可沿著基本上平行於y軸的線及/或基本上垂直於頂表面224的線截取輔助墊202的厚度或深度d3。此外，可將深度d3定義為墊204的厚度或深度d4的百分比。在一些態樣中，深度d3可為深度d4的50％– 200％、深度d4的50％– 80％、深度d4的80％– 100％、深度d4的90％– 120％、深度d4的120％– 160％，或深度d4的160％– 200％。
圖5示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
具體來說，圖5示出了墊結構200；墊結構200可包括本文所述的任何一個或多個特徵。更具體來說，輔助墊202的圖5態樣可實施不具有下側表面214的構造。因此，在此態樣中，深度d1可等於0。
在一態樣中，輔助墊202的側表面212可經配置以釋放如圖3所示的與力相關聯的應力。在一態樣中，可將輔助墊202的側表面212配置為基本上沒有至少一個EE部分208，及力因此不太可能損壞至少一個EE部分208。在一態樣中，可將輔助墊202的部分佈置成在至少一個EE部分208的上方。在一態樣中，可將輔助墊202的部分佈置在端部分228的上方。在一態樣中，可將側表面212佈置在至少一個EE部分208的上方。在一態樣中，可將側表面212的部分佈置在端部分228的上方。在一態樣中，可將頂表面224佈置在至少一個EE部分208的上方。在一態樣中，可將頂表面224佈置在端部分228的上方。在一態樣中，可沿著相同的水平軸及/或x軸佈置端部分228和輔助墊202的底表面216。在一態樣中，可沿著垂直軸及/或y軸將側表面212垂直佈置在端部分228的上方。在一態樣中，可沿著相同的垂直軸及/或y軸將側表面212垂直地直接佈置在端部分228的上方。
在一態樣中，墊結構200可經配置以減少對至少一個EE部分208的損壞，如可導致裝置壽命降低及/或半導體效能劣化的側壁裂紋。在一態樣中，墊結構200可經配置以減少裝置壽命的降低及/或半導體效能的降低。在一態樣中，墊結構200可經配置以減少在製造期間對至少一個EE部分208的損壞，例如側壁裂紋，這可導致裝置壽命的降低及/或半導體效能的降低。在一態樣中，無需額外的光刻處理及由光刻遮罩實施的處理等處理便可實施如圖5所示的具有零金屬覆蓋層的輔助墊202(其中d1近似為0)，來形成可不延伸到至少一個EE部分208之上的輔助墊202。
圖6示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
具體來說，圖6示出了墊結構200；墊結構200可包括本文所述的任何一個或多個特徵。圖6進一步示出了墊結構200可包括墊204且可進一步包括副墊240。在一態樣中，副墊240可由如鋁(Al)、金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、矽(Si)、鎳(Ni)、銅(Cu)及上述金屬組合及/或諸如此類的金屬形成。另外，副墊240可由多層及/或一個或多個金屬覆蓋物形成，如鋁(Al)、金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、矽(Si)、鎳(Ni)、銅(Cu)及上述金屬組合及/或諸如此類。在一態樣中，副墊240的材料可與墊204的材料相同。在一態樣中，副墊240的材料和墊204的材料可不同。在一態樣中，副墊240的材料可與輔助墊202的材料相同。在一態樣中，副墊240的材料和輔助墊202的材料可不同。
如圖6所示，可將副墊240佈置在墊204下方，且可將副墊240佈置在半導體主體部分206上。可將副墊240 佈置和配置成提供額外的機械支撐，以解決本文所述的各種應力和力。另外，副墊240可經佈置和配置以提供額外的機械支撐，以解決與裝置100的任何背面處理相關的各種應力和力。就這一點而言，墊204和副墊240的組合構造可經配置以進一步吸收及/或釋放與如圖3所示之施加到輔助墊202的力相關的應力。替代地，也可想到相反的構造，相反的構造中可將副墊240佈置在墊204上方及可將墊204佈置在半導體主體部分206(未示出)上。
圖7示出了根據本申請案的製造墊結構的方法。
具體來說，圖7示出了形成與本文所述的墊結構200有關的墊結構的方法600。應注意的是，可用與本文所述態樣一致的不同順序來執行形成墊結構的方法600的各態樣。另外，應注意的是，可用與本文所述態樣一致的不同順序來執行形成墊結構的方法600的部分。此外，可將形成墊結構的方法600修改為具有與本文所揭露的各個態樣一致的更多或更少的方法。
首先，形成墊結構的方法600可包括：形成半導體主體部分206的方法。替代地，可利用單獨的方法來形成半導體主體部分206。就這一點而言，形成半導體主體部分206的步驟可包括形成實際上任何類型的裝置及半導體裝置等。在各態樣中，形成半導體主體部分206的步驟可包括：形成電晶體、形成功率裝置、形成二極體、形成發光二極體及/或諸如此類。就這一點而言，形成電晶體的步驟可包括但不限於：形成金屬半導體場效電晶體 (MESFET)、形成金屬氧化物場效電晶體(MOSFET)、形成結場效應電晶體(JFET)、形成雙極型結型電晶體(BJT)、形成絕緣閘雙極型電晶體(IGBT)、形成高電子遷移率電晶體(HEMT)及形成寬帶隙(WBG)半導體等。另外，形成二極體的步驟可包括但不限於：形成蕭特基二極體、形成非蕭特基型二極體及/或諸如此類。
形成墊結構的方法600可包括：形成一個或多個墊(602)。具體來說，墊204可形成在半導體主體部分206上。更具體地說，可如本文所述地在半導體主體部分206上構造、配置及/或佈置墊204。
在與圖6一致的態樣中，副墊240可形成在半導體主體部分206上。更具體地說，可如本文所述地在半導體主體部分206上構造、配置及/或佈置副墊240。此後，可在副墊240上形成墊204。更具體地說，可如本文所述地在副墊240上構造、配置及/或佈置墊204。
此外，形成墊結構的方法600可包括：形成如圖7所示的至少一個EE部分(604)。更具體來說，可如本文所述地在半導體主體部分206的至少一部分和墊204的至少一部分上構造、配置及/或佈置至少一個EE部分208。
在與圖6一致的態樣中，可如本文所述地在副墊240的至少一部分上構造、配置及/或佈置至少一個EE部分208。
在一態樣中，可將至少一個EE部分208修改為包括端部分228，使得墊204的頂表面224的一部分經暴露以形成輔助墊202。在一態樣中，可使用蝕刻處理來蝕刻至少一個EE部分208，使得墊204的頂表面224的一部分經暴露以形成輔助墊202。在一態樣中，蝕刻處理可包括光刻處理、由光刻遮罩實施的處理及相似的蝕刻處理。例如，蝕刻處理可包括抵抗蝕刻的遮罩材料。遮罩材料可為已使用光刻法圖案化的光阻劑。蝕刻處理可包括濕蝕刻、各向異性濕蝕刻、電漿蝕刻等中的一者或多者。
在一態樣中，至少一個EE部分208可經形成為包括端部228，使得墊204的頂表面224的一部分經暴露以形成輔助墊202。
在一態樣中，蝕刻處理可包括複數個蝕刻處理以蝕刻至少一個EE部分208的每一層。在一態樣中，蝕刻處理可包括複數個蝕刻處理以蝕刻至少一個EE部分208的每一層(包括封裝層)。
在一態樣中，蝕刻處理可同時蝕刻至少一個EE部分208之包括封裝層的每一層。在一態樣中，蝕刻處理可同時蝕刻至少一個EE部分208的每一層。
另外，形成墊結構的方法600可包括：形成輔助墊中的至少一者(606)。更具體來說，可如本文所述在墊204上構造、配置及/或佈置輔助墊202。
在與圖4一致的的態樣(d1大於0)中，輔助墊202的形成可需要其他光刻處理及光刻遮罩實施的處理等，以將輔助墊202形成為：在至少一個EE部分208之上延伸。
在與圖5一致的的態樣(d1大約為0)中，輔助墊202的形成可避免額外的光刻處理及光刻遮罩實施的處理等，以將輔助墊202行成為：可不在至少一個EE部分208之上延伸。
一旦形成輔助墊202，就可將焊線210附接到輔助墊202的頂表面224。就這一點而言，可將焊線210焊接到或以其他方式連接到輔助墊202的頂表面224。如前所述，附接焊線210的步驟可包括：施加如聲裂力的力。
參考圖1至圖7，如本文所揭露的墊結構200、形成墊結構的方法600及與墊結構200相關聯的各種概念可與由半導體主體部分206所圖示說明的各種半導體裝置一起使用。然而，墊結構200、墊結構的形成方法600及與墊結構200相關聯的各種概念實際上可應用於任何類型的裝置及半導體裝置等。在各態樣中，可將半導體主體部分206實施為電晶體、功率裝置、二極體、發光二極體及/或諸如此類。就這一點而言，電晶體類型可包括但不限於金屬半導體場效電晶體（MESFET）、金屬氧化物場效電晶體（MOSFET）、結型場效電晶體（JFET）、雙極結型電晶體（BJT）、絕緣閘雙極電晶體（IGBT）、高電子遷移率電晶體（HEMT）及寬帶隙（WBG）半導體等。術語「功率裝置」可指代經設計成用於高電壓和高電流的各種形式的電晶體和二極體。就這一點而言，二極體類型可包括但不限於可形成在碳化矽（SiC）基板上的蕭特基二極體、非蕭特基型二極體及/或諸如此類。
圖8示出了根據本申請案的實施墊結構的電晶體的一態樣的橫截面視圖。
具體來說，圖8示出了電晶體100的橫截面視圖。電晶體100可包括源極110、閘極114和汲極112。源極110、閘極114和汲極112中的每一者可包括或形成墊部分。另外，電晶體100可進一步包括其他墊部分。此外，例如與源極110、閘極114和汲極112相關聯的一個或多個墊部分可包括如本文所述的墊結構200。就這一點而言，圖8示出了形成在源極110和汲極112兩者上的墊結構200。然而，電晶體100的墊部分中的任何一者或多者可包括墊結構200。
為了保護和分離閘極114和汲極112，可在電晶體100上佈置鈍化層116。閘極114可由鉑（Pt）、鎳（Ni）及/或金（Au）形成。然而，可使用所屬技術領域中具有通常知識者已知的能夠達到蕭特基效應的其他金屬。在一態樣中，閘極114可包括可具有三層結構的蕭特基閘極接觸。由於一些材料的高黏附性，這種結構可具有優勢。在一態樣中，閘極114可進一步包括高導電金屬的覆蓋層。在一態樣中，閘極114可經配置為T形閘極。在一態樣中，閘極114可經配置為非T形的閘極。
半導體裝置（如基於III族氮化物的高電子遷移率電晶體（HEMT））是高功率放大器、射頻（RF）應用及低頻高功率開關應用中非常有希望的候選者，因III族氮化物（如氮化鎵（GaN）及其合金）的材料特性能實現高電壓、大電流及RF應用的高RF增益和線性。典型的III族氮化物HEMT包括基板、在基板上形成的III族氮化物（例如，GaN）緩衝層或溝道層，及在緩衝層或溝道層上形成的更高帶隙的III族氮化物（例如AlGaN）層。源極、汲極和閘極觸點分別電耦接到阻障層。 HEMT依賴於在較高的帶隙阻障層和較低的帶隙緩衝層或溝道層之間的介面處形成的二維電子氣體（2DEG），其中較低的帶隙材料具有較高的電子親和力。 2DEG是下部帶隙材料中的累積層且可包含高電子濃度和高電子遷移率。
本申請案包括外在半導體和本徵半導體兩者。本徵半導體是未摻雜的（純淨的）。摻雜外在半導體，這意味著已引入一種試劑來改變熱平衡時半導體的電子和空穴載流子濃度。揭露了p型半導體和n型半導體兩者，其中p型具有比電子濃度大的空穴濃度，及n型具有比空穴濃度大的電子濃度。
碳化矽（SiC）具有出色的物理和電子性能；從理論上講，碳化矽（SiC）應能生產可用相較於由矽（Si）或砷化鎵（GaAs）所產生的裝置而言的較高溫度、較高功率及較高頻率運作的電子裝置。大約4×E6 V/cm（伏特/公分）的高電擊穿場、大約2.0×E7 cm/sec的高飽和電子漂移速度和大約4.9W/cm-°K的高導熱率表明SiC適用於高頻和大功率應用。
如本文所使用地，術語「 III族氮化物」是指在氮與週期表III族中一種或多種元素（通常是鋁（Al）、鎵（Ga）和銦（In）之間形成的那些半導體化合物。術語亦指二元化合物、三元化合物和四元化合物，如GaN、AlGaN和AlInGaN。III族元素可與氮結合以形成二元化合物（例如，GaN）、三元化合物（例如，AlGaN）和四元化合物（例如，AlInGaN）。這些化合物可具有經驗方程式，其中一莫耳的氮與總共一莫耳的III族元素結合。因此，經常使用如AlxGa1-xN（其中1＞ x＞ 0）的方程式來描述這些化合物。
如III族氮化物HEMT的半導體需要改善熱積存；熱積存限制了由於洩漏電流增加而導致的可容許工作溫度。洩漏電流增加可能會導致裝置壽命的減少，這可能是部分基於DC應力及RF應力等。
進一步參考圖8，可將電晶體100實施為HEMT，及電晶體100可包括基板層102和緩衝層104。電晶體100可進一步包括經佈置在緩衝層104上的阻障層108。在一態樣中，可將阻障層108直接佈置在緩衝層104上。
在一態樣中，緩衝層104的帶隙可小於阻障層108的帶隙，以當用適當位準偏置時在緩衝層104及阻障層108間的異質介面152處形成二維電子氣體（2DEG）。在一態樣中，緩衝層104是III族氮化物材料（如GaN），及阻障層108是III族氮化物材料，如AlGaN或AlN。在一些態樣中，在基板層102和緩衝層104之間可存在（多個）中間層或（多個）區域，如成核層136。在一態樣中，在緩衝層104和阻障層108之間可存在（多個）中間層或（多個）區域（未示出）。在一態樣中，阻障層108由多層製成，如在緩衝層104上的AlN阻障層和在AlN阻障層上的AlGaN層。在一態樣中，在阻障層108與鈍化層116及/或源極110、閘極114及/或汲極112之間存在（多個）中間層或（多個）區域。在一態樣中，可逐步或連續分級這些層的組成。在一態樣中，阻障層108可從緩衝層104附近的較高百分比的Al開始、遠離緩衝層104而減少Al的百分比。
在本申請案的電晶體100的各態樣中，可在源極110和汲極112之間為閘極114提供閘極接觸。此外，在本申請案的某些態樣中，可將閘極接觸設置在阻障層108上。在一態樣中，可將閘極接觸直接佈置在阻障層108上。
圖9示出了根據本申請案的實施墊結構的電晶體的一態樣的橫截面視圖。
具體來說，圖9是可包括本申請案的任何一個或多個特徵的電晶體100。在一態樣中，圖9的電晶體100可包括圖1、圖2、圖3、圖4，圖5及/或圖6及其說明中所示的本申請案的一個或多個特徵。圖9進一步示出了電晶體100可包括間隔層117且可包括成核層136。
圖10示出了根據本申請案的實施墊結構的電晶體的一態樣的橫截面視圖。
具體來說，圖10是可包括本申請案的任何一個或多個特徵的電晶體100。在一態樣中，圖10的電晶體100可包括圖1、圖2、圖3、圖4，圖5及/或圖6及其說明中所示的本申請案的一個或多個特徵。圖10進一步示出了電晶體100可包括間隔層117、場板132和成核層136。在一態樣中，可使用複數個場板132，且可將複數個場板132中的每一者以其間的介電材料（未示出）堆疊。
在本申請案的電晶體100的態樣中，基板層102可由碳化矽（SiC）或藍寶石製成。在一些態樣中，基板層102可為半絕緣的SiC基板、p型基板、n型基板及/或諸如此類。在一些態樣中，可非常少地摻雜基板層102。在一態樣中，背景雜質水平可為低的。在一態樣中，背景雜質水平可為1E15 / cm3 或更小。在一態樣中，基板層102可由選自由6H、4H、15R、3C SiC或諸如此類組成的組的SiC形成。在另一態樣中，基板層102可為GaAs、GaN或適於本文描述的應用的其他材料。在另一態樣中，基板層102可包括藍寶石、尖晶石、ZnO、矽或能夠支持III族氮化物材料的生長的任何其他材料。
可在基板層102上形成緩衝層104及/或成核層136。在一態樣中，緩衝層104形成在基板層102上。在一態樣中，緩衝層104直接形成在基板層102上。在一態樣中，成核層136可形成在基板層102上。在一態樣中，成核層136可直接形成在基板層102上。在整個所描述的結構中，一個或多個中間層及/或一個或多個區域是可能的。
在本申請案的電晶體100的各態樣中，成核層136可形成在基板層102上，以減少基板層102與電晶體100中的下一層之間的晶格不匹配。成核層136可包括許多不同的材料，如III族氮化物材料，其中合適的材料是Alz Ga1-z N（0 ＜= z ＜= 1）。可使用如金屬氧化物化學氣相沉積（MOCVD）、氫化物氣相磊晶（HVPE）、分子束磊晶（MBE）或諸如此類的已知半導體生長技術在基板層102上形成成核層136。在其他態樣中，在成核層136與基板層102之間可存在中間層。在其他態樣中，在成核層136與緩衝層104之間可存在中間層。
緩衝層104可為III族氮化物，如GaN、氮化鋁鎵（AlGaN）、氮化鋁（AlN）、Alx Gay In（ 1-xy ） N（其中0 ＜= x ＜= 1，0 ＜= y ＜= 1，x + y ＜= 1）、Alx Iny Ga1-x-y N（其中0 ＜= x ＜= 1和0 ＜= y ＜= 1）等或其他合適的材料，緩衝層104也可包括如AlN的III族氮化物材料的成核層136。在一態樣中，緩衝層104由AlGaN形成。緩衝層104可為p型材料或替代地可為不摻雜的。在一態樣中，AlN成核層136可用於黏附到基板層102，且AlN成核層136可幫助生長緩衝層104。可將緩衝層104結合到基板層102。在一態樣中，成核層136可為AlGaN。
在一態樣中，緩衝層104可為高純度的GaN。在一態樣中，緩衝層104可為高純度的GaN，此高純度的GaN可為低摻雜的n型。在一態樣中，緩衝層104亦可在緩衝層104之與阻障層108相反的另一側上使用較高帶隙的III族氮化物層作為背阻障（如AlGaN背阻障），以實現更好的電子侷限。
在本申請案的電晶體100的各態樣中，可在緩衝層104上形成阻障層108。在一態樣中，阻障層108可直接形成在緩衝層104上。阻障層108可在緩衝層104與源極110、汲極112和閘極114之間提供附加層。阻障層108可為AlGaN、AlN、III族氮化物、InAlGaN或其他合適的材料。在一態樣中，阻障層108可為AlGaN。在一態樣中，阻障層108可為不摻雜的。在一態樣中，阻障層108可被摻雜。在一態樣中，阻障層108可為n型材料。在一些態樣中，阻障層108可具有多個n型材料層，此多個n型材料層具有不同載流子濃度。在一態樣中，阻障層108可為III族氮化物或其組合。在一態樣中，緩衝層104的帶隙可小於阻障層108的帶隙。在一態樣中，緩衝層104的帶隙可小於阻障層108的帶隙，以當用適當位準偏置時在緩衝層104和阻障層108之間的異質介面152處形成二維電子氣體（2DEG）。在一態樣中，在阻障層108上及/或在整個結構中，附加的（多個）III族氮化物層或（多個）區域及/或其他不同材料的（多個）層或（多個）區域是可能的。任何層及/或區域可具有均勻、不均勻、漸變及/或變化的組成、厚度及/或摻雜。
在本申請案的電晶體100的各態樣中，源極110及/或汲極112可直接連接至阻障層108。在一態樣中，源極110及/或汲極112可間接連接至阻障層108。在一態樣中，阻障層108可包括在源極110及/或汲極112下方的為N+ 材料的區域。在一態樣中，阻障層108可包括在源極110及/或汲極112下方的被Si摻雜的區域。
在本申請案的電晶體100的各態樣中，源極110及/或汲極112可直接連接至緩衝層104。在一態樣中，源極110及/或汲極112可間接連接至緩衝層104。在一態樣中，緩衝層104可包括在源極110及/或汲極112下方的為N+ 材料的區域。在一態樣中，緩衝層104可包括在源極110及/或汲極112下方的被Si摻雜的區域。
為了保護和分離閘極114和汲極112，可將鈍化層116設置在阻障層108上、與緩衝層104相對的一側上，鄰近閘極114和汲極112。鈍化層116可為由SiN、AlO、SiO、SiO2 、AlN等或結合上述多層的組合製成的鈍化層。在一態樣中，鈍化層116是由SiN製成的鈍化層。在一態樣中，可使用MOCVD，電漿化學氣相沉積（CVD）、熱絲CVD或濺射來沉積鈍化層116。在一態樣中，鈍化層116可包括Si3 N4 的沉積。在一態樣中，鈍化層116形成絕緣層。在一態樣中，鈍化層116形成絕緣體。在一態樣中，鈍化層116可為介電質。
在本申請案的電晶體100的各態樣中，可在源極110和汲極112之間的閘極114之上形成不導電的間隔層117。在一態樣中，間隔層117可包括一層非導電的材料，如介電質。在一態樣中，間隔層117可包括多個不同的介電質層或介電質層的組合。在一態樣中，間隔層117可具有許多不同的厚度，其中合適的厚度範圍為大約0.5至2微米。
在一態樣中，間隔層117可包括如介電材料或絕緣材料的材料，如SiN及SiO2 等。在一些態樣中，間隔層117可為鈍化層，如SiN、AlO、SiO、SiO2 、AlN等，或結合上述多層的組合。
在本申請案的電晶體100的態樣中，可將緩衝層104設計為費米能階在帶隙的上半部中的高純度類型，這使在GaN HEMT中通常觀察到的慢速捕捉效應最小化。就這一點而言，費米能階以下的陷阱總是被填充，因此可防止慢速的瞬變。在一些態樣中，緩衝層104可與實現良好的晶體品質一致地儘可能地薄。申請人已展示了好品質的0.4 µm層。
在本申請案的電晶體100的各態樣中，III族氮化物成核層136及/或緩衝層104可經由如MOCVD（金屬有機化學氣相沉積）、HVPE（氫化物氣相磊晶）或MBE（分子束磊晶）的磊晶晶體生長方法生長在基板層102上。成核層136的形成可取決於基板層102的材料。
在本申請案的電晶體100的各態樣中，緩衝層104可形成有橫向磊晶生長（LEO）。LEO可例如改善GaN層的晶體品質。當HEMT的半導體層是磊晶時，在其上生長每個磊晶層的層可影響裝置的特性。例如，LEO可降低磊晶GaN層中的錯位密度。
在本申請案的電晶體100的各態樣中，緩衝層104可包括非極性GaN。在一態樣中，緩衝層104可包括半極性GaN。在一態樣中，緩衝層104可包括熱壁磊晶。在一態樣中，緩衝層104可包括厚度在.15微米至.25微米、.2微米至.3微米、.25微米至.35微米、.3微米至.35、.35微米至.4微米、.4微米至.45微米、.45微米至.5微米、.5微米至.55微米或.15微米至.55微米範圍內的熱壁磊晶。
在本申請案的電晶體100的各態樣中，可在源極110、汲極112和閘極114中的一者或多者上設置一個或多個金屬覆蓋物。覆蓋物可為Au、Ag、Al、Pt、Ti、Si、Ni、Al及/或Cu。其他合適的高導電金屬也可用於覆蓋物。
在一態樣中，可將場板132佈置在閘極114和汲極112之間的間隔層117上。在一態樣中，可將場板132沉積在閘極114和汲極112之間的間隔層117上。在一些態樣中，場板132可與閘極114相鄰，且介電材料的附加間隔層117可至少部分地包括在閘極114之上，以將閘極114與場板132（未示出）隔離。在一些態樣中，場板132可與閘極114重疊，且介電材料的附加間隔層117可至少部分地包括在閘極114之上，以將閘極114與場板132隔離。
場板132可從閘極114的邊緣延伸不同的距離，其中合適的距離範圍大約為0.1到2微米。在一些態樣中，場板132可包括許多不同的導電材料，其中合適的材料為使用標準金屬化方法沉積的金屬或金屬的組合。在一態樣中，場板132可包括鈦、金、鎳、鈦/金及鎳/金或諸如此類。
在一態樣中，可在閘極114和汲極112之間的間隔層117上形成場板132，其中場板132靠近閘極114但不與閘極114重疊。在一態樣中，閘極114和場板132之間的空間可足夠寬以將閘極114與場板132隔離，同時空間也足夠小以最大化場板132所提供的場效應。
在某些態樣中，場板132可減小電晶體100中的峰值工作電場。在某些態樣中，場板132可減少電晶體100中的峰值工作電場，且可增加電晶體100的擊穿電壓。在某些態樣中，場板132可減小電晶體100中的峰值工作電場，且可減少在電晶體100中的俘獲。在某些態樣中，場板132可減少電晶體100中的峰值工作電場，且可減少電晶體100中的洩漏電流。
在本申請案的電晶體100的各態樣中，源極110和汲極112可相對於閘極114對稱。在一些裝置應用態樣中，源極110和汲極112可相對於閘極114不對稱。
圖11示出了根據本申請案的製造電晶體的方法。
具體來說，圖11示出了用於製造本申請案的電晶體100的示例性方法800。應注意的是，方法800僅是示例性的，且可與本文揭露的各態樣一致地修改方法800。
方法800可在方框802處藉由形成基板層102開始。基板層102可由碳化矽（SiC）製成。在一些態樣中，基板層102可為半絕緣的SiC基板、p型基板及n型基板及/或諸如此類。在一些態樣中，可非常少地摻雜基板層102。在一態樣中，背景雜質水平可為低的。在一態樣中，背景雜質水平可為1E15/cm3 或更小。基板層102可由SiC形成；SiC選自由6H、4H、15R、3C SiC或諸如此類組成的組。在另一態樣中，基板層102可為GaAs、GaN或適合於本文所描述的應用的其他材料。在另一態樣中，基板層102可包括尖晶石、ZnO、矽或能夠支持III族氮化物材料的生長的任何其他材料。另外，上述處理可包括與本申請案一致的任何其他態樣。
在方框804處可在基板層102上形成緩衝層104。可在基板層102上生長或沉積緩衝層104。在一態樣中，緩衝層104可為GaN。在另一態樣中，緩衝層104可由LEO形成。在一態樣中，成核層136可形成在基板層102上，且緩衝層104可形成在成核層136上。緩衝層104可生長或沉積在成核層136上。在一態樣中，緩衝層104可為GaN。在另一態樣中，緩衝層104可由LEO形成。另外，上述處理可包括與本申請案一致的任何其他態樣。
在方框806處，可在緩衝層104上形成阻障層108。阻障層108可為n型導電層或者可為未摻雜的。在一態樣中，阻障層108可為AlGaN。在一態樣中，阻障層108可直接形成在緩衝層104上。阻障層108可在緩衝層104與源極110，汲極112和閘極114之間提供附加層。阻障層108可為AlGaN、AlN、III族氮化物、InAlGaN或其他合適材料。在一態樣中，阻障層108可為AlGaN。在一態樣中，阻障層108可為不摻雜的。在一態樣中，阻障層108可為摻雜的。在一態樣中，阻障層108可為n型材料。在一些態樣中，阻障層108可具有多個n型材料層，多個n型材料層具有不同的載流子濃度。在一態樣中，阻障層108可為III族氮化物或其組合。在一態樣中，緩衝層104的帶隙可小於阻障層108的帶隙。在一態樣中，緩衝層104的帶隙可小於阻障層108的帶隙，以當用適當位準偏置時在緩衝層104和阻障層108之間的異質介面152處形成二維電子氣體（2DEG）。在一態樣中，在阻障層108上及/或在整個結構中，附加的（多個）III族氮化物層或（多個）區域及/或其他不同材料的（多個）層或（多個）區域是可能的。任何層及/或區域可具有均勻、不均勻、漸變及/或變化的組成、厚度及/或摻雜。另外，上述處理可包括與本申請案一致的任何其他態樣。
在方框808處，可形成鈍化層116。鈍化層116可為如SiN、AlO、SiO、SiO2 、AlN或諸如此類或結合其多層的組合的鈍化層，其可沉積在阻障層108的暴露表面之上。此外，上述處理可包括與本申請案一致的任何其他態樣。
在方框810處，可將閘極114佈置在源極110和汲極112之間的阻障層108上。閘極114可在隔離物或鈍化層116的頂部上延伸。可蝕刻鈍化層116及沉積閘極114，使得閘極114的底部在阻障層108的表面上及/或在阻障層108的表面附近。可將形成閘極114的金屬圖案化以延伸跨過鈍化層116，使得閘極114的頂部形成場板132。
可藉由蒸發沉積或其他技術為閘極114形成Ni、Pt及AU或諸如此類的層。隨後可藉由沉積Pt和Au或其他合適材料來完成閘極結構。在一些態樣中，閘極114的接觸可包括Al、Ti、Si、Ni及/或Pt。
進一步地，在方法800期間，可執行附加處理812。例如，可將源極110佈置在阻障層108上。源極110可為可被退火的合適材料的歐姆接觸。例如，可在約500℃至約800℃的溫度下將源極110退火約2分鐘。然而，亦可利用其他時間和溫度。從大約30秒到大約10分鐘的時間可為(例如)可接受的。在一些態樣中，源極110可包括Al、Ti、Si、Ni及/或Pt。在一態樣中，可在阻障層108中形成源極110下方的為N+ 材料的區域。在一態樣中，汲極112下方的區域可被Si摻雜。
此外，在附加處理812期間，可將汲極112佈置在阻障層108上。與源極110相同，汲極112可為Ni或其他合適材料的歐姆接觸，且也可用類似方式退火。在一態樣中，n+ 植入物可與阻障層108結合使用，且使觸點與植入物接觸。在一態樣中，可在阻障層108中形成汲極112下方的為N+ 材料的區域。在一態樣中，汲極112下方的區域可被Si摻雜。
可形成源極110和汲極112以形成歐姆接觸，使得當以適當位準偏置閘極114時電流經由在緩衝層104與阻障層108之間的異質介面152處感應的二維電子氣體（2DEG）在源極110和汲極112之間流動。在一態樣中，異質介面152可在.005μm至.007μm、.007μm至.009μm及.009μm至.11μm的範圍內。
此外，在附加處理812的一些態樣期間，可將場板132佈置在另一保護層的頂部上，且可與閘極114分離。在一態樣中，可將場板132沉積在閘極114和汲極112之間的間隔層117上。在一些態樣中，場板132可包括許多不同的導電材料，其中合適的材料是使用標準金屬化方法沉積的金屬或金屬的組合。在一態樣中，場板132可包括鈦、金、鎳、鈦/金、鎳/金或諸如此類。在一態樣中，可使用複數個場板132。在一態樣中，可使用複數個場板132，且可將複數個場板132中的每一者以其間的介電材料堆疊。在一態樣中，場板132朝著閘極114的邊緣(其朝著汲極112)延伸。在一態樣中，場板132朝著源極110延伸。在一態樣中，場板132朝著汲極112和朝著源極110延伸。在另一態樣中，場板132不朝著閘極114的邊緣延伸。最後，結構可由如氮化矽的介電間隔層117覆蓋。也可類似於鈍化層116來實施介電間隔層117。此外，應注意到的是，圖中所示的閘極114的橫截面形狀是示例性的。例如，在一些態樣中，閘極114的橫截面形狀可不包括T形延伸部。可使用閘極114的其他構造。此外，上述處理可包括與本申請案一致的任何其他態樣。
進一步地，在方法800期間，可執行形成與本文所述的墊結構200有關的墊結構的方法600。如上所述，形成墊結構的方法600可包括以下步驟：形成一個或多個墊中的一者或多者(602)；形成至少一個EE部分(604)，及/或形成輔助墊中的至少一者(606)。一旦形成輔助墊202，就可將焊線210附接到輔助墊202的頂表面224。
應注意到的是，可用與上述各態樣一致的不同順序執行方法800的各態樣。另外，應注意到的是，可用與上述各態樣一致的不同順序來執行方法800的各部分。此外，可將方法800修改為具有更多或更少的與本文所揭露的各態樣一致的方法。
因此，本申請案已提供用於晶粒墊和具有晶粒墊的半導體的方法和裝置，此等晶粒墊具有改善的環境保護性，以應對極端的溫度範圍、濕度範圍及/或許多其他環境條件。此外，本申請案已提供用於晶粒墊和具有晶粒墊的半導體的方法和裝置，此等晶粒墊具有改善的環境保護性，以應對在延長的時間段期間在額定電流和電壓下或接近額定電流和電壓下的操作。另外，本申請案已提供用於晶粒墊和具有晶粒墊的半導體的方法和裝置，此等晶粒墊具有改善的環境保護性，以應對如不足的最佳化焊線處理等製造問題。此外，本申請案已提供用於晶粒墊和具有晶粒墊的半導體的方法和裝置，以減少對至少一個EE部分208的損壞(如側壁裂紋)，這可能會導致裝置壽命降低及/或半導體效能劣化。另外，本申請案已提供用於晶粒墊和具有晶粒墊的半導體的方法和裝置，以減少裝置壽命的降低及/或半導體效能的劣化。
在特定態樣中，本申請案的電晶體100可用於射頻（RF）應用中。在其他態樣中，可在連接到無線裝置的無線基地台中使用本申請案的電晶體100。在進一步的態樣中，本申請案的電晶體100可用於無線裝置中。
在本申請案中，應當理解的是，對無線裝置的引用旨在涵蓋如行動電話、平板電腦、遊戲系統、MP3播放器、個人電腦、PDA、使用者設備（UE）和諸如此類的電子裝置。「無線裝置」旨在涵蓋可連接到無線通訊網路的任何兼容的行動技術計算裝置，如行動電話、行動設備、行動基地台、使用者設備、蜂窩電話、智慧型手機、手持裝置、無線傳輸器、遠端警報裝置、基於物聯網（IoT）的無線裝置或可由無線網路支持的其他行動計算裝置。無線裝置可利用如GSM、CDMA、無線區域環路、Wi-Fi、WiMAX、其他廣域網路（WAN）技術、3G技術、4G技術、5G技術及LTE技術等的無線通訊技術。
在本申請案中，應當理解的是，對無線基地台的引用旨在涵蓋基地收發器站（BTS）、節點B裝置、基地台（BS）裝置及演進型節點B裝置等，其有助於無線裝置和網路之間的無線通訊。無線基地台及/或網路可利用無線通訊技術，如GSM、CDMA、無線區域環路、Wi-Fi、WiMAX、其他廣域網路（WAN）技術、3G技術、4G技術、5G技術及LTE技術等。
在特定態樣中，本申請案的電晶體100可用於功率半導體裝置中。在一態樣中，功率半導體裝置可用於功率模組，功率模組可包括針對如氮化鎵（GaN）、碳化矽（SiC）和氮化鎵（GaN）之類的最新寬帶隙功率半導體裝置而最佳化的結構；與現有技術相比，此等半導體裝置能夠承載大量電流和電壓且能夠以越來越快的速度進行切換。功率裝置可包括寬帶隙（WBG）半導體，其包括氮化鎵（GaN）、碳化矽（SiC）及諸如此類，且此等功率裝置相對於常規作為功率裝置材料的矽（Si）而言具有眾多優勢。然而，本申請案的各個態樣可利用Si型功率裝置且實現本文描述的許多益處。
在各態樣中，d1、d2、d3及/或d4的尺寸可為關鍵，以應對極端的溫度範圍、濕度範圍及/或許多其他環境條件、在延長的時間段內以額定電流和電壓或接近額定電流和電壓運作，及應對製造問題，如未充分最佳化的焊線處理及其他問題。
示例
示例1。一種配置有具有環境保護性的墊結構的裝置，此裝置包括：半導體主體部分；墊；至少一個環境封裝部分；輔助墊；墊經佈置在半導體主體部分上；輔助墊經佈置在墊上，其中輔助墊包括在至少一個環境封裝部分上方垂直延伸的側表面。
示例2。根據本文所述的任何示例的裝置，其中側表面沒有至少一個環境封裝部分。
示例3。根據本文所述的任何示例的裝置，其中至少一個環境封裝部分包括經佈置在墊上的端部分，且輔助墊的至少部分經垂直地佈置在端部分上方。
示例4。根據本文所述的任何示例的裝置，其中：至少一個環境封裝部分包括經佈置在墊上的端部分；及輔助墊的側表面經配置以從至少一個環境封裝部分的端部分垂直地延伸。
示例5。根據本文所述的任何示例的裝置，其中輔助墊的頂表面經佈置在至少一個環境封裝部分上方。
示例6。根據本文所述的任何示例的裝置，其中輔助墊經配置為連接到焊線。
示例7。根據本文所述的任何示例的裝置，其中：墊包括頂表面和側表面；及至少一個環境封裝部分經配置以部分接觸並覆蓋墊的側表面。
示例8。根據本文所述的任何示例的裝置，其中：至少一個環境封裝部分經配置以部分地接觸並部分地覆蓋墊的頂表面，且使頂表面的中心部分沒有至少一個環境封裝部分；及輔助墊包括底表面，底表面經配置以在中心部分中接觸墊的頂表面。
示例9。根據本文所述的任何示例的裝置，其中至少一個環境封裝部分包括以下各者中之至少一者：為SiN的層、為SiO2 的層及封裝層。
示例10。根據本文所述的任何示例的裝置，其中至少一個環境封裝部分包括多層。
示例11。根據本文所述的任何示例的裝置，其中墊結構經配置以減少對至少一個環境封裝部分的損壞。
示例12。根據本文所述的任何示例的裝置，其中半導體主體部分包括基板、源極、閘極和汲極。
示例13。根據本文所述的任何示例的裝置，其中半導體主體部分包括：基板；基板上的緩衝層；緩衝層上的阻障層；阻障層上的鈍化層；經電耦合至阻障層的源極；經電耦合至阻障層的閘極，及經電耦合至阻障層的汲極。
示例14。一種形成有具有環境保護性的墊結構的裝置的方法，方法包括以下步驟：提供半導體主體部分；在半導體主體部分上佈置墊；至少部分地在墊上提供至少一個環境封裝部分；在墊上佈置輔助墊，及設置輔助墊以包括在至少一個環境封裝部分上方垂直延伸的側表面。
示例15。根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：將側表面配置為沒有至少一個環境封裝部分。
示例16。根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：將至少一個環境封裝部分配置為包括經佈置在墊上的端部分，及將至少部分的輔助墊佈置在端部分垂直上方。
示例17. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：配置至少一個環境封裝部分以包括經佈置在墊上的端部分，及配置輔助墊的側表面以在至少一個環境封裝部分的端部分上方垂直延伸。
示例18. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：提供經佈置在至少一個環境封裝部分上方的輔助墊的頂表面。
示例19. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：配置輔助墊以連接到焊線。
示例20. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：將墊配置為包括頂表面和側表面，及設置至少一個環境封裝部分以部分接觸並覆蓋墊的側表面。
示例21. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：佈置至少一個環境封裝部分以至少部分接觸並部分覆蓋墊的頂表面並刻蝕頂表面的中心部分以不具有至少一個環境封裝部分，及配置輔助墊以包括底表面以在中心部分中接觸墊的頂表面。
示例22. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：將輔助墊配置為包括與墊的頂表面接觸的底表面。
示例23. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：用下列各者中的至少一者配置至少一個環境封裝部分：為SiN的層、為SiO2 的層和封裝層。
示例24. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：將至少一個環境封裝部分配置為多層。
示例25. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，進一步包括以下步驟：配置墊結構以減少對至少一個環境封裝部分的損壞。
示例26. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，其中提供半導體主體部分的步驟進一步包括：提供基板、閘極、源極和汲極。
示例27. 根據本文所述的任何示例之形成有具有環境保護性的墊結構的裝置的方法，其中提供半導體主體部分的步驟進一步包括：提供基板；在基板上設置緩衝層；在緩衝層上設置阻障層；將源極電耦合到阻障層；將閘極電耦合到阻障層；將汲極電耦合到阻障層；在阻障層上形成鈍化層，及形成與阻障層電耦合的閘極。
雖然已根據示例性態樣描述了本申請案，但所屬技術領域中具有通常知識者將認識到，可透過對所附申請專利範圍的精神和範疇進行修改來實施本申請案。上文給出的這些示例僅是說明性的，並不意味著是本申請案的所有可能的設計、態樣、應用或修改的詳盡列表。
1:裝置 2:墊結構 3:導線 4:EE膜 5:墊 6:聲裂力 7:箭頭 8:箭頭 9:側壁裂紋 100:裝置/電晶體 102:基板層。 104:緩衝層 108:阻障層 110:源極 112:汲極 114:閘極 116:鈍化層 117:間隔層 132:基場板 136:成核層 152:異質介面 200:墊結構 202:輔助墊 204:墊 206:半導體主體部分 208:至少一個EE部分 210:焊線 212:側表面 214:下側表面 216:底表面 220:側表面 222:下表面 224:頂表面 226:反曲點 228:端部分 230:反曲點 232:力 234:力 236:力 600:方法 602:步驟 604:步驟 606:步驟 800:方法 802:方框 804:方框 806:方框 808:方框 810:方框 812:附加處理
經包括以提供對本申請案的進一步理解的附圖經併入本說明書中並構成本說明書的一部分；附圖示出了本申請案的各個態樣，且與[實施方式]一起用於解釋本申請案的原理。相較於對於基本理解本申請案及可在其中實施本申請案的各種方式所需的本申請案的結構細節的詳細程度，不嘗試更詳細地示出本申請案的結構細節。在圖式中：
圖1示出了根據本申請案的裝置的墊結構的橫截面視圖。
圖2示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
圖3示出了裝置的墊結構的橫截面視圖，其示出了根據圖1的內力。
圖4示出了根據圖1的裝置的墊結構的橫截面視圖。
圖5示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
圖6示出了根據本申請案的另一態樣的裝置的墊結構的橫截面視圖。
圖7示出了根據本申請案的製造墊結構的方法。
圖8示出了根據本申請案實施墊結構的電晶體的一態樣的橫截面視圖。
圖9示出了根據本申請案實施墊結構的電晶體的一態樣的橫截面視圖。
圖10示出了根據本申請案實施墊結構的電晶體的一態樣的橫截面視圖。
圖11示出了根據本申請案的製造電晶體的方法。
圖12示出了具有墊結構的裝置的俯視圖。
圖13示出了具有根據圖12的墊結構的裝置的橫截面視圖。
圖14示出了由Nomarksi光學顯微鏡所觀察的具有根據圖12的墊結構的裝置的視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:裝置/電晶體
200:墊結構
202:輔助墊
204:墊
206:半導體主體部分
208:至少一個EE部分
210:焊線
212:側表面
214:下側表面
216:底表面
220:側表面
222:下表面
224:頂表面
226:反曲點
228:端部分
230:反曲點

Claims (20)

  1. 一種配置有一墊結構之裝置，該墊結構具有環境保護性，該裝置包括：一半導體主體部分；一墊；至少一個環境封裝部分；一輔助墊(supplemental pad)；該墊經佈置在該半導體主體部分上；及該輔助墊經佈置在該墊上，其中該輔助墊包括側表面，該等側表面在該至少一個環境封裝部分上方垂直延伸；且其中該輔助墊包括一頂表面，該頂表面經配置以接合一焊線(bonding wire)。
  2. 如請求項1所述的裝置，其中該等側表面沒有該至少一個環境封裝部分。
  3. 如請求項1所述的裝置，其中該至少一個環境封裝部分包括經佈置在該墊上的端部分，且該輔助墊的至少部分經垂直地佈置在該等端部分上方。
  4. 一種配置有一墊結構之裝置，該墊結構具有環境保護性，該裝置包括：一半導體主體部分；一墊；至少一個環境封裝部分；一輔助墊(supplemental pad)； 該墊經佈置在該半導體主體部分上；及該輔助墊經佈置在該墊上，其中該輔助墊包括側表面，該等側表面在該至少一個環境封裝部分上方垂直延伸，其中：該至少一個環境封裝部分包括經佈置在該墊上之端部分；且該輔助墊的該等側表面經配置成從該至少一個環境封裝部分的該等端部分垂直地延伸。
  5. 如請求項1所述的裝置，進一步包括：一副墊(secondary pad)，經佈置在該半導體主體部分與該墊之間，其中該輔助墊的一頂表面被佈置在該至少一個環境封裝部分上方；且其中該副墊和該墊被佈置在該至少一個環境封裝部分的至少一部分下方。
  6. 如請求項1所述的裝置，其中：該墊包括一頂表面和側表面；且該至少一個環境封裝部分經配置以部分接觸並覆蓋該墊的該等側表面。
  7. 如請求項1所述的裝置，其中：該至少一個環境封裝部分經配置以部分接觸並部分覆蓋該墊的一頂表面，且使該頂表面的一中心部分沒有該至少一個環境封裝部分；且 該輔助墊包括一底表面，該底表面經配置成在該中心部分中接觸該墊的該頂表面。
  8. 如請求項1所述的裝置，其中該至少一個環境封裝部分包括多層。
  9. 一種配置有一墊結構之裝置，該墊結構具有環境保護性，該裝置包括：一半導體主體部分；一墊；至少一個環境封裝部分；一輔助墊(supplemental pad)；該墊經佈置在該半導體主體部分上；及該輔助墊經佈置在該墊上，其中該輔助墊包括側表面，該等側表面在該至少一個環境封裝部分上方垂直延伸，其中該墊結構經配置以減少對該至少一個環境封裝部分的損壞。
  10. 如請求項1所述的裝置，其中該半導體主體部分包括一基板、一源極、一閘極和一汲極。
  11. 一種形成有具有環境保護性的一墊結構的一裝置之方法，該方法包括以下步驟：提供一半導體主體部分；在該半導體主體部分上佈置一墊；在該墊上至少部分地提供至少一個環境封裝部分；在該墊上佈置一輔助墊(supplemental pad)；及 將該輔助墊佈置成包括側表面，該等側表面在該至少一個環境封裝部分上方垂直延伸，其中該輔助墊包括一頂表面，該頂表面經配置以接合一焊線(bonding wire)。
  12. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：將該等側表面配置為沒有該至少一個環境封裝部分。
  13. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：將該至少一個環境封裝部分配置為包括端部分，該等端部分經佈置在該墊上，及將該輔助墊的至少一部分垂直地佈置在該等端部分上方。
  14. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：將該至少一個環境封裝部分配置為包括端部分，該等端部分經佈置在該墊上，及將該輔助墊的該等側表面配置成在該至少一個環境封裝部分的該等端部上方垂直延伸，使得該輔助墊的該等側表面不覆蓋該至少一個環境封裝部分的該等端部分。
  15. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：提供一副墊(secondary pad)，該副墊佈置在該半導體主體部分與該墊之間；及提供該輔助墊的一頂表面，該輔助墊的該頂表面佈置 在該至少一個環境封裝部分上方，其中該副墊和該墊被佈置在該至少一個環境封裝部分的至少一部分下方。
  16. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：將該墊配置成包括一頂表面和側表面；及佈置該至少一個環境封裝部分以部分接觸並覆蓋該墊的該等側表面。
  17. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：佈置該至少一個環境封裝部分以至少部分接觸並部分覆蓋該墊的一頂表面，且蝕刻該頂表面的一中心部分以不具有該至少一個環境封裝部分；及將該輔助墊配置為包括一底表面，以在該中心部分中接觸該墊的該頂表面。
  18. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，進一步包括以下步驟：將該至少一個環境封裝部分配置為多層。
  19. 一種形成有具有環境保護性的一墊結構的一裝置之方法，該方法包括以下步驟：提供一半導體主體部分；在該半導體主體部分上佈置一墊；在該墊上至少部分地提供至少一個環境封裝部分；在該墊上佈置一輔助墊(supplemental pad)； 將該輔助墊佈置成包括側表面，該等側表面在該至少一個環境封裝部分上方垂直延伸；及配置該墊結構以減少對該至少一個環境封裝部分的損壞。
  20. 如請求項11所述的形成有具有環境保護性的一墊結構的一裝置之方法，其中該提供一半導體主體部分之步驟進一步包括以下步驟：提供一基板、一閘極、一源極和一汲極。
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