KR101813174B1 - 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터 - Google Patents

게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터 Download PDF

Info

Publication number
KR101813174B1
KR101813174B1 KR1020100096522A KR20100096522A KR101813174B1 KR 101813174 B1 KR101813174 B1 KR 101813174B1 KR 1020100096522 A KR1020100096522 A KR 1020100096522A KR 20100096522 A KR20100096522 A KR 20100096522A KR 101813174 B1 KR101813174 B1 KR 101813174B1
Authority
KR
South Korea
Prior art keywords
gate
drain
source
connection wiring
connection
Prior art date
Application number
KR1020100096522A
Other languages
English (en)
Other versions
KR20120035046A (ko
Inventor
황인준
김종섭
최혁순
홍기하
신재광
오재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100096522A priority Critical patent/KR101813174B1/ko
Publication of KR20120035046A publication Critical patent/KR20120035046A/ko
Application granted granted Critical
Publication of KR101813174B1 publication Critical patent/KR101813174B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

게이트에 의해 둘러싸인 HEMT에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 HEMT는 2DEG를 포함하는 채널층, 상기 채널층에 상기 2DEG를 유발시키는 분극층 및 상기 분극층 상에 형성된 소스, 드레인 및 게이트를 포함하고, 상기 게이트는 상기 드레인을 완전히 둘러싼다. 상기 게이트는 원형 또는 비원형으로 드레인을 둘러쌀 수 있다.

Description

게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터{High Electron Mobility Transistor}
본 발명의 일 실시예는 전력소자에 관한 것으로써, 보다 자세하게는 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)에 관한 것이다.
HEMT는 채널층에 2차원 전자가스(2-Dimensional Electron Gas)(이하, 2DEG)가 포함한다. 따라서 HEMT는 높은 캐리어 이동도(high mobility)를 가질 수 있다. HEMT는 게이트 아래의 2DEG가 제거된 노멀리 오프(normally off) 상태를 가질 수 있다. 이에 따라, HEMT는 E-모드(Enhancement-mode)로 동작될 수 있고 HEMT의 절연 파괴전압은 높아질 수 있다.
HEMT를 형성할 때, 게이트, 소스 및 드레인이 형성된 후, dielectric 공정과 metal line 공정이 뒤따르게 된다. 그런데 이러한 후속공정을 거친후 HEMT의 누설 전류가 증가되는데, 이는 후속 공정에서 플라즈마에 의한 GaN 계면의 손상(damage)에 기인한다.
본 발명의 일 실시예는 소스와 드레인 사이에 누설전류를 방지할 수 있는 HEMT를 제공한다.
본 발명의 일 실시예에 의한 HEMT는 2DEG를 포함하는 채널층, 상기 채널층에 상기 2DEG를 유발시키는 분극층 및
상기 분극층 상에 형성된 소스, 드레인 및 게이트를 포함하고, 상기 게이트는 상기 드레인을 완전히 둘러싼다.
이러한 HEMT에서, 상기 게이트는 원형 또는 비원형으로 상기 드레인을 둘러쌀 수 있다.
상기 소스는 상기 게이트 양측에 하나씩 구비될 수 있다.
상기 소스, 드레인 및 게이트는 각각 소스 연결배선, 드레인 연결배선 및 게이트 연결배선에 연결될 수 있다.
상기 각 연결배선은 상기 분극층으로부터 동일한 높이로 또는 다른 높이로 구비될 수 있다.
상기 드레인 연결배선은 상기 소스 및 게이트 연결배선보다 높은 위치에 구비될 수 있다.
상기 연결배선들의 폭은 동일하거나 다를 수 있다.
상기 드레인 및 소스 연결배선 중 하나는 상기 분극층 및 상기 채널층 아래에 위치하고, 상기 분극층 및 채널층을 관통하는 콘택 플러그를 통해 상기 소스 및 드레인 중 대응하는 것에 연결될 수 있다.
상기 게이트 연결배선은 상기 게이트와 동일 평면 상에 구비될 수 있다.
상기 연결배선들은 각각 복수로 구비될 수 있다. 이때, 상기 분극층으로부터 상기 연결배선들의 높이는 상기 연결배선들 각각의 폭보다 크고, 상기 연결배선들 사이의 간격보다 클 수 있다.
본 발명의 일 실시예에 의한 HEMT에서 드레인은 게이트에 의해 완전히 둘러싸여 있다. 따라서 게이트에 인가되는 전압을 조절함으로써, 소스와 드레인 사이의 모든 채널은 완전히 제어될 수 있다. 이에 따라 소스와 드레인 사이의 누설전류를 줄일 수 있다.
도 1은 본 발명의 HEMT에서 소스, 드레인 및 게이트의 배치에 대한 개념을 보여주는 평면도이다.
도 2 내지 도 7은 도 1의 HEMT를 구현하는 실시예들을 나타낸 평면도 및 단면도들이다.
도 8은 도 3 내지 도 7에 도시한 HEMT와 기존의 소스, 드레인 및 게이트 구성을 갖는 것으로써, 패시베이션층이 형성된 직후의 HEMT 사이의 누설전류 특성을 보여준다.
이하, 본 발명의 일 실시예에 의한 게이트에 의해 둘러싸인 HEMT를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 HEMT에서 소스, 드레인 및 게이트의 배치에 대한 개념을 보여주는 평면도이다.
소스(24), 드레인(26) 및 게이트(20)를 제외한 나머지 HEMT 구성과 구조는 본 발명 이전에 알려진 것과 동일할 수 있다. 따라서 소스(24), 드레인(26) 및 게이트(20)를 제외한 나머지 HEMT 구성과 구조에 대해서는 별도로 설명하지 않으며, 이는 하기 실시예들에도 적용된다.
도 1을 참조하면, 드레인(26)은 게이트(20)에 의해 완전히 둘러싸여 있다. 게이트(20)는 소스(24)와 드레인(26) 사이에 존재한다. 소스(24), 드레인(26) 및 게이트(20)는 이격되어 있다. 게이트(20)와 드레인(26) 사이의 이격거리는 게이트(20)와 소스(24) 사이의 이격거리보다 길다. 드레인(26)은 원형이지만, 하기 실시예들에서 설명한 바와 같이 다른 형태일 수도 있다. 게이트(20)는 원형으로 드레인(26)을 둘러싼다. 게이트(20)의 형태는 드레인(26) 형태에 대응할 수 있다. 따라서 게이트(20)의 형태 역시 원형으로 한정되지 않고, 다른 형태일 수 있다. 소스(24)는 게이트(20) 둘레의 일부에 존재한다.
참조번호 24P와 20P는 각각 소스 콘택패드와 게이트 콘택패드이다.
도 2 내지 도 7은 도 1의 HEMT를 구현한 실시예들이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 HEMT(50)는 대면적 HEMT로서, 드레인(36)은 직선형이다. 드레인(36)은 게이트(30)에 의해 완전히 둘러싸여 있다. 게이트(30)는 사각형이다. 이 경우, 게이트(30)는 드레인(36)에 평행한 성분과 드레인(36)에 수직한 성분을 가질 수 있다. 사각형 대신에 게이트(30)는 원형으로 드레인(36)을 완전히 감쌀 수도 있다. 소스(34)는 드레인(36)과 마찬가지로 직선형이다. 소스(34)는 게이트(30)를 사이에 두고 드레인(36)과 평행하게 구비되어 있다. 소스(34)은 게이트(30) 양측에 하나씩 구비될 수 있다. 게이트(30)와 드레인(36) 사이의 거리(D1)는 게이트(30)와 소스(34) 사이의 거리(D2)보다 멀다. 대면적 HEMT(50)에는 도 3에 도시한 바와 같이 이러한 소스(34), 드레인(36) 및 게이트(30)가 일렬로 복수개 구비될 수 있다.
도 3 내지 도 7은 본 발명의 일 실시예에 의한 HEMT에서 소스, 드레인 및 게이트에 대한 다양한 연결배선 및 콘택을 보여준다. 각 도면에서 우측 도면은 평면도이고, 좌측 도면은 단면도이다. 각 도면에서 좌측 도면은 우측 도면을 A-A', B-B', C-C' 방향으로 절개한 단면을 함께 보인 것이다. 이하, 각 도면의 설명에서 동일 부재에 대한 반복 설명은 생략하고 동일 부재에 대해서는 동일 참조부호를 사용한다.
도 3을 참조하면, 게이트 연결배선(30A), 소스 연결배선(34A) 및 드레인 연결배선(36A)은 나란히 평행하게 구비될 수 있다. 연결배선들(30A, 34A, 36A)은 연결패드일 수도 있다. 연결배선들(30A, 34A, 36A)은 소스(34), 드레인(36) 및 게이트(30) 위쪽에 구비되고, 소스(34)와 드레인(36)을 수직하게 가로지르는 방향으로 배치되어 있다. 연결배선들(30A, 34A, 36A)은 소스(34)와 드레인(36)을 비스듬하게 가로지르는 방향으로 배치될 수도 있다. 소스 연결배선(34A)과 드레인 연결배선(36A) 사이의 간격은 드레인 연결배선(36A)과 게이트 연결배선(30A) 사이의 간격보다 넓을 수 있다. 게이트 연결배선(30A)은 게이트(30)에 연결된다. 소스 연결배선(34A)은 소스(34)에 연결된다. 드레인 연결배선(36A)은 드레인(36)에 연결된다. 게이트 연결배선(30A)은 게이트 콘택 플러그(30C)를 통해 게이트(30)에 연결된다. 게이트 콘택 플러그(30C)의 경우, 각 게이트 2개씩 구비되어 있으나 1개씩 구비될 수도 있다. 소스 연결배선(34A)은 소스 콘택 플러그(34C)를 통해 소스(34)에 연결된다. 드레인 연결배선(36A)은 드레인 콘택 플러그(36C)를 통해 드레인(36)에 연결된다. 게이트(30), 소스(34), 드레인(36) 및 연결배선들(30A, 34A, 36A)의 둘레에 이들을 감싸는 층간 절연층(미도시)이 구비될 수 있다. 연결배선들(30A, 34A, 36A)과 콘택 플러그들(30C, 34C, 36C)은 동일 물질일 수 있고, 동시에 혹은 시간차를 두고 형성될 수 있다.
도 3에서 참조번호 42는 채널층에 2DEG를 유발시키는 분극을 갖는 층(이하, 분극층)일 수 있는데, 예를 들면 AlGaN층일 수 있다. 그리고 참조번호 40은 분극층(42) 아래에 구비되는 하부층(40)을 나타낸다. 하부층(40)은 2DEG를 갖는 채널층을 포함하고, 더불어 복수의 층을 포함할 수 있다.
다음, 도 4를 참조하면, 소스 연결배선(34A)과 게이트 연결배선(30A)은 분극층(42) 위쪽에, 드레인 연결배선(36A)은 하부층(40)이 밑면에 구비되어 있다. 곧, 드레인 연결배선(36A)은 소스 및 게이트 연결배선(30A, 34A)과 상하로 마주하는 위치에 구비되어 있다. 드레인(36)의 위치는 도 3에서와 동일할 수 있다. 드레인(36)과 드레인 연결배선(36A)의 위치에 따라 드레인 콘택 플러그(36C)는 분극층(42)과 하부층(40)을 관통하여 드레인(36)과 드레인 연결배선(36A)을 연결한다. 드레인 연결배선(36A)이 하부층(40) 아래에 구비됨에 따라 소스 연결배선(34A)의 폭(34W)은 도 3의 경우보다 넓을 수 있다. 도면에 도시하지는 않았지만, 게이트 연결배선(30A)의 폭도 도 3의 경우보다 넓어질 수 있다. 또한, 소스 연결배선(34A)은 서로 이격되게 복수로 구비될 수 있고, 이때 복수의 소스 연결배선 각각에 대해 콘택 플러그가 구비될 수 있다.
한편, 도 4에서 드레인 연결배선(36A) 대신에 소스 연결배선(34A)이 하부층(40) 아래에 구비될 수도 있다.
다음, 도 5를 참조하면, 소스 및 드레인 연결배선(34A, 36A)의 배치는 도 3의 경우와 동일할 수 있다. 그러나 게이트 연결배선(30P)은 소스 및 드레인 연결배선(34A, 36A)보다 낮은 위치에 구비되어 있다. 게이트 연결배선(30P)과 게이트(30)와 동일 평면 상에 형성되어 있다. 게이트 연결배선(30P)은 게이트(30)의 드레인(36)에 평행한 성분에 수직한 방향으로 형성되어 있다. 게이트 연결배선(30P)과 게이트(30)는 별도의 콘택 플러그 없이 직접 연결되어 있다. 게이트 연결배선(30P)의 일부는 게이트(30)의 일부, 곧 게이트(30)의 드레인(36)에 수직한 성분으로 이용될 수 있다. 게이트 연결배선(30P)은 게이트(30)가 형성될 때, 게이트(30)와 함께 형성될 수 있다. 도 5에서 소스 및 드레인 연결배선(34A, 36A)의 폭은 도 3의 경우보다 넓을 수 있다.
도 5에서 게이트 연결배선(30A) 대신에 소스 연결배선(34A) 또는 드레인 연결배선(36A)이 게이트 연결배선(30A)처럼 형성될 수도 있다.
계속해서, 도 6을 참조하면, 게이트, 소스 및 드레인 연결배선(30A, 34A, 36A)의 기본 구성과 배열은 도 3의 경우와 동일할 수 있다. 그러나 드레인 연결배선(36A)이 게이트 및 소스 연결배선(30A, 34A) 위쪽에 구비될 수 있다. 곧, 드레인 연결배선(36A)은 게이트 및 소스 연결배선(30A, 34A)보다 분극층(42)으로부터 더 멀리 떨어져 있다. 이때, 게이트, 소스 및 드레인 연결배선(30A, 34A, 36A)의 폭은 동일하거나 다를 수 있다. 드레인 연결배선(36A)이 게이트 및 소스 연결배선(30A, 34A)보다 위쪽에 형성됨으로써, 드레인(36)에 대한 고전압 인가에 따라 드레인 연결배선(36A)으로부터 발생되는 필드(field), 예컨대 전기장이 연결배선들(30A, 34A, 36A) 아래의 활성영역(active area)에 미치는 영향을 도 3 내지 도 5의 경우보다 더 줄일 수 있다.
다음, 도 7을 참조하면, HEMT(50)의 전체적인 구성요소와 구성요소들 사이의 배치관계는 도 3의 경우와 동일할 수 있다. 다만, 게이트, 소스 및 드레인 연결배선(30A, 34A, 36A)이 각각 복수로 구비되어 있다. 도 7에는 게이트, 소스 및 드레인 연결배선(30A, 34A, 36A)이 각각 2개씩 구비된 경우를 도시하였으나, 각 연결배선은 2개 이상씩 구비될 수도 있다. 또한, 각 연결배선 별로 구비되는 수가 다를 수도 있다. 예를 들면, 게이트 연결배선(30A)은 1개, 소스 및 드레인 연결배선(34A, 36A) 중 적어도 하나는 1개 이상 또는 2개 이상 구비될 수도 있다. 각 연결배선(30A, 34A, 36A)의 수가 복수이므로 연결배선들(30A, 34A, 36A) 사이의 간격은 도 3 내지 도 6의 경우보다 좁을 수 있다.
도 7에서 연결배선들(30A, 34A, 36A)의 폭은 동일하거나 다를 수 있다. 그리고 각 연결배선들(30A, 34A, 36A) 사이의 간격은 동일하거나 다를 수 있다. 또한, 분극층(42)으로부터 각 연결배선(30A, 34A, 36A)의 높이(H1)는 각 연결배선(30A, 34A, 36A)의 폭보다 클 수 있고, 연결배선들(30A, 34A, 36A) 사이의 간격보다 클 수 있다. 각 연결배선(30A, 34A, 36A)의 높이(H1)는 다른 것으로 도시하였으나, 이는 연결배선들(30A, 34A, 36A)의 배치를 쉽게 보여주기 위한 것이며, 실제 연결배선들(30A, 34A, 36A)은 동일한 높이를 가질 수 있다. 도 7에서 연결배선들(30A, 34A, 36A)의 높이가 다른 경우, 높이(H1)는 연결배선들(30A, 34A, 36A) 중 높이가 가장 낮은 연결배선의 높이일 수 있다.
도 8은 도 3 내지 도 7에 도시한 HEMT와 기존의 소스, 드레인 및 게이트 구성을 갖는 것으로써, 패시베이션층이 형성된 직후의 HEMT 사이의 누설전류 특성을 보여준다.
도 8에서 좌측 도면은 기존의 HEMT의 누설전류 특성을, 우측 도면은 본 발명의 일 실시예에 의한 HEMT의 누설전류 특성을 나타낸다.
도 8의 좌우 도면을 비교하면, HEMT가 오프 상태일 때, 드레인 전류(Id), 곧 누설전류는 우측도면에서 훨씬 작음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20, 30:게이트 20P:게이트 콘택패드
24, 34:소스 24P:소스 콘택패드
26, 36:드레인
30A, 30P:게이트 연결배선 30C:게이트 콘택 플러그
34A:소스 연결배선 34C:소스 콘택 플러그
34W:소스 연결배선의 폭 36A:드레인 연결배선
36C:드레인 콘택 플러그 40:하부층
42:분극층 50:HEMT
D1:게이트와 드레인 사이의 간격 D2:게이트와 소스 사이의 간격
H1:소스, 드레인 및 게이트 연결배선의 높이

Claims (11)

  1. 2DEG를 포함하는 채널층;
    상기 채널층에 상기 2DEG를 유발시키는 분극층; 및
    상기 분극층 상에 형성된 소스, 드레인 및 게이트;를 포함하고,
    상기 게이트는 상기 드레인을 완전히 둘러싸고,
    상기 소스는 서로 연결되지 않은 2개의 소스를 포함하고,
    상기 2개의 소스는 상기 게이트 양측에 각각 하나씩 배치되고,
    상기 소스 전체와 상기 드레인 전체는 서로 평행하며,
    상기 게이트, 상기 소스 및 상기 드레인은 상기 분극층 상에 직접 형성되어 있고,
    상기 게이트와 상기 소스 사이의 간격은 상기 게이트와 상기 드레인 사이의 간격보다 좁고,
    상기 소스, 드레인 및 게이트는 각각 소스 연결배선, 드레인 연결배선 및 게이트 연결배선에 연결되어 있으며,
    상기 게이트 연결배선, 상기 드레인 연결배선 및 상기 소스 연결배선은 모두 상기 게이트, 소스 및 드레인을 가로지르며 상기 게이트, 소스 및 드레인 위에서 서로 평행하게 배치된 HEMT.
  2. 제 1 항에 있어서,
    상기 게이트는 원형 또는 비원형으로 상기 드레인을 둘러싸는 HEMT.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 각 연결배선은 상기 분극층으로부터 동일한 높이로 또는 다른 높이로 구비된 HEMT.
  6. 제 1 항에 있어서,
    상기 드레인 연결배선은 상기 소스 및 게이트 연결배선보다 높은 위치에 구비된 HEMT.
  7. 제 1 항에 있어서,
    상기 연결배선들의 폭은 동일하거나 다른 HEMT.
  8. 제 1 항에 있어서,
    상기 드레인 및 소스 연결배선 중 하나는 상기 분극층 및 상기 채널층 아래에 위치하고, 상기 분극층 및 채널층을 관통하는 콘택 플러그를 통해 상기 소스 및 드레인 중 대응하는 것에 연결된 HEMT.
  9. 제 1 항에 있어서,
    상기 게이트 연결배선은 상기 게이트와 동일 평면 상에 구비된 HEMT.
  10. 제 1 항에 있어서,
    상기 연결배선들은 각각 복수로 구비된 HEMT.
  11. 제 10 항에 있어서,
    상기 분극층으로부터 상기 연결배선들의 높이는 상기 연결배선들 각각의 폭보다 크고, 상기 연결배선들 사이의 간격보다 큰 HEMT.
KR1020100096522A 2010-10-04 2010-10-04 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터 KR101813174B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100096522A KR101813174B1 (ko) 2010-10-04 2010-10-04 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100096522A KR101813174B1 (ko) 2010-10-04 2010-10-04 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터

Publications (2)

Publication Number Publication Date
KR20120035046A KR20120035046A (ko) 2012-04-13
KR101813174B1 true KR101813174B1 (ko) 2017-12-29

Family

ID=46137100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100096522A KR101813174B1 (ko) 2010-10-04 2010-10-04 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터

Country Status (1)

Country Link
KR (1) KR101813174B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102185914B1 (ko) * 2019-07-31 2020-12-02 국방과학연구소 고 전자이동도 트랜지스터
CN113990950A (zh) * 2020-12-01 2022-01-28 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241471A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 化合物半導体装置とその製造方法、半導体装置及び高周波モジュール
JP2008205000A (ja) * 2007-02-16 2008-09-04 Fujitsu Ltd 化合物半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241471A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 化合物半導体装置とその製造方法、半導体装置及び高周波モジュール
JP2008205000A (ja) * 2007-02-16 2008-09-04 Fujitsu Ltd 化合物半導体装置の製造方法

Also Published As

Publication number Publication date
KR20120035046A (ko) 2012-04-13

Similar Documents

Publication Publication Date Title
US10573736B2 (en) Heterojunction semiconductor device for reducing parasitic capacitance
US10950524B2 (en) Heterojunction semiconductor device for reducing parasitic capacitance
JP4711061B2 (ja) 半導体装置
US20170200818A1 (en) Semiconductor device
EP1843390A4 (en) SEMICONDUCTOR COMPONENT WITH MIS STRUCTURE AND METHOD OF MANUFACTURING THE SAME
US8916962B2 (en) III-nitride transistor with source-connected heat spreading plate
US9190393B1 (en) Low parasitic capacitance semiconductor device package
US9368622B1 (en) Stitched gate GaN HEMTs
JP2006073802A (ja) 窒化物含有半導体装置
US8957493B1 (en) Semiconductor device
US8008717B2 (en) Semiconductor device
US8674435B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
CN107768438B (zh) 半导体装置
US12062716B2 (en) Semiconductor device including source pad region and drain pad region configured to improve current uniformity and reduce resistance
JP2015032600A (ja) 半導体装置
TWI540699B (zh) 半導體設備之先進法拉第屏蔽
KR101946008B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
US20160086897A1 (en) Electronic Component
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
US20150091095A1 (en) Semiconductor device
US9324819B1 (en) Semiconductor device
KR101718077B1 (ko) 멀티 채널을 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
KR101813174B1 (ko) 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터
US9048313B2 (en) Semiconductor device that can maintain high voltage while lowering on-state resistance
US8809960B2 (en) Semiconductor device and method for manufacturing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant