KR101053639B1 - 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 230000005669 field effect Effects 0.000 title claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 73
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 15
- 230000000903 blocking effect Effects 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 230000008859 change Effects 0.000 abstract description 10
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Abstract
본 발명은 제조 공정의 변화에 관계없이 컷오프 전압을 정확하고 안정되게 제어할 수 있고 이를 통해 소자의 수율을 높일 수 있는 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법에 관한 것으로서, 본 발명은 게이트 전압에 의해 채널이 형성되는 채널 층의 상하부에 각각 SiGe로 이루어진 상부 및 하부 확산 저지층을 형성하여, 게이트 접합부의 접합 영역 확산을 저지하고, 상기 게이트 접합부가 계면에서 날카로운 농도 구배를 갖도록 함으로써, 공정 변화에 따른 전기적 특성의 편차가 작아져, 일정한 전기적 특성을 유지시키는 것이 용이하고 그 결과 전체 수율을 향상시킬 수 있는 것이다.
접합형 전계 효과 트랜지스터(JFET), 확산 저지층, SiGe, 접합, 확산 공정,
Description
본 발명은 접합형 전계 효과 트랜지스터 소자(JFET: Junction Field Effective Transistor) 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 제조 공정의 변화에 관계없이 컷오프 전압을 정확하고 안정되게 제어할 수 있고 이를 통해 소자의 수율을 높일 수 있는 JFET 소자 및 그 제조 방법에 관한 것이다.
일반적으로 PN 접합에 의해 절연된 게이트를 통해 전류 통로를 제어하는 전계 효과 트랜지스터를 접합형 전계 효과 트랜지스터(Junction Field Effective Transistor, 이하 JFET라 함)라고 한다. JFET 소자는, 게이트(Gate)에 전압을 걸어서 드레인과 소스를 통해서 흐르는 전류의 양을 제어하는 것으로서, 간단하게 포화 영역(saturation region)에서 동작할 때에는 전기적 스위치 역할을 하고, 저항성 영역(ohmic region)에서 동작할 경우에는 전압 제어 가변 저항(voltage controlled variable resister)와 같은 역할을 하는데, 이러한 JFET 소자는 입력 임피던스가 크고, 온도에 덜 민감하며, 제조가 간편하여 IC제조에 용이하고, 동작의 해석이 단순하다는 장점을 갖는다.
특히, JFET는 선형적인 전류의 증폭 특성을 갖으며 잡음이 작기 때문에, 감도가 우수한 음향센서의 증폭회로, 선형성이 우수한 증폭회로, 입력 계측 증폭 회로 등에 주로 사용된다.
도 1은 기존에 사용되는 JFET 소자의 구조를 설명하는 단면도로서, 이를 참조하면, JFET는 일반적으로, 반도체 기판(100) 위에 Si 에피층(101)을 성장하고, 상기 Si 에피층(101)의 측면에 외부와의 전기적 격리를 위한 격리부(102)를 형성한 다음, 상기 Si 에피층(101) 내에 채널층(103)을 형성하고, 상기 채널층(103) 내에 소스와 드레인 접합부(105a,105b)를 형성하고, 또한, 상기 소스와 드레인 접합부(105a,105b)의 사이에 게이트 접합부(106)를 형성한다. 그리고 나서, 그 상부에 절연막(104)과, 상기 접합부(105a,105b,106)에 각각 연결되는 소스 및 드레인 전극(108a,b)과 게이트 전극(107)을 형성하여 이루어진다.
그런데 상술한 일반적인 구조의 JFET는 소자의 구조와 제조 공정에 따라서, 소자의 전기적 특성, 특히, 컷오프전압(Vcut-off)과 드레인-소스 포화 전류(IDSS)의 변화가 심하게 발생하여, 소자의 전기적 특성 제어가 어렵고, 소자의 수율이 낮다는 문제점이 있다.
본 발명은 종래의 JFET 소자에 있어서, 소자 구조와 제조 공정에 따라 소자의 전기적 특성 변화의 산포가 커져 소자의 전기적 특성 제어가 어렵고 수율이 저하되는 문제점을 해결하기 위하여 제안된 것으로서, 제조 공정에 따라서 전기적 특성이 안정되게 변화하여, 소자의 전기적 특성을 정밀하게 제어할 수 있으면서 소자의 전기적 특성값을 일정하게 유지시켜 수율을 향상시킬 수 있는 JFET 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 수단으로서, 본 발명은, PN 접합에 의해 절연된 게이트 전극에 가해지는 전압에 의하여 채널층의 전류량을 제어하는 JFET 소자에 있어서, 상기 채널층의 상부 및 하부에 각각 접합 영역의 확산을 저지하는 확산 저지층을 형성하여, 게이트 접합부의 크기를 제어하는 것을 특징으로 한다.
더하여, 상기 본 발명에 의한 JFET 소자는. 반도체 기판; 상기 반도체 기판의 상부에 형성된 하부 에피층; 상기 하부 에피층의 상부에 형성되어 접합 영역의 확산을 저지하는 하부 확산 저지층; 상기 하부 확산 저지층의 상부에 형성되는 채널층; 상기 채널층의 상부에 각각 형성되어 접합 영역의 확산을 저지하는 상부 확산 저지층; 상기 상부 확산 저지층의 상부에 형성되는 상부 에피층; 상기 상,하부 에피층, 상,하부 확산 저지층 및 채널층의 측면에 형성되는 격리부; 상기 격리부 내측에 상기 상부 에피층, 상부 확산 저지층 및 채널층을 포함하여 형성되는 채널 접합부; 상기 채널 접합부내에 형성되는 소스 접합부, 드레인 접합부 및 게이트 접합부; 상기 소스 접합부, 드레인 접합부 및 게이트 접합부에 각각 연결되는 소스 전극, 드레인 전극 및 게이트 전극; 및 상기 소스 전극, 드레인 전극 및 게이트 전극을 제외한 노출된 상부 표면에 형성되는 절연막;을 포함하여 이루어진다.
또한, 본 발명은 상기 과제를 해결하기 위한 다른 수단으로서, JFET 소자의 제조 방법은, 반도체 기판 위에 하부 에피층을 형성하는 단계; 상기 하부 에피층의 상부에 하부 확산 저지층을 형성하는 단계; 상기 하부 확산 저지층의 상부에 채널층을 형성하는 단계; 상기 채널층의 상부에 상부 확산 저지층을 형성하는 단계; 상기 상부 확산 저지층의 상부에 상부 에피층을 형성하는 단계; 상기 채널층의 측면에 격리부를 형성하는 단계; 상기 상부 에피층에서 상부 확산 저지층 및 채널층까지 포함되도록 채널 접합부를 형성하는 단계; 상기 채널 접합부 내에 게이트 접합부, 소스 접합부 및 드레인 접합부를 형성하는 단계; 및 상기 게이트 접합부, 소스 접합부 및 드레인 접합부가 형성된 채널 접합부의 상부 표면에 절연막을 형성하고, 상기 게이트 접합부, 소스 접합부 및 드레인 접합부에 각각 연결되는 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 접합부, 소스 접합부 및 드레인 접합부를 형성하는 단계는, 상기 소스 접합부 및 드레인 접합부를 먼저 형성한 다음에 상기 게이트 접합부를 형성하는 것을 특징으로 한다.
더하여, 상기 본 발명에 의한 JFET 소자 및 그 제조 방법에 있어서, 상기 상 부 및 확산 저지층은, 실리콘 게르마늄(SiGe)로 이루어지는 것을 특징으로 한다.
상기 과제 해결 수단에 기재된 바와 같이, 본 발명은, SiGe로 이루어진 확산 저지층을 채널층의 상하부에 배치함으로써, 게이트 접합을 위한 확산 공정시 채널층의 상하부에서 불순물의 확산을 제어하여, 원하는 조건의 전기적 특성값, 예를 들어, 컷오프 전압 및 드레인-소스 포화 전류 값을 안정되게 얻을 수 있는 효과가 있으며, 더하여, 공정 조건의 변화에 따른 컷오프 전압 및 드레인-소스 포화 전류 변화값의 산포가 작아져, 소자의 수율을 향상시킬 수 있는 우수한 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2은 본 발명의 일 실시 예에 따른 JFET 소자의 구조를 나타낸 단면도이 다.
본 발명에 의한 JFET 소자는, 채널이 형성되는 채널층의 상하부에 게이트 접합부의 확산을 저지하는 확산 저지층을 형성한 것으로서, 도 2를 참조하여 더 구체적으로 설명하면, 본 발명에 의한 JFET 소자는, 반도체 기판(300)과, 상기 반도체 기판(300)의 상부에 형성된 하부 에피층(301)과, 상기 하부 에피층(301)의 상부에 형성되어 접합 영역의 확산을 저지하는 하부 확산 저지층(302)와, 상기 하부 확산 저지층(302)의 상부에 형성되는 채널층(303)와, 상기 채널층(303)의 상부에 각각 형성되어 접합 영역의 확산을 저지하는 상부 확산 저지층(304)와, 상기 상부 확산 저지층(304)의 상부에 형성되는 상부 에피층(305)와, 상기 상,하부 에피층(301,305), 상,하부 확산 저지층(302,304) 및 채널층(303)의 측면에 형성되는 격리부(306)와, 상기 격리부(306) 내측에 상기 상부 에피층(305), 상부 확산 저지층(304) 및 채널층(303)을 포함하여 형성되는 채널 접합부(308)와, 상기 채널 접합부(308)내에 형성되는 소스 접합부(310a), 드레인 접합부(310b) 및 게이트 접합부(309)와, 상기 소스 접합부(310a), 드레인 접합부(310b) 및 게이트 접합부(309)에 각각 연결되는 소스 전극(312a), 드레인 전극(312b) 및 게이트 전극(313)과, 상기 소스 전극(312a), 드레인 전극(312b) 및 게이트 전극(313)을 제외한 노출된 상부 표면에 형성되는 절연막(311)을 포함하며, 상기 상부 및 하부 확산 저지층(302,304)는, 실리콘 게르마늄(SiGe)로 이루어진다.
상기 JFET 소자는, 게이트 전압에 의해 채널이 형성되는 채널층(303)의 상하부에 각각 SiGe로 이루어진 상부 및 하부 확산 저지층(302,304)가 형성되어 있어, 이에 의해 게이트 접합부(309)의 접합 영역 확산이 저지되어, 상기 게이트 접합부(309)가 계면에서 날카로운 농도 구배를 갖게 된다. 더하여, 상기 상부 및 하부 확산 저지층(302,304)을 갖는 JFET 소자는, 제조시 게이트 접합부(309) 형성시의 공정 조건 변화에 따른 전기적 특성, 특히, 컷오프전압(Vcut-off) 및 드레인-소스 포화 전류(IDSS)의 편차가 작아져, 일정한 전기적 특성을 유지시키는 것이 용이하고 그 결과 전체 수율을 향상시킬 수 있다.
더하여, 상기 설명된 채널층(303) 및 상,하부 확산 저지층(302,304) 이외의 다른 구성 요소, 즉, 상기 반도체 기판(300)과, 상,하부 에피층(301,305), 격리부(306), 소스 접합부(310a), 드레인 접합부(310b)의 절연막(311), 소스 전극(312a), 드레인 전극(312b) 및 게이트 전극(313)의 구조 및 작용은 일반적인 JFET 소자의 구조 및 작용과 동일하므로, 여기에서는 그 상세한 설명을 생략한다.
도 3은 본 발명의 일 실시 예에 따른 JFET 소자의 제조 방법을 나타낸 순서도이고, 도 4a 내지 도 4f는 본 발명에 의한 JFET 소자의 제조 방법에 대한 예시도로서, 각 공정별 단면도이다.
도 3을 참조하면, 본 발명에 의한 JFET는 소자의 제조 방법은, 반도체 기판 위에 하부 에피층을 형성하는 단계(S10)와, 상기 하부 에피층의 상부에 하부 확산 저지층을 형성하는 단계(S20)와, 상기 하부 확산 저지층의 상부에 채널층을 형성하는 단계(S30)와, 상기 채널층의 상부에 상부 확산 저지층을 형성하는 단계(S40)와, 상기 상부 확산 저지층의 상부에 상부 에피층을 형성하는 단계(S50)와, 상기 상,하부 에피층, 상,하부 확산 저지층 및 채널층의 측면에 격리부를 형성하는 단계(S60)와, 상기 상부 에피층에서 상부 확산 저지층 및 채널층까지 포함되도록 채널 접합부를 형성하는 단계(S70)와, 상기 채널 접합부 내에 게이트 접합부, 소스 접합부 및 드레인 접합부를 형성하는 단계(S80)와, 상기 게이트 접합부, 소스 접합부 및 드레인 접합부가 형성된 채널 접합부의 상부 표면에 절연막을 형성하고, 상기 게이트 접합부, 소스 접합부 및 드레인 접합부에 각각 연결되는 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계(S90)를 포함하여 이루어진다.
도 4a 내지 4f의 소자 단면도를 참조하여, 상술한 제조 공정의 각 단계를 더 구체적으로 설명하기로 한다.
도 4a를 참조하면, 상기 단계 S10 내지 단계 S50에 의하여, 반도체 기판(300) 위에 하부 에피층(301), 하부 확산 저지층(302), 채널층(303), 상부 확산 저지층(304), 및 상부 에피층(305)을 차례로 형성한다. 예를 들면, 상기 반도체 기판(300)은 p-형 반도체층으로 이루어지고, 상기 상,하부 에피층(301,305)는 불순물을 도핑하지 않은 Si 에피층으로 이루어지고, 채널층(303)은 n-형 반도체층으로 이루어지고, 상,하부 확산 저지층(302,304)는 실리콘 게르마늄(SiGe)으로 이루어질 수 있다.
즉, 반도체 기판(300)의 상부에 채널층(303)을 형성하는데 있어서, 상기 채널층(303)의 상하부에 SiGe를 이용하여 이후에 이루어질 접합부 형성 공정에서 접합 영역의 확산을 저지할 수 있는 상,하부 확산 저지층(302,304)를 형성한다.
도 4b 및 도 4c를 참조하면, 상기 단계 S60에 의해서, 상기 상,하부 에피층(301,305), 상,하부 확산 저지층(302,304), 및 채널층(303)의 측면에 소자의 전기적 분리를 위한 격리부(306)를 형성하고, 상기 단계 S70에 의하여, 상기 상부 에피층(305)에서 채널층(303) 까지의 영역에 채널 접합부(308)를 형성한다.
상기 격리부(306) 및 채널 접합부(308)의 형성 순서는 필요에 따라서 바뀔 수 있고, 동시에 형성될 수 도 있다. 예를 들어, 상기 격리부(306)와 채널 접합부(308)를 모두 확산 공정을 통해 형성하는 경우에는, 상기 상부 에피층(305) 상부면 중 채널 접합을 형성할 위치 이외의 나머지 부분에 감광막(307)을 먼저 형성한 후, 상기 노출된 상부 에피층(305)의 상부면을 통해 n-형 반도체 불순물을 주입하고, 이어서, 상기 상부 에피층(305) 상부면 중에서 격리부를 형성할 위치 이외의 나머지 부분에 다시 감광막(도시생략)을 형성한 후 p-형 반도체 불순물을 주입한다. 이어서, 필드 산화(field oxidation) 공정으로 산화막을 형성하는 동시에 확산 공정을 통해 상기 주입된 n-형 반도체 불순물 및 p-형 반도체 불순물을 확산시켜, 채널 접합부(308)과 격리부(306)를 동시에 형성한다. 상기에서, n-형 반도체 불순물과, p-형 반도체 불순물의 주입 순서는 바뀔 수 있다.
다음으로, 도 4d 및 도 4e를 참조하면, 상기 단계 S80에 의하여, 상기 채널 접합부(308) 내에 게이트 접합부(309)와 소스 및 드레인 접합부(310a,310b)를 형성하는데, 이는 감광막(도시생략)을 도포한 후 포토리소그래피 공정을 통해 게이트 접합부(309)가 형성될 영역의 감광막을 에칭한 후에 상부 표면에서 p-형 반도체 불순물을 주입한 후, 확산 공정을 수행함에 의해 이루어진다. 이때, 상기 상부 확산 저지층(303)에 의해 불순물의 확산이 저지되면서, 상기 게이트 접합부(309)는 계면에서 매우 날카로운 농도구배를 가지게 된다. 더하여, 상기 게이트 접합부(309)를 형성하기 위한 드라이브인(drive-in) 온도와 시간은 상기 JFET 소자의 전기적 특성, 특히, 컷오프 전압(Vcut-off)과 드레인-소스 포화 전류(IDSS)에 큰 영향을 미치는데, 종래에 비하여 드라이브인(drive-in) 온도와 시간 변화에 따라서 JFET 소자의 컷오프 전압(Vcut-off)과 드레인-소스 포화 전류(IDSS)가 안정되게 변화되어, 수율이 크게 향상된다.
이어서, 다시 감광막을 도포하고 포토리소그래피 공정을 통하여 소스 및 드레인 접합부(310a,310b)의 형성을 위한 패턴이 형성된 마스크를 생성한 후, n-형 반도체 불순물을 주입하고, 확산 공정을 수행하여 소스 및 드레인 접합부(310a,310b)를 형성한다. 이때, 상기 소스 및 드레인 접합부(310a,310b)를 형성하기 위한 공정의 열처리에 의하여 상기 게이트 접합부(309)에서 불순물의 재확산이 발생될 수 있다. 따라서, 상기 소스 및 드레인 접합부(310a,310b)의 형성을 위한 열처리 공정 조건은 해당 JFET의 전기적 특성에 큰 영향을 준다.
한편 상술한 설명에 있어서, 게이트 접합부(309)과 소스 접합부(310a)과 드레인 접합부(310b)의 형성 순서는 필요에 따라서 변경할 수 있다. 즉, 앞서 설명한 바와는 다르게, 도 4e에 도시된 소스 접합부(310a) 및 드레인 접합부(310b)를 먼저 형성하고, 이어서 도 4d에 도시된 게이트 접합부(309)를 형성할 수 있다. 사실상 게이트의 동작 특성이 중요하고, 게이트 접합을 재현성이 높게 형성하는 점이 중요 하므로, 상기 게이트 접합부(309)를 나중에 형성하는 것이 바람직하다.
다음으로, 도 4f를 참조하면, 상기 단계 S90에 의하여, 소자의 최 상부에 절연막(311)을 형성하고, 소스 전극(312a), 드레인 전극(312b), 및 게이트 전극(313)을 형성하여 상기 소스 접합부(310a), 드레인 접합부(310b) 및 게이트 접합부(309)와의 오믹 접촉(ohmic contact)을 형성한다. 이러한 금속-반도체 접합에 있어서, 오믹금속을 연결하는 공정과 그 후에 연결되는 금속 배선과의 패시베이션(passivation) 공정은, 반도체 공정에서 통상적으로 사용되는 구조와 제작기술을 이용하면 되므로 상세 설명은 생략한다.
이상에서 설명한 본 발명에 따른 JFET 소자의 제조 방법에 의하면, 게이트 접합부(309) 형성시의 공정 조건, 즉, 드라이브인 온도 및 시간을 조절하여 JFET의 소자의 주요 전기적 특성, 특히, 컷오프 전압(Vcut-off) 및 드레인-소스 포화 전류(IDSS)의 제어가 가능해지며, 이를 통해, 제조되는 모든 JFET 소자들의 상기 전기적 특성을 일정하게 유지시킬 수 있으므로, 수율을 크게 향상시킬 수 있다.
도 5에 종래의 JFET 소자 및 본 발명에 따른 JFET 소자의 전기적 특성값, 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)을 비교하여 나타낸다.
먼저, 도 5에 있어서, (a) 및 (b)의 그래프는, 드라이브인 시간에 따른 드레 인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)을 종래 JFET 소자와 본 발명에 의한 JFET 소자에 대해 각각 측정하여 나타낸 것으로서, 본 발명에 의한 JFET 소자에서의 드라이브인 시간 변화에 따른 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off) 변화의 산포차가 훨씬 작음을 알 수 있다. 따라서, 드라이브인 시간 변화를 통해 JFET 소자의 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)을 제어하는 것이 훨씬 용이하게 된다.
또한, 도 5에 있어서, (c) 및 (d)의 그래프는 드라이브인 온도에 따른 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)을 종래 JFET 소자와 본 발명에 의한 JFET 소자에 대해 각각 측정하여 나타낸 것으로서, 앞서와 마찬가지로 본 발명에 따른 JFET 소자가, 드라이브인 온도의 변화에 따른 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)의 산포 차가 훨씬 작고 안정됨을 알 수 있다. 따라서, 드라이브인 온도 조절을 통해 JFET 소자의 드레인-소스 포화 전류(IDSS) 및 컷오프 전압(Vcut-off)을 쉽고 안정되게 제어할 수 있게 된다.
상술한 바와 같이, 본 발명에 의한 JFET 소자에 있어서, 제조 공정시 상기 게이트 접합부(309)를 형성하기 위한 공정의 드라이브인 온도 및 시간 변화에 따라서 해당 JFET 소자의 컷오프 전압(Vcut-off)과 드레인-소스 포화 전류(IDSS)가 종래보다 안정되고 작은 편차로 변화됨으로써, 컷오프 전압(Vcut-off)과 드레인-소스 포화 전류(IDSS)를 일정하게 유지시키기 것이 용이해져 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도 1은 종래의 JFET 소자의 기본적인 구조를 도시한 단면도이다.
도 2는 본 발명에 의한 JFET 소자의 구조를 예시한 단면도이다.
도 3은 본 발명에 의한 JFET 소자의 제조 방법을 나타낸 순서도이다.
도 4a 내지 도 4f는 본 발명에 의한 JFET 소자의 제조 과정을 예시한 단면도이다.
도 5a 내지 도 5d는 종래의 JFET 소자와 본 발명에 의한 JFET 소자의 게이트 드라이브인 시간 및 온도에 따른 전기적 특성을 비교한 그래프이다.
Claims (6)
- 삭제
- 반도체 기판;상기 반도체 기판의 상부에 형성된 하부 에피층;상기 하부 에피층의 상부에 형성되어 접합 영역의 확산을 저지하는 하부 확산 저지층;상기 하부 확산 저지층의 상부에 형성되는 채널층;상기 채널층의 상부에 각각 형성되어 접합 영역의 확산을 저지하는 상부 확산 저지층;상기 상부 확산 저지층의 상부에 형성되는 상부 에피층;상기 상,하부 에피층, 상,하부 확산 저지층 및 채널층의 측면에 형성되는 격리부;상기 격리부 내측에 상기 상부 에피층, 상부 확산 저지층 및 채널층을 포함하여 형성되는 채널 접합부;상기 채널 접합부내에 형성되는 소스 접합부, 드레인 접합부 및 게이트 접합부;상기 소스 접합부, 드레인 접합부 및 게이트 접합부에 각각 연결되는 소스 전극, 드레인 전극 및 게이트 전극; 및상기 소스 전극, 드레인 전극 및 게이트 전극을 제외한 노출된 상부 표면에 형성되는 절연막을 포함하며,상기 상부 확산 저지층 및 하부 확산 저지층에 의해 상기 게이트 접합부의 크기가 제어되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
- 제2항에 있어서,상기 상부 및 하부 확산 저지층은 실리콘 게르마늄(SiGe)으로 이루어지는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
- 반도체 기판 위에 하부 에피층을 형성하는 단계;상기 하부 에피층의 상부에 하부 확산 저지층을 형성하는 단계;상기 하부 확산 저지층의 상부에 채널층을 형성하는 단계;상기 채널층의 상부에 상부 확산 저지층을 형성하는 단계;상기 상부 확산 저지층의 상부에 상부 에피층을 형성하는 단계;상기 상,하부 에피층, 상,하부 확산 저지층 및 채널층의 측면에 격리부를 형성하는 단계;상기 상부 에피층에서 상부 확산 저지층 및 채널층까지 포함되도록 채널 접합부를 형성하는 단계;상기 채널 접합부 내에 게이트 접합부, 소스 접합부 및 드레인 접합부를 형성하는 단계; 및상기 게이트 접합부, 소스 접합부 및 드레인 접합부가 형성된 채널 접합부의 상부 표면에 절연막을 형성하고, 상기 게이트 접합부, 소스 접합부 및 드레인 접합부에 각각 연결되는 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 접합형 전계 효과 트랜지스터의 제조 방법.
- 제4항에 있어서,상기 상부 및 하부 확산 저지층은 실리콘 게르마늄(SiGe)로 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터의 제조 방법.
- 제4항에 있어서, 상기 게이트 접합부, 소스 접합부 및 드레인 접합부를 형성하는 단계는,상기 소스 접합부 및 드레인 접합부를 먼저 형성한 다음에 상기 게이트 접합부를 형성하는 것을 특징으로 하는 접합형 전계 효과 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137238A KR101053639B1 (ko) | 2008-12-30 | 2008-12-30 | 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100078859A KR20100078859A (ko) | 2010-07-08 |
| KR101053639B1 true KR101053639B1 (ko) | 2011-08-02 |
Family
ID=42640033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137238A KR101053639B1 (ko) | 2008-12-30 | 2008-12-30 | 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101053639B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102219504B1 (ko) | 2015-03-18 | 2021-02-25 | 한국전자통신연구원 | 전계 효과 전력 전자 소자 및 그의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
-
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- 2008-12-30 KR KR1020080137238A patent/KR101053639B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
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| Publication number | Publication date |
|---|---|
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