CN109728100B - 低栅极电流结型场效应晶体管器件架构 - Google Patents

低栅极电流结型场效应晶体管器件架构 Download PDF

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Abstract

本公开涉及低栅极电流结型场效应晶体管器件架构。JFET设置有非常低的栅极电流。在测试中，没有观察到对于类似尺寸的反向偏置p‑n结超过理论最小电流的过量栅极电流。JFET包括轻度掺杂的顶部栅极和在JFET的漏极下方的掺杂区域。

Description

低栅极电流结型场效应晶体管器件架构
技术领域
本公开涉及用于结型场效应晶体管JFET的改进的架构，其减少JFET的过量栅极电流，使得栅极电流基本上匹配反向偏置二极管电流，该电流是反向偏置p-n结的反向电流所预期的。
背景技术
广泛地说，场效应晶体管FET调制半导体“沟道”区域的宽度，以便改变在器件的电流端子之间流动的电流的大小。这些端子称为FET的漏极和源极。
通过使沟道区域经受电场来调制电流，该电场可以改变FET的耗尽区域的尺寸。通过向FET的“栅极”施加电压来产生电场。栅极区域与沟道绝缘。实现隔离的方式可用于对FET进行分类。
在一类FET中，栅极通过一层介电材料(例如氧化硅)与沟道分离。这些器件通常被描述为MOSFET，在低频下表现出大的输入阻抗。
在第二类FET中，栅极通过PN结与沟道绝缘。尽管反向偏置的PN结可以表现出高阻抗，但本质上存在小的泄漏栅极电流。此外，诸如FET内的碰撞电离之类的事件可以引起少数载流子的产生，所述少数载流子行进到栅极并且引起栅极电流增加。
因此，JFET采用栅极电流而MOSFET不采用栅极电流。该陈述忽略了由于需要对与栅极相关的电容充电或放电所产生的电流，其中栅极电流随着频率的增加而增加。
有些情况下选择JFET是因为它们具有其他特性。因此，减少JFET的过量栅极漏电流将是有利的。
发明内容
根据本公开的第一方面，提供结型场效应晶体管(JFET)，包括：作为源极区域的第一掺杂区域；作为漏极区域的第二掺杂区域；底部栅极；顶部栅极；以及在所述第一和第二掺杂区之间延伸的沟道。所述顶部栅极是轻度掺杂的。结果，在使用过程中，顶部栅极变得耗尽。形成所述第一和第二掺杂区域，使得它们接触所述顶部栅极或与所述顶部栅极分开小于所述顶部栅极深度的两倍。至少第三掺杂区域与所述第二掺杂区域相对地形成，但是通过所述沟道与所述第二掺杂区域分开，并且掺杂有与所述第二掺杂区域相同类型的掺杂剂。提供第三区域有助于建立电场，该电场倾向于将沟道内的电流载流子的路径拉离顶部栅极的边缘。
该结构使电流密度增加的区域与增加的电场强度区域分开。这有助于防止碰撞电离，从而阻止过量的栅极电流发生。
根据本公开的第二方面，提供一种形成具有第一半导体类型的第一、第二和第三掺杂区域的JFET的方法，该方法包括：在半导体类型的区域中或附近形成第一半导体类型的第三区域，在完成的JFET中形成JFET的背栅极。然后，在所述背栅极和第三区域上方形成第一半导体类型的半导体层。所述半导体层比第三区域更加轻度掺杂。接着，形成第一和第二掺杂区域与顶部栅极，其中所述顶部栅极位于所述第一和第二掺杂区域之间，并且所述第二区域形成在所述第三区域上方，并且通过所述半导体层的一部分与所述第三区域隔开。
附图说明
现在将参考附图仅通过非限制性示例描述本公开的实施例，其中：
图1是现有技术和传统JFET的示意图；
图2是已知的JFET的示意图，该JFET试图提供减小的栅极电流；
图3是构成本发明实施例的JFET的示意性横截面图，图3a示出了图3所示的布置的变型；
图4是根据本发明的教导的JFET的第二实施例的示意性横截面图；
图5是构成本发明另一实施例的JFET的示意性横截面图；
图6示意性地示出了根据本发明的用于绝缘体上硅(SOI)制造的JFET的起始晶片；
图7示出了在执行了两个图案化和注入步骤之后的图6的晶片；
图8示出了在外延生长步骤之后形成JFET的沟道的图7的晶片；
图9示出了图8的晶片在进行两次进一步的轮廓图案化和注入以形成顶部栅极然后形成漏极和源极区域之后；
图10是示出作为构成本公开的实施例的JFET的漏极和栅极周围的位置的函数的E场强度的区域的曲线图；
图11是作为图10的JFET的漏极和沟道周围的位置的函数的电流密度的曲线图。
具体实施方式
在附图中，一些器件结构，例如掺杂材料的区域由线限定。这些边界仅是代表性的，并且应当理解，掺杂浓度可以在一定距离上变化，从而引起P型和N型区域之间的过渡的模糊，而不是产生明显的边界。
诸如“上方”、“下方”、“右侧”等术语是指当附图处于直立方向时附图中的特征的相对位置。这些术语不限制根据本公开的教导的装置内的部件或区域的位置，除非该装置已经被定向以匹配等同的附图之一的取向。
尽管JFET在如上所述与MOSFET相比能够吸引额外的栅极电流方面具有明显的缺点，但由于JFET可以提供更好的噪声性能，因此它仍然在使用中。通常，MOSFET中的电流流动发生在器件的表面附近。半导体晶格的结构可以在器件的表面处更加破坏。例如，半导体和上覆氧化物层之间的原子间距离和/或晶胞结构的变化可能使半导体晶格受到应力和扭曲。还通过离子注入步骤对半导体晶格造成损坏以掺杂MOSFET的沟道。相比之下，JFET中的电流流动路径进一步远离沟道区域中的器件表面，并且晶格较少地从表面中断。
晶体管的另一个特征是在器件发生故障并且不受控制地导通之前可以施加在器件上的最大电压。击穿通常是由电场强度足以将电子从半导体内的原子撕开，然后加速它们使得它们与其他原子相互作用引起的。快速移动的电子导致进一步的电子被剥离其他原子并加速，等等。这被称为雪崩击穿。
通常通过改变漏极和栅极之间的距离来控制FET的击穿电压。增加距离意味着对于给定的栅极到漏极电压，以每米电压表示的场减小。该额外距离(将被称为延伸的沟道区域)增加击穿电压但也增加了沟道的电阻。
增加的电阻导致器件噪声增加、最大电流降低、内部加热增加以及最大工作频率降低，因为载流子在源极和漏极之间需要更长的时间。
上述参数仅是场效应晶体管的一些参数的示例，并且可以看出，改善器件性能的一个方面会降低器件性能的另一方面。
图1中示出了JFET2的简化示意图。JFET包括第一类型的半导体的主体10。这里，第一类型半导体被掺杂为n型。将主体10掺杂到第一掺杂浓度，例如每cm31016和1017个供体之间，并标记为“n”。第二类型半导体的第一和第二栅极区域12和14(在该示例中为p型)形成在主体10的顶部和底部。栅极区域12和14具有有限的空间范围，并且用于在材料10中形成高度减小的沟道(尽管通常称为宽度)。给定图1中所示的取向，第一栅极区域12被称为“顶部栅极”，第二栅极区域14被称为“底部栅极”。
第一和第二高掺杂区域18和20的n型材料，标记为“n+”，其中“+”表示增加的掺杂剂浓度，形成在第一栅极12的任一侧。通常，区域18可以形成得相对靠近第一栅极12。区域18用作FET的源极。通常(但不是必须)区域20形成在距第一栅极12更远的距离处并形成晶体管的漏极。在这样的装置中，跨越装置2的大部分电压下降在漏极区域20和第一栅极12之间。施加在源极18和栅极12和14之间的电压(通常栅极12和14通过非常低的电阻路径电连接，使得它们可被视为连接在一起)可用于使耗尽区延伸到沟道16中并减小可用于传导的沟道中的n型区域的宽度。足够的电压将沟道夹紧，将其关闭以进一步传导。
第一栅极12和漏极20之间的n型材料区域用作延伸的沟道区域22，用于增加器件2的击穿电压，但实际上不用于主动控制流过器件的电流。
FET可以并且通常被构建为对称器件，使得漏极18也可以用作源极，并且源极20也可以用作漏极。在这样的布置中，延伸的沟道区域形成在第一栅极12的任一侧。可选地，可以省略延伸的沟道区域。
从广义上讲，希望很好地限定晶体管的夹断电压。在第一栅极区域12和第二栅极区域14之间具有小的间隔(高度)可以使夹断电压易于在p型区域的形成期间的制造变化-例如由于在整个晶片宽度上离子束强度的变化。这意味着在现有技术的器件中，夹断电压主要通过形成更宽的沟道(顶部和底部栅极之间的距离更大)和控制顶部栅极12的掺杂浓度来控制，顶部栅极12比底部栅极14更高掺杂，使得它使有源沟道区域16中的耗尽层边界进一步从器件表面延伸。这意味着可以使用更宽的沟道，从而更好地控制夹断电压。然而，顶部栅极12中增加的掺杂确实意味着顶部栅极12处的边缘(即左手边缘和右手边缘)处的耗尽区域当漏极或源极电压相对于栅极电压变化时移动不会太多。类似地，因为漏极和源极区域20和18是高度掺杂的，它们的耗尽区边界也不随电压移动太多。结果，漏极-栅极或源极-栅极电压作用的距离在很大程度上保持不受耗尽区域的移动的影响。这强调了需要适当地设置漏极扩散20和顶部栅极12之间的距离以设置击穿电压。
在顶部栅极12的边缘处存在“拐角”产生电场，该电场可以将电荷载流子(在该示例中为电子)从有源沟道区域向上扫描到JFET的表面，并且这样做使它们暴露在更大的距离以在直接位于漏极20和顶部栅极18之间的区域中行进。这为载流子在增加的电场增加的区域中与半导体晶格相互作用提供了增强的机会，从而导致电子-空穴对产生的速率增加并因此增加了栅极电流。
工人们提出了改进的JFET结构。在US2011/0084318中描述了一种这样的装置。图2再现了US2011/0084318中的一个图示，但也示出了漏极区域34周围的E场的方向。US2011/0084318中公开的JFET具有轻度掺杂的顶部栅极38，其延伸源极32和漏极34区域之间的全部距离。轻度掺杂的顶部栅极适于在整个装置操作期间完全耗尽。目的是耗尽区域可以完全填充顶部栅极的体积并延伸超出顶部栅极的边缘，使得没有电流在顶部栅极附近流动。该设计的优点在于它减少了高阻区域的电流(如该公开的图9所示)并降低了设备中的噪声(见第26段)。底部栅极40的掺杂程度更高。源极和漏极区域32、34在顶部栅极和底部栅极之间垂直延伸。源极和漏极的掺杂浓度为1×1019至1×1021个原子/cm3。沟道掺杂浓度在1×1016到1×1017原子/cm3之间。顶部栅极的掺杂浓度小于1×1016原子/cm3。底部栅极的掺杂浓度为1×1015至5×1016原子/cm3。本发明人的模拟表明，E场50在顶部和底部栅极的方向上从漏极区域34延伸。然而，中间沿沟道深度向下并且在漏极34附近是区域54，其中E场相对较强并且沟道电流52流动(有效地在顶部和底部栅极的垂直E场相互抵消的深度)。区域54中相对高的电流密度和E场的组合导致碰撞电离的风险增加。这产生了少数载流子(空穴)，其朝向栅极区域扫过并穿过栅极区域到达栅极接触，表现为“过量栅极电流”。这里使用术语“过量栅极电流”来区分由碰撞电离产生的栅极电流和由顶部栅极38和底部栅极40相对于沟道36形成的反向偏置PN结产生的二极管电流的电流。反向偏置p-n结中的电流可以建模为
Figure GDA0003309492520000061
其中
I是二极管电流
IS是反向偏置饱和电流(或刻度电流)
VD是二极管上的电压
VT是热电压kT/q(玻尔兹曼常数乘以温度除以电子电荷)
n是理想因子，也称为质量因子或有时是排放系数
图3示意性地示出了构成本发明实施例的结型场效应晶体管的横截面。从器件的底部向上工作，晶体管包括底部栅极，通常标记为104，其本身可以形成在掺杂的半导体材料的阱内，以便如同绝缘体半导体、SOI、制造领域的技术人员所知，可以在绝缘体的阱内制造相对于底部栅极104或底部栅极的反向偏置结。沟道区域110形成在底部栅极104上方。在该示例中，底部栅极104由p型材料形成，并且沟道由n型材料形成。沟道掺杂通常在每立方厘米1×1017至5×1017个杂质的范围内。顶部栅极112朝向装置的上表面形成。在该实施例中，顶部栅极112轻掺杂为p型。顶部栅极掺杂通常在每立方厘米1×1016个杂质的范围内。
采用如图3所示的取向装置，在顶部栅极112的一侧形成第一n型区域118，在顶部栅极112的另一侧形成第二n型区域120。两个区域均为比沟道110更重掺杂，通常在每立方厘米1×1019个杂质的范围内。每个区域118和120可以包括甚至更高掺杂的半导体的另一区域118a和120a，以便通过金属插塞130a和132a将低电阻接触与相应的金属导体130和132接合，金属插塞130a和132a在完成的器件中延伸穿过形成器件的半导体的最上表面上形成的电介质层140。第一和第二N型区118和120分别形成源极和漏极区域。
可以看出，源极和漏极区域与顶部栅极区域112基本上是连续的。实际上，在制造期间，可以在器件102的表面上形成轻掺杂的p型顶部栅极112，然后分别在漏极和源极区域120和118处可以高度反掺杂施主杂质。轻度掺杂的顶部栅极112还包含更重掺杂的区域112a，以便于与栅极导体134接触。
可以看出，源极和漏极区域118和120延伸超出轻度掺杂的顶部栅极的深度，但是，与图2所示的装置不同，不会一直延伸到底部栅极104。第三和第四n型区域218和220形成为与第一和第二掺杂区域118和120相对。区域218和220可以形成在底部栅极104上方，如图3所示，或者可以如图3a所示，在形成沟道110的n型材料的沉积/生长之前，在底部栅极104内形成。在器件不对称且漏极通过延伸的栅极区域与栅极分离的一些实施例中，仅形成与漏极掺杂120相对的区域220，或换句话说，可省略区域218。
在使用中，顶部和底部栅极112和104分别相对于源极118和漏极120保持负偏压。这意味着电场矢量指向底部栅极104和顶部栅极112之间的器件的中心。存在通常由虚线150表示的区域，其中这些E场基本上抵消。因此，顶部和底部栅极上的负电位倾向于将在漏极和源极之间携带电荷的电子推向由线150表示的路径。带负电的电子倾向于彼此排斥，但是在这些竞争效应之间的相互作用的结果是电子在以沟道中心部分的线150为中心的带状物中流动。
当电子开始离开沟道时，它们“看到”由漏极120产生的电势并开始向上移向漏极。当它们开始朝向漏极120向上移动时，漏极120的组合形成得比轻度掺杂的顶部栅极112更深，以及顶部栅极112轻掺杂并因此在使用中耗尽的事实，导致电子采取不通过顶部栅极角落附近的路径。漏极120下方的n型区域220还产生电场，当电子离开沟道区域时，该电场最初吸引电子。这也倾向于将电子拉离顶部栅极112的边缘。因此，多数载流子即电子在任何时候都看不到同时发生的高电流密度和相对高的电场强度的组合。
图4示出了与图3中所示的结构等效的结构，但是使用绝缘体上硅制造技术来实现。这里，底部栅极104由绝缘体上硅晶体管180的基极处的p型区域形成，其形成在一个空间内，该空间在其底部由一层绝缘体(例如二氧化硅190)通过左手和右手壁192和194以及在图4的平面上方和下方的壁192和194之间通过的类似壁(未示出)形成。在该装置中，底部栅极104已经形成为“隆起”，使得沟道宽度在底部栅极和顶部栅极之间变窄。这允许更容易地控制沟道深度，使得可以更容易地限定夹断电压。然而，与图3或图3a的情况一样，在图4的平面外连接在一起的顶部和底部栅极上的电压相互作用以形成路径150'，其中来自底部栅极104和顶部栅极102的E场矢量有效地相互抵消。因此，与图3的情况一样，电流以线150'为中心，使得其远离顶部栅极112的角部，其中E场强度最大，因为顶部栅极掺杂112末端的曲率半径锐度。然而，当沿着路径150'流动的电子开始与顶部栅极112的边缘对齐时，它们沿着远离顶部栅极边缘的路径流动并且也开始看到和附接到漏极120。因此，高电流密度区域保持与顶部栅极附近的高E场区域分离。
如图3和图3a中还示出的，另外n型区域218和220形成在源极118和漏极120下方但与源极118和漏极120分离。在使用中，借助于沟道110的n型材料是导电的，区域218获得与源极118类似的电势。类似地，出于相同的原因，区域220获得与漏极120的电压类似的电压。区域218和220不需要连接到源极和漏极118和120，以便发生这种电压均衡。结果，离开路径150'的电子在接近漏极120时看到从漏极120和另外的掺杂220吸引E场。只有当电子开始与漏极120对准时才有效地使它们优先朝向它流动，因为漏极120比区域220更高掺杂，和/或因为通过其与金属轨道132的连接实际上存在从区域120流出的电流流动路径。
图5示出了图4所示布置的进一步变化，其中底部栅极104具有在“隆起”部分的任一侧形成的P型材料的延伸部220，使得区域222沿着器件的底部接近或邻接n型区域218和220。附加的P型区域222意味着沿着结型场效应晶体管的基极的氧化物层190被掺杂的半导体完全覆盖，并且电流载流子(在这种情况下是电子)保持远离与二氧化硅190的相互作用。这改善了器件的噪声性能，因为在绝缘层附近流动的载流子趋向于引起更多噪声，这可能是由于器件边缘附近的晶格破坏。
现在将讨论用于形成低过量栅极电流JFET的工艺流程。该示例涉及SOI器件，但是对于在掺杂阱中形成JFET，该序列同样适用于微调。
图6示出了起始晶片300，其包括通过诸如氧化硅的绝缘体层306与顶层304隔开的半导体302的底层。这种类型的晶片代表SOI工艺的共同起点，并且是本领域技术人员已知的。层304可以是轻度p型掺杂的，或者可以经受初始掺杂步骤以形成p型材料层。
晶片300通过已知步骤处理，例如，图案化和蚀刻然后进行离子注入以形成图7中所示的n型区域310和312。然后执行图案化、蚀刻和注入的后续循环以形成更加掺杂的p型区域314。然后轻度掺杂的n型外延层320形成在晶片的上表面上，以到达图8所示的结构。
接下来，在进行进一步的图案化，蚀刻和注入以在轻度掺杂的上层中形成高度掺杂的n型区域330和332之前，对晶片的表面进行轻微p型掺杂，如图所示9。
然后可以对器件进行SOI制造中使用的进一步的标准处理步骤，以在器件周围形成隔离沟槽，然后用电介质填充隔离沟槽。还形成覆盖的钝化层并对其进行图案化和蚀刻，以限定与完成的器件的金属化层的接触区域。在制造过程中的一个或多个适当的点处，器件将经受热循环，其中晶片被加热到高温，通常加热到700摄氏度或更高，以使注入区域扩散。扩散允许区域314生长以在背栅极中形成隆起104。它还允许注入区域330和332在顶部栅极的深度下方扩散，以形成区域118和120，区域118和120在对称器件中可以各自用作源极和漏极，这取决于所施加电压的极性。加热还修复了在离子注入步骤期间引起的对半导体晶格的一些损坏。在加热步骤之后，可以沉积金属层并将其图案化以连接每个芯片内的各种组件。
在测试36V器件时，尽管施加了40V的栅极-漏极电压，但没有可测量的过量栅极电流。
图10示意性地示出了构成本公开的实施例的JFET内的E场强度。阴影区域400示出了具有相对高的E场强度的区域。在绝缘壁附近的装置边缘处的阴影线表示穿过绝缘壁的电位差。可以看出，在靠近区域118的栅极的边缘处存在相对高强度的区域-在该示例中，该区域用作对称装置的漏极。中间电场强度410的区域由遮光指示，而非阴影区域420具有低电场强度。在图10中，沿着水平轴的距离是从晶体管的“0”的对称轴测量的。
图11显示了在相同操作条件下计算的多数载流子的流密度。区域450是密度最高的区域，区域452具有下一个最高的电流密度。区域453是低电流密度的区域。当电流从区域452的端部454扇出时，电流密度显着下降，并且采取各种路径到漏极接触，其中电流密度在区域460处再次增加。可以看出，高电流密度450的区域与高E场强度的区域400不一致。这可以防止形成引起原子碰撞电离的条件。
因此，可以提供具有低栅极电流的改进的JFET，并且实际上对于给定尺寸的器件，栅极电流接近理论最小JFET栅极电流，并且具有低噪声。在测试中，过量栅极电流小于形成JFET栅极的p-n结的反向偏置漏电流的10％。
这种JFET可以用于任何应用来代替传统的JFET。通常，预期如本文所述的JFET可用于需要高输入阻抗和低噪声的放大器或其他装置中。其他应用可包括压控电阻器、电流源、开关、启动电路和逻辑门。这份清单并非详尽无遗。
此处提出的权利要求以单一依赖格式编写，适合在USPTO提交。然而，应该理解，每个权利要求可以取决于相同类别(装置或方法)的任何前述权利要求或与之组合，除非在技术上明显不可行。

Claims (15)

1.一种结型场效应晶体管JFET，包括：
作为源极区域的第一掺杂区域；作为漏极区域的第二掺杂区域；底部栅极；顶部栅极；以及在所述第一和第二掺杂区域之间延伸的沟道；
其中所述顶部栅极是轻度掺杂的，并且形成所述第一和第二掺杂区域，使得它们接触所述顶部栅极或与所述顶部栅极分开小于所述顶部栅极深度的两倍，其中所述第一和第二掺杂区域比所述顶部栅极进一步延伸到所述沟道，其中至少第三掺杂区域与所述第二掺杂区域相对地形成，但是通过所述沟道与所述第二掺杂区域分开，并且掺杂有与所述第二掺杂区域相同类型的掺杂剂，其中所述第三掺杂区域具有比所述沟道高的掺杂浓度，其中所述底部栅极具有变化的空间轮廓，使得所述顶部栅极和所述底部栅极之间的间隔作为位置的函数而平滑变化。
2.权利要求1所述的JFET，其中所述顶部栅极具有与所述底部栅极相似或更小的掺杂浓度。
3.权利要求1所述的JFET，其中朝向所述顶部栅极的与所述第二掺杂区域相邻的边缘，所述底部栅极距离所述顶部栅极最远。
4.权利要求1所述的JFET，其中所述底部栅极具有与所述底部栅极的凸起部分相邻的基本均匀深度的周边部分。
5.权利要求4所述的JFET，其中所述第三掺杂区域延伸到所述底部栅极的相邻部分的轮廓之上。
6.权利要求1所述的JFET，还包括第四掺杂区域，所述第四掺杂区域与所述第一掺杂区域相对但分开形成，并掺杂有与所述第一掺杂区域相同类型的杂质。
7.权利要求1所述的JFET，其中所述第三掺杂区域的重度掺杂低于所述第二掺杂区域。
8.权利要求1所述的JFET，其中由于碰撞电离而产生的栅极电流小于由于通过栅极的p-n结泄漏而产生的栅极电流的10％。
9.权利要求1所述的JFET，其中所述JFET是在半导体阱内形成的结绝缘器件。
10.权利要求1所述的JFET，其中所述JFET形成在由介电材料限定的阱内。
11.一种集成电路，包括至少一个如权利要求1所述的JFET。
12.一种形成具有第一半导体类型的第一、第二和第三掺杂区域的JFET的方法，该方法包括：在半导体类型的区域中或附近形成第一半导体类型的第三掺杂区域，在完成的JFET中形成JFET的背栅极；在所述背栅极和第三掺杂区域上方形成第一半导体类型的半导体层，所述半导体层比第三掺杂区域更加轻度掺杂；形成第一和第二掺杂区域与顶部栅极，其中所述顶部栅极位于所述第一和第二掺杂区域之间，并且所述第二掺杂区域形成在所述第三掺杂区域上方，并且通过所述半导体层的一部分与所述第三掺杂区域隔开，其中所述第一和第二掺杂区域比所述顶部栅极更深地延伸到所述JFET，其中形成所述第一和第二掺杂区域，使得它们接触所述顶部栅极或与所述顶部栅极分开小于所述顶部栅极深度的两倍，其中所述背栅极具有变化的空间轮廓，使得所述顶部栅极和所述背栅极之间的间隔作为位置的函数而平滑变化。
13.权利要求12所述的方法，还包括在完成的JFET的源极下方的位置形成第一半导体类型的第四掺杂区域。
14.权利要求12所述的方法，其中所述第一和第二掺杂区域由所述顶部栅极的反掺杂区域形成。
15.权利要求12所述的方法，其中所述顶部栅极的掺杂浓度低于所述背栅极的掺杂浓度。
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