CN103311275A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

本发明涉及一种半导体器件及制造半导体器件的方法，半导体器件包括从表面延伸到半导体本体的漂移区中的沟道区域。该半导体器件进一步包括介电结构，介电结构包括沿沟道区域的侧向侧的第一梯阶和第二梯阶。该半导体器件进一步包括在第一梯阶与第二梯阶之间的第一导电类型的辅助结构、在沟道区域中的栅电极以及与漂移区的第一导电类型不同的第二导电类型的本体区域。该辅助结构与漂移区、本体区域及介电结构中的每个邻接。

Description

半导体器件和制造半导体器件的方法
技术领域
本发明涉及包括辅助结构的半导体器件和制造半导体器件的方法。
背景技术
新生代半导体部件的开发（尤其是垂直功率半导体部件）受增加开关元件（例如场效应晶体管（FET））的开关速度和降低所谓的特定接通电阻Ron（每单位面积的阻抗）的目标的驱动。降低Ron允许最小化静态功率损失和提供具有更高电流密度的功率半导体部件。因此，对于相同总电流来说，使用更小（因此更具性价比）的半导体部件是可能的。
期望的是，提供改善的在半导体部件的特定接通电阻Ron与其开关速度之间的折衷（trade-off），以及提供用于制造这些半导体部件的方法。
发明内容
根据半导体器件的实施例，该半导体包括从表面延伸到半导体本体的漂移区的沟道区域。该半导体器件进一步包括介电结构，其包括沿沟道区域的侧向侧的第一梯阶和第二梯阶。该半导体器件进一步包括在第一梯阶与第二梯阶之间的第一导电类型的辅助结构。该半导体器件进一步包括在沟道区域中的栅电极和与漂移区的第一导电类型不同的第二导电类型的本体区域。该辅助结构和漂移区、本体区域以及介电结构中的每个邻接。
根据半导体器件的另一个实施例，该半导体包括从表面延伸到半导体本体的漂移区中的沟道区域。该半导体器件进一步包括介电结构，其包括上侧面和下侧面的侧向交错布置，在上侧面与下侧面之间具有梯阶。该半导体器件进一步包括第一导电类型的辅助结构，其仅与下侧面和相对于该介电结构的梯阶邻接。该半导体器件进一步包括在沟道区域中的栅电极和与漂移区的第一导电类型不同的第二导电类型的本体区域。该辅助结构进一步与漂移区及本体区域中的每个邻接。
根据半导体器件的另一个实施例，该半导体器件包括从表面延伸到半导体本体的漂移区中的沟道区域。该半导体器件进一步包括第一导电类型的辅助结构，其和沟道区域的第一侧、沟道区域的底侧和沟道区域的与第一侧相对的第二侧中的每个邻接。该半导体器件进一步包括在沟道区域中的介电结构。该半导体器件进一步包括在沟道区域中的栅电极和与漂移区的导电类型不同的导电类型的本体区域。该辅助结构和漂移区、本体区域及介电结构中的每个邻接。从该表面到交界面所在位置的第一距离大于从表面到栅电极的底侧的第二距离，所述交界面是漂移区与临接该辅助结构本体区域之间的交界面。
根据用于制造半导体器件的方法的实施例，该方法包括，形成从表面延伸到半导体本体的漂移区中的沟道区域。该方法进一步包括，在沟道区域的下部中形成介电结构的第一部分，以及在沟道区域的上部的侧向侧上形成辅助层。该方法进一步包括，在沟道区域中形成介电结构的第二部分，以及在介电结构的第二部分上方，从沟道区域的侧向侧移除辅助层的至少一部分，其中，所述辅助层的剩余部分形成辅助结构。该方法进一步包括，在辅助结构的上方形成介电结构的第三部分，在沟道区域中形成栅电极，以及形成与漂移区的第一导电类型不同的第二导电类型的本体区域。
根据制造半导体器件的方法的另一个实施例，该方法包括，形成从表面延伸到半导体本体的漂移区的沟道区域。该方法进一步包括，在沟道区域的下部中形成介电结构的第一部分，以及在介电结构的第一部分上方，经由沟道区域的侧向侧将掺杂物插入到半导体本体中。该方法进一步包括，在沟道区域中形成介电结构的第二部分，以及在介电结构的第二部分上方，去除包括位于沟道区域的侧向侧处插入的掺杂物的半导体本体的一部分，其中，所述插入掺杂物的剩余部分形成辅助结构。该方法进一步包括，在介电结构的第二部分上方形成介电结构的第三部分，在沟道区域中形成栅电极，以及形成与漂移区的导电类型不同的导电类型的本体区域。
根据制造半导体器件的方法的另一个实施例，该方法包括，形成从表面延伸到半导体本体的漂移区中的沟道区域。该方法进一步包括，在沟道区域的第一侧、沟道区域的底侧和与第一侧相对的沟道区域的第二侧中的每个上形成辅助层。该方法进一步包括，在沟道区域中形成介电结构的第一部分，以及在介电结构的第一部分上方，从沟道区域的第一侧和第二侧去除辅助层，其中，所述辅助层的剩余部分形成辅助结构。该方法进一步包括，在辅助结构上方，形成介电结构的第二部分，在沟道区域中形成栅电极和形成本体区域。
本领域的技术人员在阅读下列详细描述和观看随附附图后，会认识到附加的特征和优势。
附图说明
附图包括在本说明书中，提供了对本发明的进一步理解，其合并到本说明书中并构成了本说明书的一部分。附图示出本发明的实施例并与描述一起用作解释本发明的原理。应当明白，通过参考下列详细描述，可以更好理解本发明的其他实施例以及容易理解许多预期的优势。附图中的元件不是必然地彼此按比例绘制。类似的参考数字标号指定相应类似的部分。
图1到3示出半导体器件的示意横截面视图，其包括经配置改善特定导通状态电阻Ron与栅极到漏极电荷Qgd之间折衷的辅助结构。
图4示出用于制造在图1中示出的半导体器件的方法的一个实施例的示意性流程图。
图5A到5I示出用于制造在图1中示出的半导体器件的方法的一个实施例的处于不同阶段的半导体本体的示意性横截面视图。
图6示出用于制造在图2中示出的半导体器件的方法的一个实施例的示意性流程图。
图7示出用于制造在图2中示出的半导体器件的方法的一个实施例中在不同阶段的半导体本体的示意性横截面视图。
图8示出用于制造在图3中示出的半导体器件的方法的一个实施例的示意性流程图。
具体实施方式
下列详细描述中，参考了随附附图，以及随附附图以示出本发明可能实践的特定实施例的方式示出并构成了详细描述的一部分。应当理解，在不偏离本发明范围的情况下，可以使用其他实施例并可以做出结构或逻辑改变。例如，作为一个实施例的一部分示出或描述的特征可以与其他实施例结合在一起，产生另外的实施例。本发明包括这样的修改和变化是可以预期的。例子使用特定语言描述，其不应该被解释为对附属权利要求范围的限制。附图不一定按比例绘制，其仅用于说明目的。为了便于说明，除非特别声明，在不同附图中的相同元件或制造过程由相同的数字标号指定。
正如本说明书所用的，术语“电耦接（电连接）”不意味着元件必须直接耦接（连接）在一起。相反，可以在“电耦接”的元件之间提供插入的元件。作为例子，插入元件中没有，或者部分，或全部是可控的，以提供低欧姆连接，而在另一个时间，在“电耦接”元件之间提供非低欧姆连接。术语“电连接”是描述在电连接在一起的元件之间的低欧姆电连接，例如，经由金属和/或高掺杂半导体的连接。
某些图通过在掺杂类型旁边指示的“-”或“+”而表示相对掺杂浓度。例如，“n-”意思是，少于“n”掺杂区域掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。相同相对掺杂浓度的掺杂区域可以具有或不具有相同绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这同样适用于，例如，n-掺杂区域和p+掺杂区域。在下面描述的实施例中，示出的半导体区域的导电类型表示n类型或p类型，更详细地，表示n-类型、n类型、n+类型、p-类型、p类型和p+类型中的一个。在示出的每个实施例中，所示半导体区域的导电类型可以是反之亦然。换句话说，在下列描述的实施例中任一个的备选实施例中，示出的p类型区域可以是n类型，以及示出的n类型区域可以是p类型。
例如“第一”、“第二”及其类似的术语用于描述各种结构、元件、区域、区段等，并且不限于此。类似的术语始终指的是类似元件。
术语“具有”、“包含”、“包括”、“含有”及其类似术语是开放的，该术语指示所述元件或特征的存在，但是不排除附加元件或特征。正如本文所使用的，冠词“一”，“一个”，“该”包括复数和单数，除非上下文中明确指出。
图1示出根据实施例的半导体器件100的横截面视图。半导体器件100包括半导体本体101。沟道102从表面103延伸到半导体本体101中。n-类型漂移区104邻接沟道102的下部。p类型本体区域105邻接沟道102的上部。n+类型源区域106布置在p类型本体区域105中，并邻接沟道102。n+类型源区域106电耦接到表面103上的触点107。触点107以简化方式示出，其可以包括与表面107接触的导电材料，例如，导电插塞或包括一个或更多掺杂半导体材料、硅化物、金属的导线。p类型本体区域105经由p+类型本体接触区108电耦接到触点107。
在半导体器件100中，在这个实施例中，源区域106和漂移区104掺杂了第一导电类型的掺杂物，例如，用于n类型掺杂的砷（As）。不过，磷（P）、硫（S）和/或锑（Sb）可以用作n类型掺杂物。作为对比，本体区域105和本体接触区108被掺杂第二导电类型的掺杂物，例如硼（B）、铝（Al）和/或铟（In），作为p类型掺杂物。因此，根据用于各个区域的掺杂物，n沟道或p沟道场效应晶体管可以形成为半导体器件100。在半导体器件100中，n类型漂移区103可以在和表面103相对的第二表面处邻接n+类型漏极（在图1中未示出）。第二表面可以构成半导体本体101的后侧，以及表面103可以构成半导体本体101的前侧。根据另一个实施例，n+类型漏极（在图1中未示出）可以在表面103处布置为上漏（up drain）。
在沟道102中，布置了介电结构110。介电结构110包括在沟道102下部中的第一介电质部分110a，在沟道102中部中的第二介电质部分110b，以及在沟道102的上部中的第三介电质部分110c。第一介电质部分110a到第三介电质部分110c中的每个包括一个或更多电绝缘材料，例如，氧化物和/或氮化物。作为例子，第三介电质部分110c可以包括热氧化物。当形成热氧化物时，环绕沟道102上部的半导体本体101的半导体材料被氧化，导致在第三部分110c的底侧的梯阶111。
场电极112布置在沟道102的下部中，以及栅电极113被布置在沟道102的上部中。高掺杂多晶硅是用于栅电极113和/或场电极112的材料的一个例子，但是也可以使用任何其他导电材料，例如，像金属硅化物、金属或其类似的导电材料。介电结构110的插在栅电极113与本体区域105之间的部分构成栅极介电质。
在沟道102中，布置辅助结构114。辅助结构114包括第一辅助部分114a，第二辅助部分114b和第三辅助部分114c。第一辅助部分114a可以包括掺杂的半导体材料。扩散到邻接第一辅助部分114a的半导体本体101的周围部分中的第一辅助部分114a的掺杂物构成第三辅助部分114c。掺杂物从第一辅助部分114a到该周围半导体本体101的扩散取决于，例如第一辅助部分114a形成期间和形成后的半导体本体101处理的热平衡和掺杂物的类型以及第一辅助部分114a内的掺杂程度。作为例子，第一辅助部分114a和第二辅助部分114b可以由选择性外延形成。作为进一步例子，第一辅助部分114a和第二辅助部分114b可以包括掺杂玻璃。作为另一个例子，第一辅助部分114a和第二辅助部分114b可以包括再结晶掺杂半导体材料。第三辅助部分114c的导电类型与漂移区104的导电类型相同。在图1示出的实施例中，第三辅助部分114c的导电类型是n类型。
第三辅助部分114c与漂移区104之间的边界线可以是第三辅助部分114c的n掺杂超出漂移区104内的n掺杂至少30%的线。辅助结构114的形成使得：a）通过调整第一距离d1（大于第二距离d2），最小化栅极到漏极的电荷Qgd，其中，所述第一距离d1是从表面103到漂移区104与邻接第三辅助部分114c的本体区域105之间分界面的位置，其中，所述第二距离d2是从表面103到栅电极113底侧的距离，（在该位置，栅电极113邻接第三辅助部分114c）；以及b）通过将沟道终点（即，第三辅助部分104c的顶侧）调整到栅极介电质的顶侧或底侧之上，降低特定接通电阻Ron。距离d1和d2指的是，相同的顶部高度，以及在曲面103的情况下，d1和d2可以指的是，半导体本体101的最高高度。第三辅助部分114c的横向掺杂可以设置在击穿电荷（例如，几个1012cm-2）之下
半导体器件100可以是场效应晶体管（FET），例如，金属氧化物半导体FET（MOSFET）。
图2示出根据另一个实施例的半导体器件200的一部分的横截面视图。类似于在图1中示出的半导体器件100，半导体器件200包括半导体本体201、从表面203延伸到半导体本体201中的沟道202、邻接沟道202下部的n-型漂移区204、邻接沟道202上部的p型本体区域205、p+型本体接触区208和电耦接到表面203上触点207的n+型源区域206、介电结构210，其包括在沟道202下部中的第一介电质部分210a、在沟道202中部中的第二介电质部分210b以及在沟道202上部中的第三介电质部分210c、场电极212和栅电极213。
半导体器件200进一步包括辅助结构214。辅助结构214包括导电类型与漂移区204的导电类型相同的掺杂物。辅助结构214的掺杂物可以通过离子注入（例如，在第三介电质部分210c和第二介电质部分210b的形成之前，经由沟道202侧壁的斜向离子注入）掺入到辅助结构214中。根据另一个实施例，掺杂物可以经由掺杂物源，例如掺杂玻璃或布置在辅助结构214上的掺杂多晶硅，或者经由气相掺杂，被掺入到辅助结构214中。辅助结构214与漂移区204之间的边界线可以是第三辅助结构214的n掺杂超出漂移区204内的n掺杂至少30%的线。
介电结构210包括上侧面240和下侧面241的侧向交错布置，上侧面240与下侧面241之间具有梯阶211。第三介电质部分210c邻接上侧面240，并且第一和第二介电质部分210a、210b邻接下侧面241。辅助结构214仅仅邻接下侧面241和相对于介电结构210的梯阶211。
类似于在图1中示出的半导体器件100，辅助结构214的形成使得：a）通过调整第一距离d1（大于第二距离d2），而最小化栅极到漏极的电荷Qgd，其中，所述第一距离d1是从表面203到漂移区204与邻接辅助结构214的本体区域205之间分界面的位置，所述第二距离d2是从表面203到栅电极213底侧的距离；以及b）通过将沟道终点（即，辅助结构214的顶侧）调整到栅极介电质的底侧，降低特定接通电阻Ron。
图3示出根据另一个实施例的半导体器件300的一部分的横截面视图。类似于在图1中示出的半导体器件，半导体器件300包括半导体本体301、从表面303延伸到半导体本体301的沟道302、邻接沟道302下部的n-型漂移区304、邻接沟道302上部的p型本体区域305、p+型本体接触区308和电耦接到表面303上触点307的n+型源区域306以及栅电极313。
半导体器件300进一步包括辅助结构314，其包括第一辅助部分314a和第二辅助部分314b。第一辅助部分314a是与沟道区域302的第一侧、沟道区域302的底侧和与沟道区域302的第一侧相对的第二侧中的每个邻接的掺杂层。换句话说，第一辅助部分314a勾勒（line）沟道302底部的线。扩散到半导体本体301的邻接第一辅助部分314a的一部分的第一辅助部分314a的掺杂物构成第二辅助部分314b。掺杂物从第一辅助部分314a到该周围半导体本体301的扩散取决于，例如，第一辅助部分314a形成期间和形成后半导体本体301处理的热平衡和掺杂物的类型以及第一辅助部分314a内的掺杂程度。作为例子，第一辅助部分314a可以由选择性外延形成。作为进一步例子，第一辅助部分314a可以包括掺杂的玻璃和/或掺杂的再结晶半导体层。第二辅助部分314b的导电类型与漂移区304的导电类型相同。在图3示出的实施例中，第二辅助部分314b的导电类型是n-类型。
第二辅助部分314b与漂移区304之间的边界线可以是第二辅助部分314b的n掺杂超出漂移区304内的n掺杂至少30%的线。辅助结构314的形成使得：a）通过调整第一距离d1（大于第二距离d2），而最小化栅极到漏极的电荷Qgd，其中，所述第一距离d1是从表面303到漂移区304与邻接第二辅助部分314b的本体区域305之间分界面的位置，所述第二距离d2是从表面303到栅电极313底侧的距离；以及b）通过将沟道终点，（即，第二辅助部分304b的顶侧）调整到栅极介电质的底侧或底侧之上，低特定接通电阻Ron。
图4示出制造例如在图1中示出的器件100的半导体器件的方法的示意性流程图。
方法特征S100包括，形成从表面延伸到半导体本体的漂移区中的沟道区域。
方法特征S110包括，在沟道区域的低部形成介电结构的第一部分。
方法特征S120包括，在沟道区域的上部形成在侧向侧上的辅助层。
方法特征S130包括，在沟道区域中形成介电结构的第二部分。
方法特征S140包括，在介电结构的第二部分上方，从沟道区域的侧向侧去除辅助层的至少一部分，其中所述辅助层的剩余部分形成辅助结构。
方法特征S150包括，在辅助结构之上形成介电结构的第三部分。
方法特征S160包括，在沟道区域中形成栅电极。
方法特征S170包括，形成不同于漂移区的第一导电类型的第二导电类型的本体区域。
图5A到5I示出根据实施例的制造例如在图1中示出的半导体器件期间不同阶段的半导体本体的示意性横截面视图。
在图5A中示出的半导体本体501的横截面视图中，沟道502从表面503形成到半导体本体501中。作为例子，沟道502可以通过各向异性蚀刻（例如干蚀刻）形成。半导体本体501可以是半导体晶圆，例如硅晶圆，其不包括或者包括一个或多个半导体层，例如，外延半导体层。
第一介电层520a（例如氧化层）在表面503上、在沟道502的侧壁和底侧上形成。根据一个实施例，第一介电层520a通过沉积形成，例如，通过低压化学汽相沉积（LPCVD）的保形沉积（共形沉积，conformaldeposition）。根据另一个实施例，第一介电层520a通过热氧化或在CVD过程后面的一系列热氧化来形成。接着，沟道502被填充场电极材料522，例如，通过导电材料（例如掺杂的多晶硅、硅化物、金属）的沉积或这些材料的任何组合的堆栈。
参考在图5B中示出的半导体本体501的横截面，场电极材料522从沟道502的上部去除。场电极材料的剩余材料构成场电极512。通过例如在第一介电层520a的材料上选择性蚀刻场电极材料522，可以去除场电极材料522。接着，第一介电层520a在沟道502的上部中，甚至在场电极512的顶侧下方去除。第一介电层520a可以通过例如像湿法蚀刻的蚀刻来去除。第一介电层520a的剩余部分构成介电结构510的第一介电质部分510a。
参考在图5C中示出的半导体本体501的横截面，掺杂层524a，例如掺杂的半导体层或掺杂的玻璃层在表面503上和在沟道502的暴露面上形成。根据在图5C中示出的实施例，掺杂层524a以保形（共形）方式，通过例如像LPCVD的适当保形沉积方法而沉积。根据另一个实施例，掺杂层524a可以通过选择性外延生长形成为掺杂的半导体层524a。在这样的情况下，如果选择了选择性生长参数，则掺杂的半导体524a可以在区域530中不存在。掺杂的半导体层524a的厚度可以是在例如10nm到100nm的范围。例如，掺杂物的浓度可以被设置在5x1015cm-3到5x1018cm-3的范围。掺杂物可以在原位被掺入到掺杂的半导体层524a中，即在层生长期间或在层生长之后，通过例如离子注入或扩散。
参考在图5D中示出的半导体本体501的横截面，通过例如像间隔件蚀刻工艺的各向异性蚀刻，从表面503和第一介电质部分510a和场电极512的最上部去除掺杂层524a。掺杂层524a的剩余部分用参考符合524a’表示。
参考在图5E中示出的半导体本体501的横截面，介电结构510的第二介电质部分510b在沟道502中形成。第二介电质部分510b可以形成为第二介电层，例如，像高密度等离子体（HDP）氧化物和/或正硅酸乙酯（TEOS）的氧化物和/或氮化物。第二介电质部分510b的形成可以包括介电层形成（例如，沉积），以及通过适当方法的方式（例如像干蚀刻）从表面503和沟道502的上部部分地去除第二介电层。在沟道502中的第二介电层的剩余部分构成介电结构510的第二介电质部分510b。第二介电质部分510b的顶侧调整在场电极的顶侧之上。
参考在图5F中示出的半导体本体501的横截面，掺杂层524a’在沟道502的上部中被去除到轻微低于第二介电部分510b顶侧一下的高度，或由于下切，被去除到轻微低于第二介电部分510b顶侧以下的高度。作为例子，掺杂层524a’可以通过各向异性蚀刻工艺去除。掺杂层524a’的邻接沟道502侧壁的剩余部分构成第一辅助部分514a。邻接场电极512的掺杂层524a’的剩余部分构成第二辅助部分514b。由于随后的制造步骤，例如，热退火和/或热氧化，影响半导体本体501的热平衡导致掺杂物从第一辅助部分514a扩散到半导体本体501的周围部分中。扩散到周围部分半导体本体501的掺杂物构成辅助结构的第三部分（未在图5F到5I中示出，请参见图1）。作为例子，辅助结构的第三部分的延伸随着经配置将掺杂物从第一辅助部分514a扩散到周围半导体本体501的热平衡的增加而增加。
参考在图5G中示出的半导体本体501的横截面，第三介电层520c（例如氧化物或氮化物）在沟道502的暴露侧壁上和表面503上形成。在图5G的示意图中，第三介电层520c通过热氧化形成，所述热氧化导致半导体本体501的邻接沟道502侧壁的一部分和半导体本体501的邻接表面503的一部分氧化。而且，在第一辅助结构514a顶部的一部分被转换为氧化物。
参考在图5H中示出的半导体本体501的横截面，通过例如像掺杂多晶硅、硅化物、金属的导电材料的沉积或这些材料任何组合的堆栈，沟道502被填充栅电极材料，以及在沟道502的上部中去除栅电极材料的一部分。栅电极材料的剩余材料构成栅电极513。可以通过例如选择性蚀刻在第二介电质部分510b的材料和第三介电质材料520c之上的栅电极材料，去除栅电极材料。
参考在图5I中示出的半导体本体501的横截面，绝缘帽（例如氧化物或氮化物）在栅电极513上形成，以及例如通过蚀刻或化学机械抛光（CMP），从表面503去除第三介电层520c。第三介电层520c的剩余部分和绝缘帽构成介电结构510的第三介电质部分510c。介电结构510包括沿沟道502侧向侧的第一梯阶511a和第二梯阶511b。第一辅助部分514a布置在第一梯阶511a与第二梯阶511b之间。根据另一个实施例，第三介电层520c可以保留在表面503上，并在稍后阶段被图案化，以在其中形成接触开口。
在相对于图5I中示出的横截面进行该过程之后，可以实施其他过程，例如像本体、源极、漏极、接触区、互连层和层间介电质的半导体区的形成，产生如图1所示的器件。
图6示出制造在图2中示出的半导体器件的方法的示意性流程图。
方法特征S200包括，形成从表面延伸到半导体本体的漂移区中的沟道区域。
方法特征S210包括，在沟道区域的下部分形成介电结构的第一部分。
方法特征S220包括，经由在介电结构的第一部分上面的沟道区域的侧向侧面，将掺杂物插入到半导体本体中。
方法特征S230包括，在沟道区域中形成介电结构的第二部分。
方法特征S240去除半导体本体的在介电结构的第二部分上面的沟道区域的侧向侧面处的一部分，其中，所述插入的掺杂物的剩余部分形成辅助结构。
方法特征S250包括，在介电结构的第二部分之上形成介电结构的第三部分。
方法特征S260包括，在沟道区域中形成栅电极。
方法特征S270包括，形成不同于漂移区的第一导电类型的第二导电类型的本体区域。
图7示出根据产生如图2所示的半导体器件的另一个实施例的在制造半导体器件期间半导体本体的示意性横截面视图。在参考图7示出的过程之前，实施在图5A和5B中示出的过程。
参考在图7中示出的半导体本体701的横截面，经由沟道702内暴露的侧壁和经由表面703，掺杂物被掺入到半导体本体701中，产生掺杂层730。掺杂物可以通过例如离子注入或通过来自沉积源的外扩散或通过气相沉积被掺入。掺杂物的导电类型与形成的FET沟道区域的导电类型相同。作为例子，在n沟道的情况下，可以使用例如磷（P）、硫（S）和/或锑（Sb）的n型掺杂物。在p型沟道的情况下，可以使用例如硼（B）、铝（Al）和/或铟（In）的p型掺杂物。
半导体本体701的进一步处理可以如图5E所示继续，即，可以紧接着第二介电质部分的形成。接着，类似于图5F，掺杂层730被去除到第二介电质部分的顶侧。进一步过程如图5G到5I所示和描述，接着产生如图2所示的器件。
图8示出制造例如在图3中示出的器件300的半导体器件的方法的简化流程图。
方法特征S300包括，形成从表面延伸到半导体本体的漂移区中的沟道区域。
方法特征S310在沟道区域的第一侧、沟道区域的底侧和沟道区域的与第一侧相对的第二侧中的每个上形成辅助层。
方法特征S320包括，在沟道区域中形成介电结构的第一部分。
方法特征S330从介电结构的第一部分上面的沟道区域的第一侧和第二侧的去除辅助层，其中，所述辅助层的剩余部分形成辅助结构。
方法特征S340包括，在辅助结构之上形成介电结构的第二部分。
方法特征S350包括，在沟道区域中形成栅电极。
方法特征S360包括，形成第二导电类型的本体区域。
在S300到S360中实施的过程可以包括和在图5A到5I以及图7中示出和详细描述的材料和/或制造方法相似的材料和/或制造方法
除非特别声明，应当理解，本文所述各个实施例的特征可以彼此合并在一起。
虽然本文已经示出并描述了具体实施例，但是本领域的普通技术人员应当明白，在不偏离本发明范围的情况下，描述和示出的具体实施例可以被其变型和/或等同实施所替换。这个应用应该覆盖本文所述具体实施例的任何修改或变更。因此，本发明的范围应该仅仅由权利要求及其等同物限定。

Claims (25)

1.一种半导体器件，包括：
沟道区域，从一表面延伸到半导体本体的漂移区中；
介电结构，包括沿所述沟道区域的侧向侧的第一梯阶和第二梯阶；
第一导电类型的辅助结构，在所述第一梯阶与第二梯阶之间；
栅电极，在所述沟道区域中；
第二导电类型的本体区域，所述第二导电类型不同于所述漂移区的所述第一导电类型；并且其中，
所述辅助结构与所述漂移区、所述本体区域及所述介电结构中的每个邻接。
2.根据权利要求1所述的半导体器件，其中，所述辅助结构包括掺杂的外延层、掺杂的再结晶层和掺杂的玻璃中的至少一个。
3.根据权利要求1所述的半导体器件，其中，所述辅助结构的侧向厚度在10nm到100nm之间的范围。
4.根据权利要求1所述的半导体器件，其中，在所述辅助结构中的最大掺杂浓度大于在所述漂移区中的最大掺杂浓度。
5.根据权利要求1所述的半导体器件，其中，从所述表面到一位置的第一距离大于从所述表面到所述栅电极的底侧的第二距离，在该位置处，所述漂移区和所述本体区域间的界面邻接所述辅助结构。
6.根据权利要求1所述的半导体器件，进一步包括布置在所述栅电极与所述沟道区域的底侧之间的场电极。
7.根据权利要求6所述的半导体器件，其中，所述辅助结构包括与所述漂移区、所述本体区域和所述介电结构中的每个邻接的第一部分以及与所述场电极邻接的第二部分。
8.一种半导体器件，包括：
沟道区域，从一表面延伸到半导体本体的漂移区中；
介电结构，包括侧向交错布置的上侧面和下侧面，所述上侧面与所述下侧面之间具有梯阶；
第一导电类型的辅助结构，其相对于所述介电结构仅与所述下侧面和所述梯阶邻接；
栅电极，在所述沟道区域中；
第二导电类型的本体区域，所述第二导电类型不同于所述漂移区的所述第一导电类型；并且其中，
所述辅助结构进一步与所述漂移区和所述本体区域中的每个邻接。
9.根据权利要求8所述的半导体器件，其中，所述辅助结构的侧向厚度在10nm到100nm之间的范围。
10.根据权利要求8所述的半导体器件，其中，在所述辅助结构中的最大掺杂高于在所述漂移区中的最大掺杂。
11.根据权利要求8所述的半导体器件，其中，从所述表面到一位置的第一距离大于从所述表面到栅电极底侧的第二距离，在该位置处，所述漂移区与所述本体区域之间的界面邻接所述邻接辅助结构。
12.一种半导体器件，包括：
沟道区域，从一表面延伸到半导体本体的漂移区中；
第一导电类型的辅助结构，与所述沟道区域的第一侧、所述沟道区域的底侧和所述沟道区域的与所述第一侧相对的第二侧中的每个邻接；
介电结构，在所述沟道区域中；
栅电极，在所述沟道区域中；
第二导电类型的本体区域，所述第二导电类型不同于所述漂移区的第一导电类型，其中，
所述辅助结构与所述漂移区、所述本体区域及所述介电结构中的每个邻接；并且
从所述表面到一位置的第一距离大于从所述表面到所述栅电极的底侧的第二距离，在该位置处，所述漂移区与所述本体区域之间的界面邻接所述辅助结构。
13.根据权利要求12所述的半导体器件，其中，所述辅助结构的侧向厚度在10nm到100nm之间的范围。
14.根据权利要求12所述的半导体器件，其中，在所述辅助结构中的最大掺杂大于在所述漂移区中的最大掺杂。
15.一种用于制造半导体器件的方法，包括：
形成从一表面延伸到半导体本体的漂移区中的沟道区域；
在所述沟道区域的下部中形成介电结构的第一部分；
在所述沟道区域的上部中形成在侧向侧上的辅助层；
在所述沟道区域中形成所述介电结构的第二部分；
在所述介电结构的所述第二部分之上，从所述沟道区域的侧向侧去除所述辅助层的至少一部分，其中，所述辅助层的剩余部分形成辅助结构；
在所述辅助结构之上形成所述介电结构的第三部分；
在所述沟道区域中形成栅电极；以及
形成本体区域，所述本体区域的导电类型不同于所述漂移区的导电类型。
16.根据权利要求15所述的方法，其中，形成所述介电结构的所述第三部分包括：形成热氧化物。
17.根据权利要求15所述的方法，进一步包括，在形成所述栅电极之前，在所述沟道区域中形成场电极。
18.根据权利要求15所述的方法，其中，形成所述辅助层包括选择性外延、半导体材料沉积之后的再结晶、以及掺杂的玻璃中的至少一种。
19.根据权利要求15所述的方法，其中，形成所述辅助层包括掺杂物的原位掺杂和离子注入中的至少一个。
20.一种用于制造半导体器件的方法，包括：
形成从一表面延伸到半导体本体的漂移区中的沟道区域；
在所述沟道区域的下部中形成介电结构的第一部分；
在所述介电结构的所述第一部分之上，经由所述沟道区域的侧向侧将掺杂物插入到所述半导体本体中；
在所述沟道区域中形成所述介电结构的第二部分；
在所述介电结构的所述第二部分之上，在所述沟道区域的侧向侧处去除包括插入的掺杂物的所述半导体本体的一部分，其中，所述插入的掺杂物的剩余部分形成辅助结构；
在所述介电结构的所述第二部分之上形成所述介电结构的第三部分；
在所述沟道区域中形成栅电极；以及
形成本体区域，所述本体区域的导电类型不同于所述漂移区的导电类型。
21.根据权利要求20所述的方法，其中，形成所述介电结构的第三部分包括：形成热氧化物。
22.根据权利要求20所述的方法，其中，将掺杂物插入到所述半导体本体包括斜向注入、在所述沟道区域的侧向侧处形成扩散源之后将来自所述扩散源的掺杂物插入到所述半导体本体中、以及插入来自包含掺杂物物质的气体的掺杂物中的至少一种。
23.根据权利要求22所述的方法，其中，所述扩散源包括掺杂的玻璃和掺杂的非晶硅或再结晶硅中的至少一种。
24.一种用于制造半导体器件的方法，包括：
形成从一表面延伸到半导体本体的漂移区中的沟道区域；
在所述沟道区域的第一侧、所述沟道区域的底侧和所述沟道区域的与所述第一侧相对的第二侧中的每个上形成辅助层；
在所述沟道区域中形成介电结构的第一部分；
在所述介电结构的所述第一部分上方，从所述沟道区域的所述第一侧和所述第二侧去除所述辅助层，其中，所述辅助层的剩余部分形成辅助结构；
在所述辅助结构上方形成所述介电结构的第二部分；
在所述沟道区域中形成栅电极；以及
形成本体区域。
25.根据权利要求24所述的方法，其中：
所述辅助结构与所述漂移区、所述本体区域以及所述介电结构中的每个邻接；以及
从所述表面到一位置的第一距离大于从所述表面到所述栅电极的底侧的第二距离，在该位置处，所述本体区域之间的界面邻接所述辅助结构。
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