JP2003529209A - トレンチ二重拡散金属酸化膜半導体トランジスタ構造体 - Google Patents

トレンチ二重拡散金属酸化膜半導体トランジスタ構造体

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JP2003529209A JP2001564397A JP2001564397A JP2003529209A JP 2003529209 A JP2003529209 A JP 2003529209A JP 2001564397 A JP2001564397 A JP 2001564397A JP 2001564397 A JP2001564397 A JP 2001564397A JP 2003529209 A JP2003529209 A JP 2003529209A
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oxide semiconductor
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semiconductor transistor
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フシエフ、フュー−イウアン
ソー、クーン、チョング
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ゼネラル セミコンダクター,インク.
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Abstract

(57)【要約】 第1のタイプの伝導性を有する基板上に形成された少なくとも3つの個別のトレンチ二重拡散金属酸化膜半導体トランジスタを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体を提供する。トレンチ二重拡散金属酸化膜半導体トランジスタは、外周トランジスタセル及び内部トランジスタセルとして区別される。各トレンチ二重拡散金属酸化膜半導体トランジスタは、基板上に形成された第2のタイプの伝導性を有するボディ領域を備える。少なくとも1つのトレンチがこのボディ領域及び基板に形成されている。トレンチの内表面は、絶縁層により覆われる。トレンチ内の絶縁層上には、導電性電極が設けられる。外周トランジスタセルを除く内部トランジスタセルのみがトレンチ近傍のボディ領域に第1のタイプの伝導性を有するソース領域を備える。したがって、外周トランジスタセルは不活性となり、内部トランジスタセルは、活性となる。この結果、深いP+コンタクト領域を設けることなく、閾値電圧を低くすることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、トレンチにゲートが形成された電流スイッチング二重拡散金属酸化
膜半導体トランジスタに関し、詳しくは、素子がオンにされたときの抵抗値を低
くすることができるトレンチ二重拡散金属酸化膜半導体トランジスタに関する。
【0002】
【従来の技術】
二重拡散金属酸化膜半導体(Doubled diffused metal-oxide-semiconductor t
ransistor:以下、DMOSという。)パワートランジスタは、車載用電子機器
、ディスクドライブ、電源等、様々な機器において広く使用されている。これら
の素子は、通常、スイッチとして機能し、電源を負荷に接続するために用いられ
る。ここで、スイッチが閉じられた状態において、素子の抵抗値は、可能な限り
小さいことが望ましい。素子の抵抗値が高ければ、電力が消費され、熱が過剰に
発生する。
【0003】 一般的なディスクリートDMOS回路は、並列に組み立てられた2以上の個々
のDMOSトランジスタセルを備える。各DMOSトランジスタセルは、同じド
レインコンタクト(基板)を共有し、各DMOSトランジスタセルのソース全て
は、互いに金属により短絡され、各DMOSトランジスタセルのゲートは、互い
にポリシリコンにより短絡されている。これにより、複数の小さなトランジスタ
のマトリクスから構成されたディスクリートDMOS回路は、単一の大きなトラ
ンジスタとして動作する。ディスクリートDMOS回路においては、トランジス
タマトリクスがゲート電流によりオンになったとき、単位面積当りの伝導率を最
大化することが望ましい。
【0004】 このような素子を図1及び図2に示す。図1は、DMOSトランジスタ100
の単一のセルの断面図であり、図2は、図1に示すセルの断面斜視図である。ゲ
ート102、104は、トレンチに形成され、それぞれゲート酸化層106、1
08によって囲まれている。トレンチゲートは、通常、グリッド状(grid patte
rn)に形成され、ここでグリッドは、相互に接続された単一のゲートを表す。な
お、トレンチゲートは、一連の独立した平行するストリップとして形成されても
よい。
【0005】 DMOSトランジスタ100は、Nエピタキシャル層111に形成された二重
拡散素子である。Nエピタキシャル層111の表面には、N+ソース領域112
及びP+コンタクト領域114が形成されている。N+ソース領域112及びP
+コンタクト領域114の下層には、Pボディ(P-body)116が形成されて
いる。金属ソースコンタクト118は、N+ソース領域112に接触し、N+ソ
ース領域112をP+コンタクト領域114及びPボディ116に短絡させてい
る。
【0006】 Nエピタキシャル層111は、N+基板120上に形成されており、ドレイン
コンタクト(図示せず)は、N+基板120の底面に設けられている。図2に示
す、ゲート102、104用のコンタクト121は、導電性ゲート材料をトレン
チの外側に拡張することにより形成されており、個々のセルから離れた位置に金
属コンタクトを形成している。ゲート102、104に接続されるゲート金属コ
ンタクト121は、図3にも示されている。ゲートは、通常、燐又はホウ素がド
ープされたポリシリコンにより形成されている。なお、一連のトランジスタセル
を形成するとき、ゲートコンタクト121は、内部のセルからではなく、この構
造の表面上のセルからのみ延び出ている。
【0007】 N+基板120とP+ボディ116の間のNエピタキシャル層111の領域1
10は、通常、N型不純物がN+基板120よりも低濃度でドープされている。
これにより、DMOSトランジスタ100の耐高電圧性能が向上する。領域11
0は、「低濃度ドープ(lightly doped)」領域又は「ドリフト(drift)」領域
とも呼ばれる(「ドリフト」は、電界によるキャリアの移動を示している)。ド
リフト領域110及びN+基板120は、DMOSトランジスタ100のドレイ
ンを構成している。
【0008】 DMOSトランジスタ100は、Nチャネル型トランジスタである。ゲート1
02に正の電圧が印加されると、ゲート酸化層106に隣接するP+ボディ11
6内のチャネル領域は、反転され、N+ソース領域112とN+基板120間に
電位差があると、電子がN+ソース領域112からチャネル領域を介してドリフ
ト領域110に流れる。ドリフト領域110においては、電子の一部は、対角線
上に斜めに広がり、N+基板120に到達すると、ドレインに対して垂直に流れ
る。また、一部の電流は、ドリフト領域110を介して垂直に下方に流れ、一部
の電流は、ゲート102の下を流れた後、ドリフト領域110を介して下方に流
れる。
【0009】 ゲート102、104には、導電性材料がドープされている。DMOSトラン
ジスタ100は、Nチャネル素子であるため、ゲート102、104は、燐がド
ープされたポリシリコンであってもよい。ゲート102、104は、それぞれゲ
ート酸化層106、108により、DMOSトランジスタ100の他の部分から
絶縁されている。ゲート酸化層106、108の厚さは、DMOSトランジスタ
100の閾値電圧に応じて選択されるものであり、この厚さは、DMOSトラン
ジスタ100の降伏電圧にも影響する。
【0010】 図1〜図3に示すDMOSトランジスタ100において、P+コンタクト領域
114は、トレンチの底部から下方に延び、セルの中央に高濃度にドープされた
Pボディ116を形成している。この他の周知のDMOSトランジスタ(図示せ
ず)においては、P+コンタクト領域114は極めて浅く、トレンチのレベルよ
り下方に延び出ていないこともある。すなわち、このような素子では、P+ボデ
ィ116は形成されない。P+コンタクト領域114を浅くすることにより、P
型のドーパントがチャネル領域に侵入することを確実に防ぐことができる。チャ
ネル領域にP型のドーパントが侵入した場合、素子の閾値電圧が高くなり、素子
のターンオン特性(turn-on characteristics)が、P+コンタクト領域114
の配置(alignment)に応じて1つの状態から他の状態に変化する。なお、P+
コンタクト領域114を浅くしてP+ボディ116が形成されないようにすると
、素子は、オフ状態において、比較的低い電圧(例えば10V)にしか耐えられ
なくなる。これは、P+コンタクト領域114とドリフト領域110の接合部周
辺の空乏層がトレンチのコーナ(例えば、図1に示すコーナ122)を適切に保
護しなくなるためである。この結果、トレンチ近傍でなだれ降伏が発生し、ゲー
ト酸化層106を帯電又は劣化させるキャリアの発生率が高くなり、最悪の場合
、ゲート酸化層106が破壊される虞もある。したがって、このようなDMOS
トランジスタは、低電圧素子としてしか利用できない。
【0011】 上述のように、図1〜図3に示す周知のDMOSトランジスタ100において
、P+コンタクト領域114をトレンチの底部下方に拡張し、セルのコーナにお
いて、深い高濃度のP+ボディ116を形成することにより、素子の降伏電圧を
高くすることができる。これにより、コーナ122近傍に追加的なシールドが形
成され、キャリアは、まず、P+ボディ116の底部のチップ302において発
生するという基本的な利点がある。これは、電界がチップ302の真下で強くな
り、キャリアがゲート酸化層106の近傍ではなく、接合部の曲面において、又
はこの曲面に沿って発生するためである。このため、素子における実際の接合部
降伏(junction breakdown)が低下しても、ゲート酸化層106に対するストレ
スがなくなり、高電圧条件の下でのDMOSトランジスタ100の信頼度が向上
する。下方に拡張されたPコンタクト領域に関する説明は、米国特許第5,07
2,266号及び第5,688,725号にも開示されている。
【0012】
【発明が解決しようとする課題】
DMOSトランジスタ100において深いP+ボディ116を形成することに
より、降伏現象による悪影響を低減することができるが、これに伴い、この他の
問題も生じる。まず、セル密度が高くなると、チャネル領域にPイオンが導入さ
れるため、セル密度に上限ができてしまう。上述のように、これにより、DMO
Sトランジスタの閾値電圧が高くなる。第2に、深いP+コンタクトボディ11
6により、電子の流れがチャネルからドリフト領域110に入るため、電流の流
路が狭くなる。深いP+ボディ116が形成されていないトランジスタでは、電
流がドリフト領域110に到達すると、電流は拡散する。このように電流が拡散
すると、ドリフト領域110における単位面積当りの平均電流が大きくなり、こ
のためDMOSトランジスタのオン抵抗が低下する。深いP+ボディ116は、
この電流の拡散を制限し、このためセル密度を高めた場合と同様に、オン抵抗が
高くなってしまう。
【0013】 そこで、降伏電圧を高くできる深いP+領域を設けると共に、オン抵抗値が低
いDMOSトランジスタを実現することが望まれている。
【0014】
【課題を解決するための手段】
本発明は、第1のタイプの伝導性を有する基板上に形成された少なくとも3つ
の個別のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有するトレンチ
二重拡散金属酸化膜半導体トランジスタ構造体を提供する。トレンチ二重拡散金
属酸化膜半導体トランジスタセルは、外周トランジスタセル及び内部トランジス
タセルとして区別される。各トレンチ二重拡散金属酸化膜半導体トランジスタセ
ルは、基板上に形成された第2のタイプの伝導性を有するボディ領域を備える。
少なくとも1つのトレンチがこのボディ領域及び基板に形成されている。トレン
チの内表面は、絶縁層により覆われる。トレンチ内の絶縁層上には、導電性電極
が設けられる。外周トランジスタセルを除く内部トランジスタセルのみがトレン
チ近傍のボディ領域に第1のタイプの伝導性を有するソース領域を備える。した
がって、外周トランジスタセルは不活性となり、内部トランジスタセルは、活性
となる。この結果、深いP+コンタクト領域を設けることなく、閾値電圧を低く
することができる。
【0015】 ボディ領域は、各ボディ領域が位置するトランジスタセルの幅方向に亘って実
質的に平坦に形成してもよい。これに代えて、ボディ領域は、各ボディ領域が位
置するトランジスタセルの幅方向に亘って双峰分布の形状を有していてもよい。
【0016】 また、トレンチは、上記ボディ領域の深さよりも深く形成してもよい。
【0017】 また、外周トランジスタセルのボディ領域は、上記内部トランジスタセルのボ
ディ領域より低濃度にドープしてもよい。
【0018】 また、本発明は、第1のタイプの伝導性を有する基板上に形成された少なくと
も3つの個別のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有するト
レンチ二重拡散金属酸化膜半導体トランジスタ構造体を提供する。トレンチ二重
拡散金属酸化膜半導体トランジスタは、外周トランジスタセル及び内部トランジ
スタセルとして区別される。各トレンチ二重拡散金属酸化膜半導体トランジスタ
は、基板上に形成された第2のタイプの伝導性を有するボディ領域を備える。さ
らに、ボディ領域は、各ボディ領域が位置するトランジスタセルの幅方向に亘っ
て双峰分布の形状を有する。少なくとも1つのトレンチがこのボディ領域及び基
板に形成されている。トレンチの内表面は、絶縁層により覆われる。トレンチ内
の絶縁層上には、導電性電極が設けられる。内部トランジスタセルは、トレンチ
近傍のボディ領域に上記第1のタイプの伝導性を有するソース領域を備える。
【0019】
【発明の実施の形態】
本発明の具体例であるトレンチDMOS構造体200の断面図を図4に示し、
このトレンチDMOS構造体200の平面図を図5に示す。このトレンチDMO
S構造体200においては、各セル21の水平断面は、方形(rectangular)の
形状を有している。この具体例に示すトレンチDMOS構造体200は、N+基
板220を備え、N+基板220上には、低濃度のNエピタキシャル層211が
成長されている。Nエピタキシャル層211内には、伝導性が逆のコンタクト及
びボディ領域214が設けられている。ボディ領域214の表面の一部に形成さ
れたNエピタキシャル層240は、ソースとして機能する。Nエピタキシャル層
211内には、方形のトレンチ202、204が形成され、トレンチ202、2
04は、このトレンチDMOS構造体200の表面に露出し、トランジスタセル
の外縁を規定している。トレンチ202、204の側壁には、ゲート酸化層23
0が形成されている。トレンチ202、204には、ポリシリコン、すなわち多
結晶シリコンが埋められている。ドレイン電極は、半導体基板220の背面に接
続され、ソース電極218は、2つのソース領域240及びコンタクト領域21
4に接続され、ゲート電極221は、トレンチ202に埋められたポリシリコン
に接続されている。トレンチに埋められたポリシリコンは、トレンチDMOS構
造体200の表面において連続するように互いに接続されている。さらに、図4
及び図5に示すように、トレンチDMOS構造体200の表面には、ポリシリコ
ンコンタクト221が設けられており、ポリシリコンコンタクト221は、セル
21、21、21等の外周のトランジスタセルを相互に接続している。ま
た、セル21、21、21等の内部のトランジスタセルは、トレンチ自体
により、相互に及び外周のトランジスタセルに接続されている。図4においては
、トレンチ202は、外周のトランジスタセルの一部を構成し、トレンチ204
は、内部のトランジスタセルの一部を構成している。
【0020】 なお、トランジスタセル21が基本的なトランジスタ動作を行うためには、ト
ランジスタセル21は必ずしも方形の形状を有する必要はなく、いかなる多角形
の形状を有していてもよい。なお、レイアウト上の観点からは、トランジスタセ
ル21の形状は、方形及び正六角形であることが望ましい。また、トランジスタ
セル21は、図5に示すような閉じたセル形状(closed-cell geometry)ではな
く、開いた又は縞状のセル形状を有していてもよい。
【0021】 上述のように、従来のDMOSトランジスタ技術で行われているように、深い
P+コンタクト領域を形成した場合、セル密度を高くすると、閾値電圧が高くな
る。また、中央の深いP+領域により、素子のオン抵抗も高くなる。しかしなが
ら、深いP+コンタクト領域を設けないと、素子の降伏電圧が低くなり、実用性
が乏しくなる。
【0022】 ここで、本発明では、トランジスタが不活性の外周セルと、トランジスタが活
性の内部セルとを設ける。これにより、P+コンタクト領域を設けることなく、
閾値電圧を低くすることができる。図4に示すように、トレンチ202は、外周
セルの一部を構成し、トレンチ204は、内部トランジスタセルの一部を構成し
ている。不活性の外周トランジスタセルでは、ソース領域が設けられておらず、
この点が活性内部トランジスタと異なっている。例えば、図4に示すように、ト
レンチ202が一部を構成する外周トランジスタセルは、ソース領域を有してい
ない。さらに、外周トランジスタの一部を構成するP+コンタクト領域214は
、内部トランジスタセルの一部を構成するP+コンタクト領域に比べて、不純物
が低濃度にドープされている。このように、不純物濃度を低くすることにより、
これらの外周トランジスタセルでは、降伏が発生しない。さらに、この構成によ
り、なだれ降伏は、内部セル内で発生することが確実となる。このため、本発明
に基づくDMOSトランジスタアレーは、高い電圧とともに使用することができ
る。さらに、本発明により、深いP+コンタクト領域を形成する必要がなくなる
ため、閾値電圧及びオン抵抗が高くなることを回避することができる。
【0023】 図6に示す具体例では、P+コンタクト領域614は、トランジスタセルの幅
方向にそって実質的に平坦な形状ではなく、双峰分布(bimodal distribution)
の形状を有している。この具体例では、なだれ降伏は、通常、符号610で示す
点の近傍で発生する。
【0024】 以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の
形態を修正及び変更することができ、このような修正及び変更は、添付の請求の
範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明
は、上述の具体例とは伝導性(conductivities)が逆のトレンチDMOSにも同
様に適用することができる。
【図面の簡単な説明】
【図1】 従来の比較的深いP+コンタクト領域を有する垂直トレンチNチャネルDMO
Sトランジスタの断面図である。
【図2】 図1に示すトランジスタの斜視図である。
【図3】 従来の他の比較的深いP+コンタクト領域を有する垂直トレンチNチャネルD
MOSトランジスタの断面図である。
【図4】 本発明に基づく外周トランジスタセル及び内部トランジスタセルの断面図であ
る。
【図5】 本発明に基づくトランジスタ構造体の平面図である。
【図6】 本発明の変形例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE,TR),OA(BF ,BJ,CF,CG,CI,CM,GA,GN,GW, ML,MR,NE,SN,TD,TG),AP(GH,G M,KE,LS,MW,MZ,SD,SL,SZ,TZ ,UG,ZW),EA(AM,AZ,BY,KG,KZ, MD,RU,TJ,TM),AE,AG,AL,AM, AT,AU,AZ,BA,BB,BG,BR,BY,B Z,CA,CH,CN,CR,CU,CZ,DE,DK ,DM,DZ,EE,ES,FI,GB,GD,GE, GH,GM,HR,HU,ID,IL,IN,IS,J P,KE,KG,KP,KR,KZ,LC,LK,LR ,LS,LT,LU,LV,MA,MD,MG,MK, MN,MW,MX,MZ,NO,NZ,PL,PT,R O,RU,SD,SE,SG,SI,SK,SL,TJ ,TM,TR,TT,TZ,UA,UG,UZ,VN, YU,ZA,ZW (72)発明者 ツイ、ヤン マン アメリカ合衆国 カリフォルニア州 94587 ユニオン シティ ドライウッド コート 4409

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 第1のタイプの伝導性を有する基板上に形成され、外周トラン
    ジスタセル及び内部トランジスタセルとして区別される少なくとも3つの個別の
    トレンチ二重拡散金属酸化膜半導体トランジスタを有するトレンチ二重拡散金属
    酸化膜半導体トランジスタ構造体において、 上記各トレンチ二重拡散金属酸化膜半導体トランジスタは、 上記基板上に形成された第2のタイプの伝導性を有するボディ領域と、 上記ボディ領域及び基板を介して形成された少なくとも1つのトレンチと、 上記トレンチの内表面を覆う絶縁層と、 上記トレンチ内の上記絶縁層上に設けられた導電性電極とを備え、 上記外周トランジスタセルを除く上記内部トランジスタセルのみがトレンチ近
    傍のボディ領域に上記第1のタイプの伝導性を有するソース領域を備えるトレン
    チ二重拡散金属酸化膜半導体トランジスタ構造体。
  2. 【請求項2】 上記ボディ領域は、各ボディ領域が位置するトランジスタセル
    の幅方向に亘って実質的に平坦に形成されていることを特徴とする請求項1記載
    のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  3. 【請求項3】 上記少なくとも1つのトレンチは、上記ボディ領域の深さより
    も深く形成されていることを特徴とする請求項1記載のトレンチ二重拡散金属酸
    化膜半導体トランジスタ構造体。
  4. 【請求項4】 上記ボディ領域は、各ボディ領域が位置するトランジスタセル
    の幅方向に亘って双峰分布の形状を有していることを特徴とする請求項1記載の
    トレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  5. 【請求項5】 上記外周トランジスタセルのボディ領域は、上記内部トランジ
    スタセルのボディ領域より低濃度にドープされていることを特徴とする請求項1
    記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  6. 【請求項6】 上記基板のボディ領域が形成されている側とは逆の表面に露出
    するドレイン電極を備える請求項1記載のトレンチ二重拡散金属酸化膜半導体ト
    ランジスタ構造体。
  7. 【請求項7】 上記絶縁層は、酸化層であることを特徴とする請求項1記載の
    トレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  8. 【請求項8】 上記導電性電極は、ポリシリコンを含むことを特徴とする請求
    項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  9. 【請求項9】 上記少なくとも1つのトレンチ二重拡散金属酸化膜半導体トラ
    ンジスタのセルは、閉じたセル形状を有することを特徴とする請求項1記載のト
    レンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  10. 【請求項10】 上記閉じたセル形状は、方形であることを特徴とする請求項
    9記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  11. 【請求項11】 上記少なくとも1つのトレンチ二重拡散金属酸化膜半導体ト
    ランジスタのセルは、開いたセル形状を有することを特徴とする請求項1記載の
    トレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  12. 【請求項12】 上記外周トランジスタセルの各導電性電極にそれぞれ接続さ
    れた複数のポリシリコンコンタクトを備える請求項1記載のトレンチ二重拡散金
    属酸化膜半導体トランジスタ構造体。
  13. 【請求項13】 上記外周トランジスタセルの各導電性電極にそれぞれ接続さ
    れた複数のポリシリコンコンタクトを備える請求項4記載のトレンチ二重拡散金
    属酸化膜半導体トランジスタ構造体。
  14. 【請求項14】 上記外周トランジスタセルの各導電性電極にそれぞれ接続さ
    れた複数のポリシリコンコンタクトを備える請求項3記載のトレンチ二重拡散金
    属酸化膜半導体トランジスタ構造体。
  15. 【請求項15】 第1のタイプの伝導性を有する基板上に形成され、外周トラ
    ンジスタセル及び内部トランジスタセルとして区別される少なくとも3つの個別
    のトレンチ二重拡散金属酸化膜半導体トランジスタを有するトレンチ二重拡散金
    属酸化膜半導体トランジスタ構造体において、 上記各トレンチ二重拡散金属酸化膜半導体トランジスタセルは、 上記基板上に形成された第2のタイプの伝導性を有するボディ領域であって、
    当該各ボディ領域が位置するトランジスタセルの幅方向に亘って双峰分布の形状
    を有するボディ領域と、 上記ボディ領域及び基板を介して形成された少なくとも1つのトレンチと、 上記トレンチの内表面を覆う絶縁層と、 上記トレンチ内の上記絶縁層上に設けられた導電性電極とを備え、 少なくとも上記内部トランジスタセルがトレンチ近傍のボディ領域に上記第1
    のタイプの伝導性を有するソース領域を備えるトレンチ二重拡散金属酸化膜半導
    体トランジスタ構造体。
  16. 【請求項16】 上記少なくとも1つのトレンチは、上記ボディ領域の深さよ
    りも深く形成されていることを特徴とする請求項15記載のトレンチ二重拡散金
    属酸化膜半導体トランジスタ構造体。
  17. 【請求項17】 上記外周トランジスタセルのボディ領域は、上記内部トラン
    ジスタセルのボディ領域より低濃度にドープされていることを特徴とする請求項
    15記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  18. 【請求項18】 上記基板のボディ領域が形成されている側とは逆の表面に露
    出するドレイン電極を備える請求項15記載のトレンチ二重拡散金属酸化膜半導
    体トランジスタ構造体。
  19. 【請求項19】 上記絶縁層は、酸化層であることを特徴とする請求項15記
    載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  20. 【請求項20】 上記導電性電極は、ポリシリコンを含むことを特徴とする請
    求項15記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  21. 【請求項21】 上記少なくとも1つのトレンチ二重拡散金属酸化膜半導体ト
    ランジスタのセルは、閉じたセル形状を有することを特徴とする請求項15記載
    のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  22. 【請求項22】 上記閉じたセル形状は、方形であることを特徴とする請求項
    21記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  23. 【請求項23】 上記少なくとも1つのトレンチ二重拡散金属酸化膜半導体ト
    ランジスタのセルは、開いたセル形状を有することを特徴とする請求項15記載
    のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
  24. 【請求項24】 上記外周トランジスタセルの各導電性電極にそれぞれ接続さ
    れた複数のポリシリコンコンタクトを備える請求項15記載のトレンチ二重拡散
    金属酸化膜半導体トランジスタ構造体。
  25. 【請求項25】 上記外周トランジスタセルの各導電性電極にそれぞれ接続さ
    れた複数のポリシリコンコンタクトを備える請求項16記載のトレンチ二重拡散
    金属酸化膜半導体トランジスタ構造体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013084899A (ja) * 2011-08-24 2013-05-09 Rohm Co Ltd 半導体装置およびその製造方法
JP2022020769A (ja) * 2011-08-24 2022-02-01 ローム株式会社 半導体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127885B4 (de) * 2001-06-08 2009-09-24 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7494876B1 (en) 2005-04-21 2009-02-24 Vishay Siliconix Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
US7583485B1 (en) 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US7544545B2 (en) * 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
CN101361193B (zh) * 2006-01-18 2013-07-10 维西埃-硅化物公司 具有高静电放电性能的浮动栅极结构
DE102006029750B4 (de) * 2006-06-28 2010-12-02 Infineon Technologies Austria Ag Trenchtransistor und Verfahren zur Herstellung
US20080206944A1 (en) * 2007-02-23 2008-08-28 Pan-Jit International Inc. Method for fabricating trench DMOS transistors and schottky elements
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
KR101728363B1 (ko) 2010-03-02 2017-05-02 비쉐이-실리코닉스 듀얼 게이트 디바이스의 구조 및 제조 방법
CN107482054B (zh) 2011-05-18 2021-07-20 威世硅尼克斯公司 半导体器件
JP6219140B2 (ja) * 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100460A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 縦形mos半導体装置
JPH0766395A (ja) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd 絶縁ゲート制御半導体装置とその製造方法
JPH0878668A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 電力用半導体装置
JPH09275212A (ja) * 1996-04-04 1997-10-21 Hitachi Ltd 電圧駆動型半導体装置
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
US5986304A (en) * 1997-01-13 1999-11-16 Megamos Corporation Punch-through prevention in trenched DMOS with poly-silicon layer covering trench corners

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH0354868A (ja) 1989-07-21 1991-03-08 Fuji Electric Co Ltd Mos型半導体装置
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US5998266A (en) 1996-12-19 1999-12-07 Magepower Semiconductor Corp. Method of forming a semiconductor structure having laterally merged body layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100460A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 縦形mos半導体装置
JPH0766395A (ja) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd 絶縁ゲート制御半導体装置とその製造方法
JPH0878668A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 電力用半導体装置
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
JPH09275212A (ja) * 1996-04-04 1997-10-21 Hitachi Ltd 電圧駆動型半導体装置
US5986304A (en) * 1997-01-13 1999-11-16 Megamos Corporation Punch-through prevention in trenched DMOS with poly-silicon layer covering trench corners

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013084899A (ja) * 2011-08-24 2013-05-09 Rohm Co Ltd 半導体装置およびその製造方法
US9502495B2 (en) 2011-08-24 2016-11-22 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US9917185B2 (en) 2011-08-24 2018-03-13 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US10164090B2 (en) 2011-08-24 2018-12-25 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US10593794B2 (en) 2011-08-24 2020-03-17 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US10770583B2 (en) 2011-08-24 2020-09-08 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US11038050B2 (en) 2011-08-24 2021-06-15 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP2022020769A (ja) * 2011-08-24 2022-02-01 ローム株式会社 半導体装置
US11557672B2 (en) 2011-08-24 2023-01-17 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US11757033B2 (en) 2011-08-24 2023-09-12 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same

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