JPH0697450A - トップ・ドレイン・トレンチ形ｒｅｓｕｒｆ ｄｍｏｓトランジスタ構造体 - Google Patents
トップ・ドレイン・トレンチ形ｒｅｓｕｒｆ ｄｍｏｓトランジスタ構造体Info
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- JPH0697450A JPH0697450A JP5115047A JP11504793A JPH0697450A JP H0697450 A JPH0697450 A JP H0697450A JP 5115047 A JP5115047 A JP 5115047A JP 11504793 A JP11504793 A JP 11504793A JP H0697450 A JPH0697450 A JP H0697450A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】
【目的】 優れたＲＤＳオン特性を有し、一方、小さな
トランジスタ面積領域を有する、高電圧電力用トランジ
スタを提供する。 【構成】 トップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタ構造体により、トランジスタ・
セル・ピッチをできるだけ小さくすることによって、優
れたＲＤＳオン特性が得られる。前記トランジスタは、
ゲートと、ソースと、ドレインを有する。トレンチは不
均一な誘電体裏打ち体を有することができる。ドレイン
・ドリフト領域が前記トレンチを部分的に取り囲む。多
重トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタを１
個の半導体ダイの上に作成することを可能にし、電流は
横方向に流れる。ソースを基板から電気的に分離するた
めの分離領域を付加することにより、高レベル側駆動器
への応用に、およびソースとアースとの間に電気的な分
離を必要とする他の応用に、この電力用トランジスタを
組み込むことができる。
トランジスタ面積領域を有する、高電圧電力用トランジ
スタを提供する。 【構成】 トップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタ構造体により、トランジスタ・
セル・ピッチをできるだけ小さくすることによって、優
れたＲＤＳオン特性が得られる。前記トランジスタは、
ゲートと、ソースと、ドレインを有する。トレンチは不
均一な誘電体裏打ち体を有することができる。ドレイン
・ドリフト領域が前記トレンチを部分的に取り囲む。多
重トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタを１
個の半導体ダイの上に作成することを可能にし、電流は
横方向に流れる。ソースを基板から電気的に分離するた
めの分離領域を付加することにより、高レベル側駆動器
への応用に、およびソースとアースとの間に電気的な分
離を必要とする他の応用に、この電力用トランジスタを
組み込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の分野に
関する。さらに詳細にいえば、本発明は特に大電力用装
置に関する。
関する。さらに詳細にいえば、本発明は特に大電力用装
置に関する。
【０００２】
【従来の技術およびその問題点】電力用集積回路の分野
において、電力用集積回路の開発に多くの努力がなされ
てきた。技術の進歩により、縮小された表面電界（ＲＥ
ＳＵＲＦ）技術によって、低「オン抵抗」（ＲＤＳオ
ン）と、それと同時に、高ブレークダウン性能を有す
る、ＬＤＭＯＳ（横向き２重拡散ＭＯＳトランジスタ）
が可能になった。（Ｊ．Ａ．アッペルおよびＨ．Ｍ．
Ｊ．ベース名の論文、「高電圧薄層装置（ＲＥＳＵＲＦ
装置）」、ＩＥＤＭテクニカル・ダイジェスト、２３８
頁−２４１頁、１９７９年を見よ。）
において、電力用集積回路の開発に多くの努力がなされ
てきた。技術の進歩により、縮小された表面電界（ＲＥ
ＳＵＲＦ）技術によって、低「オン抵抗」（ＲＤＳオ
ン）と、それと同時に、高ブレークダウン性能を有す
る、ＬＤＭＯＳ（横向き２重拡散ＭＯＳトランジスタ）
が可能になった。（Ｊ．Ａ．アッペルおよびＨ．Ｍ．
Ｊ．ベース名の論文、「高電圧薄層装置（ＲＥＳＵＲＦ
装置）」、ＩＥＤＭテクニカル・ダイジェスト、２３８
頁−２４１頁、１９７９年を見よ。）
【０００３】集積回路の設計において、半導体ダイの面
積領域は非常に重要である。通常、トランジスタの面積
領域が増加すると、トランジスタのＲＤＳオンが減少す
る。トランジスタの特性と装置のコストとの兼ね合い
は、設計の非常に重要な制約になる。本発明は、低ＲＤ
Ｓオンを有し、一方同時に、トランジスタの面積領域を
できるだけ小さくする、新規なトランジスタ構成体を得
ることを目標とした研究の成果である。提案された１つ
の改良された構成体は、トレンチ形ＤＭＯＳトランジス
タの開発により得られた構成体である。（ウエダ・ダイ
スケ、タカギ・ヒロミツ、カノ・ゴータ名の論文、「完
全自己整合工程を用いて製造された超低オン抵抗電力用
ＭＯＳＦＥＴ」、ＩＥＥＥトランスアクションズ・オン
・エレクトロン・デバイス、第ＲＤ−３４巻、第４号、
１９８７年４月を見よ。）その他の改良も請求されてい
る。
積領域は非常に重要である。通常、トランジスタの面積
領域が増加すると、トランジスタのＲＤＳオンが減少す
る。トランジスタの特性と装置のコストとの兼ね合い
は、設計の非常に重要な制約になる。本発明は、低ＲＤ
Ｓオンを有し、一方同時に、トランジスタの面積領域を
できるだけ小さくする、新規なトランジスタ構成体を得
ることを目標とした研究の成果である。提案された１つ
の改良された構成体は、トレンチ形ＤＭＯＳトランジス
タの開発により得られた構成体である。（ウエダ・ダイ
スケ、タカギ・ヒロミツ、カノ・ゴータ名の論文、「完
全自己整合工程を用いて製造された超低オン抵抗電力用
ＭＯＳＦＥＴ」、ＩＥＥＥトランスアクションズ・オン
・エレクトロン・デバイス、第ＲＤ−３４巻、第４号、
１９８７年４月を見よ。）その他の改良も請求されてい
る。
【０００４】
【問題点を解決するための手段】本発明の１つの目的
は、優れたＲＤＳオン特性を有し、一方、小さなトラン
ジスタ面積領域を有する、高電圧電力用トランジスタを
得ることである。本発明のまた別の目的は、その基板か
ら分離されたソースを備えた、トレンチ形ＤＭＯＳ技術
形の電力用トランジスタを得ることである。本発明のそ
の他の目的および本発明の利点は、下記説明および添付
図面により、容易に理解されるであろう。
は、優れたＲＤＳオン特性を有し、一方、小さなトラン
ジスタ面積領域を有する、高電圧電力用トランジスタを
得ることである。本発明のまた別の目的は、その基板か
ら分離されたソースを備えた、トレンチ形ＤＭＯＳ技術
形の電力用トランジスタを得ることである。本発明のそ
の他の目的および本発明の利点は、下記説明および添付
図面により、容易に理解されるであろう。
【０００５】横向き電力用トランジスタ構造体は、ソー
スとドレインとの間にあるトレンチの中に作成された、
ソースと、ドレインと、ゲートとを有する。トレンチ
は、不均一な分離用裏打ち剤を有することができる。こ
の構造体は、小さなトランジスタ・セル・ピッチを有
し、優れたＲＤＳオン特性を備えた、トップ・ドレイン
・トレンチ形ＲＥＳＵＲＦ ＤＭＯＳ（縮小された表面
電界２重拡散ＭＯＳ）トランジスタを形成する。トップ
・ドレイン構造体により、１個の半導体ダイの上に、多
数個のトレンチ形ＲＥＳＵＲＦ ＬＤＭＯＳトランジス
タを作成することを可能にする。ソースを基板から分離
するために、ソースの下に分離領域を備えることができ
る。このことにより、高レベル側駆動器の応用におい
て、この装置を利点をもって組み込むことができる。
スとドレインとの間にあるトレンチの中に作成された、
ソースと、ドレインと、ゲートとを有する。トレンチ
は、不均一な分離用裏打ち剤を有することができる。こ
の構造体は、小さなトランジスタ・セル・ピッチを有
し、優れたＲＤＳオン特性を備えた、トップ・ドレイン
・トレンチ形ＲＥＳＵＲＦ ＤＭＯＳ（縮小された表面
電界２重拡散ＭＯＳ）トランジスタを形成する。トップ
・ドレイン構造体により、１個の半導体ダイの上に、多
数個のトレンチ形ＲＥＳＵＲＦ ＬＤＭＯＳトランジス
タを作成することを可能にする。ソースを基板から分離
するために、ソースの下に分離領域を備えることができ
る。このことにより、高レベル側駆動器の応用におい
て、この装置を利点をもって組み込むことができる。
【０００６】
【実施例】図１は、先行技術による垂直形トレンチを利
用するＤＭＯＳトランジスタ３０の横断面図である。こ
の装置は、前記の従来の技術のところで説明したウエダ
らの論文に開示されている装置である。トランジスタ３
０は基板を有する。この基板の中に、ドレイン３２と、
ドリフト領域３４と、Ｐ形ウエル領域３６と、バックゲ
ート３８と、ソース４０とが形成される。Ｐ形ウエル領
域３６を通して、トレンチがドリフト領域３４の中に作
成される。このトレンチは酸化物で均一に裏打ちされ、
そしてポリシリコンで満たされて、ゲート４２が作成さ
れる。ゲート・トレンチ４２を備えることにより、（Ｐ
形ウエル領域３６の中の）チヤンネル３５がトレンチに
隣接して存在する。このことにより、トレンチを利用し
ない従来の垂直形ＤＭＯＳ（２重拡散ＭＯＳ）の横向き
チヤンネルの占める空間距離を小さくすることができ
る。不幸なことに、トレンチを利用するＤＭＯＳトラン
ジスタ３０は垂直形装置（ドレイン領域３２は基板であ
る）であり、このことは、個別に分離されて隔離された
トレンチ利用ＤＭＯＳトランジスタ３０を、同じダイの
上に作成することを困難にする。１つの基板の上に作成
された複数個の垂直トレンチ形電力用トランジスタは、
共通のドレイン端子を共有し、したがって、個々の装置
を相互に分離し隔離することはできない。
用するＤＭＯＳトランジスタ３０の横断面図である。こ
の装置は、前記の従来の技術のところで説明したウエダ
らの論文に開示されている装置である。トランジスタ３
０は基板を有する。この基板の中に、ドレイン３２と、
ドリフト領域３４と、Ｐ形ウエル領域３６と、バックゲ
ート３８と、ソース４０とが形成される。Ｐ形ウエル領
域３６を通して、トレンチがドリフト領域３４の中に作
成される。このトレンチは酸化物で均一に裏打ちされ、
そしてポリシリコンで満たされて、ゲート４２が作成さ
れる。ゲート・トレンチ４２を備えることにより、（Ｐ
形ウエル領域３６の中の）チヤンネル３５がトレンチに
隣接して存在する。このことにより、トレンチを利用し
ない従来の垂直形ＤＭＯＳ（２重拡散ＭＯＳ）の横向き
チヤンネルの占める空間距離を小さくすることができ
る。不幸なことに、トレンチを利用するＤＭＯＳトラン
ジスタ３０は垂直形装置（ドレイン領域３２は基板であ
る）であり、このことは、個別に分離されて隔離された
トレンチ利用ＤＭＯＳトランジスタ３０を、同じダイの
上に作成することを困難にする。１つの基板の上に作成
された複数個の垂直トレンチ形電力用トランジスタは、
共通のドレイン端子を共有し、したがって、個々の装置
を相互に分離し隔離することはできない。
【０００７】図２は、本発明の好ましい実施例の、多重
セル・トップ・ドレイン・トレンチ形ＲＥＳＵＲＦ Ｄ
ＭＯＳトランジスタ５０の横断面図である。トランジス
タ５０は、トランジスタ・セル５１とトランジスタ・セ
ル５２とを有する。トランジスタ・セル５１とトランジ
スタ・セル５２は、同じ構造を有する。トランジスタ・
セル５１とトランジスタ・セル５２は、ドレイン１６を
共有する。トランジスタ・セル５１は、基板１２の表面
の中に作成された、ソース２０と、ドレイン１６と、ゲ
ート２６とを有する。ゲート２６は、ソース２０とドレ
イン１６との間のトレンチ２７の中にある。ドリフト領
域１４は、トレンチ２７を部分的に取り囲む。トレンチ
２７は、不均一な酸化物２４ａおよび２４ｂで裏打ちさ
れる。ポリシリコンのような導電体材料がトレンチを満
たし、そしてそれらがゲート２６を形成する。酸化物２
４ａは薄い誘電体であり、そしてトランジスタ・セル５
１のゲート酸化物２４ａを形成する。酸化物２４ｂは厚
い酸化物であり、そしてドリフト領域１４の近くのトレ
ンチを裏打ちし、トランジスタのブレークダウンを保護
する役割を果たす。Ｐ形ウエル領域１８は、Ｐ形ウエル
領域１８の中のソース２０とバックゲート２２を備えた
トレンチの１つの側面上にある。ゲート酸化物２４ａの
近傍のＰ形ウエル領域１８と基板１２の部分は、印加さ
れたゲート電圧の影響を受けて反転し、チヤンネル１５
を形成する。チヤンネル１５は、ゲート２６の電圧がト
ランジスタ５０の閾値電圧Ｖt を越えて増大する時、ド
リフト領域１４からソース２０へ電流を運ぶ。ドレイン
領域１６はドリフト領域１４の中にある。酸化物２４ｃ
はゲート２６を被覆する。酸化物２４ｃは、その中に、
ゲート２６との接触のための接触体開口部を有する。
セル・トップ・ドレイン・トレンチ形ＲＥＳＵＲＦ Ｄ
ＭＯＳトランジスタ５０の横断面図である。トランジス
タ５０は、トランジスタ・セル５１とトランジスタ・セ
ル５２とを有する。トランジスタ・セル５１とトランジ
スタ・セル５２は、同じ構造を有する。トランジスタ・
セル５１とトランジスタ・セル５２は、ドレイン１６を
共有する。トランジスタ・セル５１は、基板１２の表面
の中に作成された、ソース２０と、ドレイン１６と、ゲ
ート２６とを有する。ゲート２６は、ソース２０とドレ
イン１６との間のトレンチ２７の中にある。ドリフト領
域１４は、トレンチ２７を部分的に取り囲む。トレンチ
２７は、不均一な酸化物２４ａおよび２４ｂで裏打ちさ
れる。ポリシリコンのような導電体材料がトレンチを満
たし、そしてそれらがゲート２６を形成する。酸化物２
４ａは薄い誘電体であり、そしてトランジスタ・セル５
１のゲート酸化物２４ａを形成する。酸化物２４ｂは厚
い酸化物であり、そしてドリフト領域１４の近くのトレ
ンチを裏打ちし、トランジスタのブレークダウンを保護
する役割を果たす。Ｐ形ウエル領域１８は、Ｐ形ウエル
領域１８の中のソース２０とバックゲート２２を備えた
トレンチの１つの側面上にある。ゲート酸化物２４ａの
近傍のＰ形ウエル領域１８と基板１２の部分は、印加さ
れたゲート電圧の影響を受けて反転し、チヤンネル１５
を形成する。チヤンネル１５は、ゲート２６の電圧がト
ランジスタ５０の閾値電圧Ｖt を越えて増大する時、ド
リフト領域１４からソース２０へ電流を運ぶ。ドレイン
領域１６はドリフト領域１４の中にある。酸化物２４ｃ
はゲート２６を被覆する。酸化物２４ｃは、その中に、
ゲート２６との接触のための接触体開口部を有する。
【０００８】基板の中にドレイン領域３２を有する垂直
形装置である図１のトレンチＤＭＯＳトランジスタ３０
とは異なって、図２のトランジスタ５０はトップ・ドレ
イン装置（ドレイン１６はウエハのトップから接触して
いる）である。電流は、垂直方向と横方向との両方に流
れる。電流はドレイン１６からドリフト領域１４へ垂直
方向に流れ、そしてドリフト領域１４からチヤンネル１
５へ横方向に流れ、そして再びチヤンネル１５からソー
ス２０へ垂直方向に流れる。このトップ・ドレイン方式
の特徴は、多数個の分離されたトレンチ形横向きＤＭＯ
Ｓトランジスタを１個の基板の中に作成することを可能
にする。
形装置である図１のトレンチＤＭＯＳトランジスタ３０
とは異なって、図２のトランジスタ５０はトップ・ドレ
イン装置（ドレイン１６はウエハのトップから接触して
いる）である。電流は、垂直方向と横方向との両方に流
れる。電流はドレイン１６からドリフト領域１４へ垂直
方向に流れ、そしてドリフト領域１４からチヤンネル１
５へ横方向に流れ、そして再びチヤンネル１５からソー
ス２０へ垂直方向に流れる。このトップ・ドレイン方式
の特徴は、多数個の分離されたトレンチ形横向きＤＭＯ
Ｓトランジスタを１個の基板の中に作成することを可能
にする。
【０００９】トップ・ドレイン方式のトレンチ形ＲＥＳ
ＵＲＦ ＤＭＯＳトランジスタ５０は、先行技術による
横形装置に比べ、セル・ピッチ（Ｗ）が大幅に小い。先
行技術による横形装置のセル・ピッチ（Ｗ）は約８マイ
クロメートルであり、一方、トップ・ドレイン方式のト
レンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタ５０のセ
ル・ピッチは約３マイクロメートルである。このことに
より、２倍以上のトランジスタ集積度を得ることができ
る。個々のトランジスタ・セルの集積度が大きくなるこ
とにより、単位のトランジスタ面積領域当たりに、より
多くのチヤンネル領域が得られる。ＲＤＳオンはトラン
ジスタ面積領域に逆比例する。したがって、与えられた
シリコンの面積領域に対するチヤンネル領域の増大は、
トランジスタＲＤＳオンを減少させる。
ＵＲＦ ＤＭＯＳトランジスタ５０は、先行技術による
横形装置に比べ、セル・ピッチ（Ｗ）が大幅に小い。先
行技術による横形装置のセル・ピッチ（Ｗ）は約８マイ
クロメートルであり、一方、トップ・ドレイン方式のト
レンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタ５０のセ
ル・ピッチは約３マイクロメートルである。このことに
より、２倍以上のトランジスタ集積度を得ることができ
る。個々のトランジスタ・セルの集積度が大きくなるこ
とにより、単位のトランジスタ面積領域当たりに、より
多くのチヤンネル領域が得られる。ＲＤＳオンはトラン
ジスタ面積領域に逆比例する。したがって、与えられた
シリコンの面積領域に対するチヤンネル領域の増大は、
トランジスタＲＤＳオンを減少させる。
【００１０】図２において、トランジスタ５０は下記の
方式により利点を有して製造することができる。複数個
のＰ形ウエル領域１８およびドリフト領域１４は、Ｐ形
基板１２の中に作成される。その際、Ｐ形ウエル領域１
８およびドリフト領域１４は相互に隣接し、かつ、接触
するように作成される。ドリフト領域１４は、下記で説
明されるように、２個の領域１４ａおよび１４ｂで構成
される。ウエハの中で、Ｐ形ウエル領域１８とドリフト
領域１４との界面のに、トレンチがエッチングにより作
成される。トレンチはＰ形ウエル領域１８を通してウエ
ハの中に広がっており、およびドリフト領域１４の中に
も広がっている。ウエハの表面の上に、厚さが約５００
オングストロームのＳｉＯ2 層が作成され、そしてま
た、トレンチの内側が裏打ちされる。このＳｉＯ2 層の
上に、厚さが約１５００オングストロームのＳｉ3 Ｎ4
層が作成される。ウエハの表面上に、パターンに作成さ
れたレジストが沈着され、そしてドリフト領域１４の上
のＳｉ3 Ｎ4 層の部分が等方的エッチングで除去され、
および、トレンチの中でレジストにより保護されていな
いＳｉ3 Ｎ4 層の部分が除去される。したがって、おの
おののトレンチはＳｉ 3 Ｎ4 層で部分的にだけ裏打ちさ
れる。Ｎ形注入体は、レジストにより被覆されていない
基板１２の中に、小さなタンク１４ｂを形成する。これ
らのＮ形タンク１４ｂは、熱処理サイクルと焼鈍しとに
より、外側に拡散し、そして、ドリフト領域１４ａと連
結する。ウエハの表面上に、厚さが約２５００オングス
トロームのＳｉＯ2 層２４ｂが作成され、それにより、
Ｓｉ3 Ｎ4 層でマスクされていない領域の厚さが増加す
る。パターンに作成されたＳｉ3 Ｎ4 層が除去され、そ
して厚さが不均一のトレンチのＳｉＯ2 層が残る。トレ
ンチの約半分が約２５００オングストロームの厚さの酸
化物裏打ち剤（２４ｂ）を有し、そしてトレンチの約半
分が約５００オングストロームの厚さの酸化物裏打ち剤
を有する。５００オングストロームの酸化物の領域に湿
式エッチングが行われ、そして、ＳｉＯ2 層の別の層２
４ａ（５００オングストローム）がその場所で成長され
る。このことが実行されることにより、高品質の薄い酸
化物２４ａが得られる。トランジスタ５０の上に、Ｎ＋
形に不純物添加されたポリシリコンの厚い層が作成さ
れ、それにより、トレンチが満たされ、そして、トラン
ジスタ・ゲート２６が作成される。このポリシリコンの
層が、Ｐ形ウエル１８とドリフト領域１４の表面にま
で、再びエッチングされる。ウエハの表面上に、厚さが
約５００オングストロームのＳｉＯ2 層２４ｃが作成さ
れる。マスクされたＮ＋形注入により、ドリフト領域１
４の中のドレイン領域１６とＰ形ウエル領域１８との中
に、ソース領域２０が作成される。Ｐ＋形注入により、
Ｐ形ウエル領域１８の中に、バックゲート２２が作成さ
れる。ウエハの表面上に、厚さが約５０００オングスト
ロームのＳｉＯ 2 層（図２には示されていない）が作成
される。厚い酸化物の中に、ドレイン領域１６と、ソー
ス領域２０と、ゲート領域２６とにまでの接触体開口部
がエッチングにより作成される。トランジスタ５０の上
に、パターンに作成された金属層（図２には示されてい
ない）が沈着され、それにより、これらの接触体開口部
を通して、ドレイン領域１６と、ソース領域２０と、ゲ
ート領域２６とへの電気的接触体が作成される。
方式により利点を有して製造することができる。複数個
のＰ形ウエル領域１８およびドリフト領域１４は、Ｐ形
基板１２の中に作成される。その際、Ｐ形ウエル領域１
８およびドリフト領域１４は相互に隣接し、かつ、接触
するように作成される。ドリフト領域１４は、下記で説
明されるように、２個の領域１４ａおよび１４ｂで構成
される。ウエハの中で、Ｐ形ウエル領域１８とドリフト
領域１４との界面のに、トレンチがエッチングにより作
成される。トレンチはＰ形ウエル領域１８を通してウエ
ハの中に広がっており、およびドリフト領域１４の中に
も広がっている。ウエハの表面の上に、厚さが約５００
オングストロームのＳｉＯ2 層が作成され、そしてま
た、トレンチの内側が裏打ちされる。このＳｉＯ2 層の
上に、厚さが約１５００オングストロームのＳｉ3 Ｎ4
層が作成される。ウエハの表面上に、パターンに作成さ
れたレジストが沈着され、そしてドリフト領域１４の上
のＳｉ3 Ｎ4 層の部分が等方的エッチングで除去され、
および、トレンチの中でレジストにより保護されていな
いＳｉ3 Ｎ4 層の部分が除去される。したがって、おの
おののトレンチはＳｉ 3 Ｎ4 層で部分的にだけ裏打ちさ
れる。Ｎ形注入体は、レジストにより被覆されていない
基板１２の中に、小さなタンク１４ｂを形成する。これ
らのＮ形タンク１４ｂは、熱処理サイクルと焼鈍しとに
より、外側に拡散し、そして、ドリフト領域１４ａと連
結する。ウエハの表面上に、厚さが約２５００オングス
トロームのＳｉＯ2 層２４ｂが作成され、それにより、
Ｓｉ3 Ｎ4 層でマスクされていない領域の厚さが増加す
る。パターンに作成されたＳｉ3 Ｎ4 層が除去され、そ
して厚さが不均一のトレンチのＳｉＯ2 層が残る。トレ
ンチの約半分が約２５００オングストロームの厚さの酸
化物裏打ち剤（２４ｂ）を有し、そしてトレンチの約半
分が約５００オングストロームの厚さの酸化物裏打ち剤
を有する。５００オングストロームの酸化物の領域に湿
式エッチングが行われ、そして、ＳｉＯ2 層の別の層２
４ａ（５００オングストローム）がその場所で成長され
る。このことが実行されることにより、高品質の薄い酸
化物２４ａが得られる。トランジスタ５０の上に、Ｎ＋
形に不純物添加されたポリシリコンの厚い層が作成さ
れ、それにより、トレンチが満たされ、そして、トラン
ジスタ・ゲート２６が作成される。このポリシリコンの
層が、Ｐ形ウエル１８とドリフト領域１４の表面にま
で、再びエッチングされる。ウエハの表面上に、厚さが
約５００オングストロームのＳｉＯ2 層２４ｃが作成さ
れる。マスクされたＮ＋形注入により、ドリフト領域１
４の中のドレイン領域１６とＰ形ウエル領域１８との中
に、ソース領域２０が作成される。Ｐ＋形注入により、
Ｐ形ウエル領域１８の中に、バックゲート２２が作成さ
れる。ウエハの表面上に、厚さが約５０００オングスト
ロームのＳｉＯ 2 層（図２には示されていない）が作成
される。厚い酸化物の中に、ドレイン領域１６と、ソー
ス領域２０と、ゲート領域２６とにまでの接触体開口部
がエッチングにより作成される。トランジスタ５０の上
に、パターンに作成された金属層（図２には示されてい
ない）が沈着され、それにより、これらの接触体開口部
を通して、ドレイン領域１６と、ソース領域２０と、ゲ
ート領域２６とへの電気的接触体が作成される。
【００１１】図３は、負荷５２に接続されたドレイン１
６と、回路のアースに接続されたソース２０と、制御回
路５６に接続されたゲート２６とを有する、低レベル側
駆動器として接続された図２のトランジスタ５０を示
す。大きな電圧（トランジスタの閾値電圧より大きな電
圧）がゲート２６に現れる時、（Ｐ形ウエル領域１８と
基板１２の中に形成される）チヤンネル１５が反転し、
そして電流が、ドレイン１６から、ドリフト領域１４を
通り、そしてチヤンネル１５を通り、そして最後にソー
ス２０を通って流れる。ドリフト領域１４の不純物添加
量と、幅と、深さは、定格のブレークダウン電圧におい
てそれが完全に欠乏状態になるように設計され、それに
より、装置の中の電界の均一な広がりが得られる。この
ことにより、与えられたブレークダウン電圧に対し、そ
うでない場合よりもドリフト領域１４にさらに多量の不
純物を添加することが可能であり、さらにＲＤＳオンを
減少させることが可能である。
６と、回路のアースに接続されたソース２０と、制御回
路５６に接続されたゲート２６とを有する、低レベル側
駆動器として接続された図２のトランジスタ５０を示
す。大きな電圧（トランジスタの閾値電圧より大きな電
圧）がゲート２６に現れる時、（Ｐ形ウエル領域１８と
基板１２の中に形成される）チヤンネル１５が反転し、
そして電流が、ドレイン１６から、ドリフト領域１４を
通り、そしてチヤンネル１５を通り、そして最後にソー
ス２０を通って流れる。ドリフト領域１４の不純物添加
量と、幅と、深さは、定格のブレークダウン電圧におい
てそれが完全に欠乏状態になるように設計され、それに
より、装置の中の電界の均一な広がりが得られる。この
ことにより、与えられたブレークダウン電圧に対し、そ
うでない場合よりもドリフト領域１４にさらに多量の不
純物を添加することが可能であり、さらにＲＤＳオンを
減少させることが可能である。
【００１２】図２において、ブレークダウン状態の期間
中、ドレイン１６が（正規動作に対する最大定格より大
きい）高電圧に到達する時、下記の現象が起こる。すな
わち、ドレイン１６の電圧が増大する時、ドリフト領域
１４と基板領域１２との境界面で、垂直方向に欠乏領域
が成長する。同時に、トレンチの側面に欠乏領域が形成
され、そして、ドリフト領域１４の中央部に向かって成
長する。この水平方向の欠乏現象は、ゲート２６の電圧
が、ドレイン１６の電圧よりも大幅に低い電圧で起こ
る。ゲート２６は電極板として作用し、トレンチのゲー
ト酸化物壁２４ｂから離れる方向に電子に力を及ぼし、
そして欠乏領域を形成する。したがって、ドリフト領域
１４は、垂直方向欠乏部分と水平方向欠乏部分との両方
により、完全に欠乏状態になるであろう。もしドレイン
１６に加えられた電圧が増大するならば、最終的には、
電界はトランジスタ５０をブレークダウンさせる臨界電
界値に到達するであろう。その場合、電流は、ドレイン
１６から欠乏状態のドリフト領域１４を通って、基板１
２の中に流れる。このことにより、チヤンネル１５の隣
にある薄いゲート酸化物２４ａの近くで、ブレークダウ
ンが起こることが防止される。したがって、ブレークダ
ウンは、薄いゲート酸化物２４ａよりは丈夫な厚いゲー
ト酸化物２４ｂの近くで起こるという、利点が得られ
る。
中、ドレイン１６が（正規動作に対する最大定格より大
きい）高電圧に到達する時、下記の現象が起こる。すな
わち、ドレイン１６の電圧が増大する時、ドリフト領域
１４と基板領域１２との境界面で、垂直方向に欠乏領域
が成長する。同時に、トレンチの側面に欠乏領域が形成
され、そして、ドリフト領域１４の中央部に向かって成
長する。この水平方向の欠乏現象は、ゲート２６の電圧
が、ドレイン１６の電圧よりも大幅に低い電圧で起こ
る。ゲート２６は電極板として作用し、トレンチのゲー
ト酸化物壁２４ｂから離れる方向に電子に力を及ぼし、
そして欠乏領域を形成する。したがって、ドリフト領域
１４は、垂直方向欠乏部分と水平方向欠乏部分との両方
により、完全に欠乏状態になるであろう。もしドレイン
１６に加えられた電圧が増大するならば、最終的には、
電界はトランジスタ５０をブレークダウンさせる臨界電
界値に到達するであろう。その場合、電流は、ドレイン
１６から欠乏状態のドリフト領域１４を通って、基板１
２の中に流れる。このことにより、チヤンネル１５の隣
にある薄いゲート酸化物２４ａの近くで、ブレークダウ
ンが起こることが防止される。したがって、ブレークダ
ウンは、薄いゲート酸化物２４ａよりは丈夫な厚いゲー
ト酸化物２４ｂの近くで起こるという、利点が得られ
る。
【００１３】図４は、本発明のまた別の実施例の図面で
ある。図４のトランジスタ６０は、分離領域１７を除い
て、図２のトランジスタ５０と同じである。分離領域
は、Ｐ形ウエル領域１８の下の基板１２の中に作成され
る。分離領域にはＰ形ウエル領域１８とは反対の形の不
純物が添加され、したがって、ソース２０は基板１２か
ら電気的に分離される。このことにより、ソース２０と
基板１２との間の電気的分離を必要とする（ソースはア
ースに接続されない）高レベル側駆動器のような応用
に、トランジスタ６０を用いることを可能にする、とい
う利点が得られる。ブレークダウン状態の期間中、トラ
ンジスタ６０はトランジスタ５０と同様に動作する。
ある。図４のトランジスタ６０は、分離領域１７を除い
て、図２のトランジスタ５０と同じである。分離領域
は、Ｐ形ウエル領域１８の下の基板１２の中に作成され
る。分離領域にはＰ形ウエル領域１８とは反対の形の不
純物が添加され、したがって、ソース２０は基板１２か
ら電気的に分離される。このことにより、ソース２０と
基板１２との間の電気的分離を必要とする（ソースはア
ースに接続されない）高レベル側駆動器のような応用
に、トランジスタ６０を用いることを可能にする、とい
う利点が得られる。ブレークダウン状態の期間中、トラ
ンジスタ６０はトランジスタ５０と同様に動作する。
【００１４】図４のトップ・ドレイン・トレンチ形ＲＥ
ＳＵＲＦ ＤＭＯＳトランジスタ６０は、Ｐ形ウエル領
域１８とドリフト領域１４の作成の前に分離領域１７が
作成され、それにより、Ｐ形ウエル領域１８とドリフト
領域１４が分離領域１７の中に作成されるという点を除
いて、図２のトランジスタ５０と同様の方式で製造でき
る、という好ましい利点を有する。
ＳＵＲＦ ＤＭＯＳトランジスタ６０は、Ｐ形ウエル領
域１８とドリフト領域１４の作成の前に分離領域１７が
作成され、それにより、Ｐ形ウエル領域１８とドリフト
領域１４が分離領域１７の中に作成されるという点を除
いて、図２のトランジスタ５０と同様の方式で製造でき
る、という好ましい利点を有する。
【００１５】図５に示された高レベル側駆動器は、電源
５８に接続されたドレイン１６と、負荷５２に接続され
たソース２０と、制御回路５６に接続されたゲート２６
とを備えた、図４のトランジスタ６０を有する。制御回
路５６がトランジスタ６０にオンになることを指令する
時、電流が、電源５８から、トランジスタ６０を通り、
そして負荷５２を通り、回路のアース５４へ流れる。ソ
ース２０が基板（基板はアースに接続される）から分離
されている場合、負荷５２が「短絡」することが避けら
れる、という利点が得られる。このことにより、負荷５
２を適切に駆動することができる。
５８に接続されたドレイン１６と、負荷５２に接続され
たソース２０と、制御回路５６に接続されたゲート２６
とを備えた、図４のトランジスタ６０を有する。制御回
路５６がトランジスタ６０にオンになることを指令する
時、電流が、電源５８から、トランジスタ６０を通り、
そして負荷５２を通り、回路のアース５４へ流れる。ソ
ース２０が基板（基板はアースに接続される）から分離
されている場合、負荷５２が「短絡」することが避けら
れる、という利点が得られる。このことにより、負荷５
２を適切に駆動することができる。
【００１６】トランジスタ５０とトランジスタ６０の両
方を製造する別の実施例では、トレンチのエッチングの
後、ウエハの上にＳｉＯ2 の厚い層が沈着され、そし
て、図２で説明されたポリシリコンの沈着と同様の方式
で、トレンチが酸化物で満たされる。ウエハの上にパタ
ーンに作成されたレジストが、トレンチの半分がエッチ
ングにより露出されるように、沈着される。エッチング
により、酸化物の厚さの一部分が除去され、それによ
り、トレンチの中に不均一な厚さの酸化物が作成され
る。これ以外の製造工程は、図２に示された製造工程と
同じである。
方を製造する別の実施例では、トレンチのエッチングの
後、ウエハの上にＳｉＯ2 の厚い層が沈着され、そし
て、図２で説明されたポリシリコンの沈着と同様の方式
で、トレンチが酸化物で満たされる。ウエハの上にパタ
ーンに作成されたレジストが、トレンチの半分がエッチ
ングにより露出されるように、沈着される。エッチング
により、酸化物の厚さの一部分が除去され、それによ
り、トレンチの中に不均一な厚さの酸化物が作成され
る。これ以外の製造工程は、図２に示された製造工程と
同じである。
【００１７】本発明が好ましい実施例について説明され
たけれども、前記説明は本発明がこれらの実施例に限定
されることを意味するものではない。本発明の前記説明
に基づき、開示された前記実施例を種々に変更すること
は、当業者にはすぐにできることは明らかであろう。し
たがって、請求項は、本発明の範囲内に入るこのような
変更された実施例をすべて包含するものと理解すべきで
ある。
たけれども、前記説明は本発明がこれらの実施例に限定
されることを意味するものではない。本発明の前記説明
に基づき、開示された前記実施例を種々に変更すること
は、当業者にはすぐにできることは明らかであろう。し
たがって、請求項は、本発明の範囲内に入るこのような
変更された実施例をすべて包含するものと理解すべきで
ある。
【００１８】以上の説明に関して更に以下の項を開示す
る。 （１） ソースと、ドレインと、前記ソースと前記ドレ
インとの間のトレンチの中に作成されたゲートと、を有
する、高電圧電力用トランジスタ。
る。 （１） ソースと、ドレインと、前記ソースと前記ドレ
インとの間のトレンチの中に作成されたゲートと、を有
する、高電圧電力用トランジスタ。
【００１９】（２） 第１項記載の高電圧電力用トラン
ジスタにおいて、ソース電極が前記ソースに接続され、
かつ、ドレイン電極が前記ドレインに接続され、かつ、
ゲート電極が前記ゲートに接続され、かつ、前記トラン
ジスタのトップ表面からアクセス可能である、前記高電
圧電力用トランジスタ。
ジスタにおいて、ソース電極が前記ソースに接続され、
かつ、ドレイン電極が前記ドレインに接続され、かつ、
ゲート電極が前記ゲートに接続され、かつ、前記トラン
ジスタのトップ表面からアクセス可能である、前記高電
圧電力用トランジスタ。
【００２０】（３） 第１項記載の高電圧電力用トラン
ジスタにおいて、前記トレンチの中に厚さが不均一な誘
電体裏打ち剤をさらに有する、前記高電圧電力用トラン
ジスタ。
ジスタにおいて、前記トレンチの中に厚さが不均一な誘
電体裏打ち剤をさらに有する、前記高電圧電力用トラン
ジスタ。
【００２１】（４） 第３項記載の高電圧電力用トラン
ジスタにおいて、前記不均一誘電体裏打ち剤が前記トレ
ンチの中の前記ソースの近傍に薄い部分と前記トレンチ
の中の前記ドレイン近傍に厚い部分とを有する、前記高
電圧電力用トランジスタ。
ジスタにおいて、前記不均一誘電体裏打ち剤が前記トレ
ンチの中の前記ソースの近傍に薄い部分と前記トレンチ
の中の前記ドレイン近傍に厚い部分とを有する、前記高
電圧電力用トランジスタ。
【００２２】（５） 第４項記載の高電圧電力用トラン
ジスタにおいて、前記不均一誘電体裏打ち剤が酸化物で
ある、前記高電圧電力用トランジスタ。
ジスタにおいて、前記不均一誘電体裏打ち剤が酸化物で
ある、前記高電圧電力用トランジスタ。
【００２３】（６） 基板と、前記基板の面内に作成さ
れたドリフト領域と、前記ドリフト領域の中に作成され
たドレイン領域と、前記基板の面内に作成され、かつ、
前記ドリフト領域と１つの界面で隣接する、Ｐ形ウエル
領域と、前記Ｐ形ウエル領域の中に作成されたソース領
域と、前記界面において前記基板の面内に作成されたト
レンチと、前記トレンチの中に作成されたゲートと、を
有する、高電圧電力用ＭＯＳトランジスタ。
れたドリフト領域と、前記ドリフト領域の中に作成され
たドレイン領域と、前記基板の面内に作成され、かつ、
前記ドリフト領域と１つの界面で隣接する、Ｐ形ウエル
領域と、前記Ｐ形ウエル領域の中に作成されたソース領
域と、前記界面において前記基板の面内に作成されたト
レンチと、前記トレンチの中に作成されたゲートと、を
有する、高電圧電力用ＭＯＳトランジスタ。
【００２４】（７） 第６項記載の高電圧電力用トラン
ジスタにおいて、前記ソース領域を前記基板から電気的
に分離するために、前記Ｐ形ウエル領域の下の前記基板
の面内に作成された分離領域をさらに有する、前記高電
圧電力用ＭＯＳトランジスタ。
ジスタにおいて、前記ソース領域を前記基板から電気的
に分離するために、前記Ｐ形ウエル領域の下の前記基板
の面内に作成された分離領域をさらに有する、前記高電
圧電力用ＭＯＳトランジスタ。
【００２５】（８） 第７項記載の高電圧電力用トラン
ジスタにおいて、前記基板および前記Ｐ形ウエル領域が
Ｐ形半導体材料であり、かつ、前記ソース領域と前記ド
レイン領域と前記ドリフト領域と前記分離領域とがＮ形
半導体材料である、前記高電圧電力用ＭＯＳトランジス
タ。
ジスタにおいて、前記基板および前記Ｐ形ウエル領域が
Ｐ形半導体材料であり、かつ、前記ソース領域と前記ド
レイン領域と前記ドリフト領域と前記分離領域とがＮ形
半導体材料である、前記高電圧電力用ＭＯＳトランジス
タ。
【００２６】（９） 第６項記載の高電圧電力用トラン
ジスタにおいて、前記ゲートが前記トレンチの中に厚さ
が不均一な誘電体と、前記不均一誘電体の上にあり、か
つ、前記トレンチを事実上満たしている、導電体材料
と、を有する、前記高電圧電力用ＭＯＳトランジスタ。
ジスタにおいて、前記ゲートが前記トレンチの中に厚さ
が不均一な誘電体と、前記不均一誘電体の上にあり、か
つ、前記トレンチを事実上満たしている、導電体材料
と、を有する、前記高電圧電力用ＭＯＳトランジスタ。
【００２７】（１０） 第９項記載の高電圧電力用トラ
ンジスタにおいて、前記不均一誘電体が前記ソースに隣
接する前記トレンチの壁面の上に薄い酸化物裏打ち剤
と、前記ドリフト領域に隣接する前記トレンチの壁面の
上に厚い酸化物裏打ち剤と、を有する、前記高電圧電力
用ＭＯＳトランジスタ。
ンジスタにおいて、前記不均一誘電体が前記ソースに隣
接する前記トレンチの壁面の上に薄い酸化物裏打ち剤
と、前記ドリフト領域に隣接する前記トレンチの壁面の
上に厚い酸化物裏打ち剤と、を有する、前記高電圧電力
用ＭＯＳトランジスタ。
【００２８】（１１） 基板を作成する段階と、前記基
板の中にドリフト領域を作成する段階と、前記ドリフト
領域の中にドレイン領域を作成する段階と、前記基板の
中に、かつ、１つの界面で前記ドリフト領域に隣接し
て、Ｐ形ウエル領域を作成する段階と、前記Ｐ形ウエル
領域の中にソース領域を作成する段階と、前記界面にト
レンチ形ゲートを作成する段階と、を有する、セル・ピ
ッチを小さくすることにより高電圧電力用ＭＯＳトラン
ジスタのＲＤＳオン特性を小さくする方法、および１個
の半導体チップの上に多数個の高電圧電力用ＭＯＳトラ
ンジスタを作成する方法。
板の中にドリフト領域を作成する段階と、前記ドリフト
領域の中にドレイン領域を作成する段階と、前記基板の
中に、かつ、１つの界面で前記ドリフト領域に隣接し
て、Ｐ形ウエル領域を作成する段階と、前記Ｐ形ウエル
領域の中にソース領域を作成する段階と、前記界面にト
レンチ形ゲートを作成する段階と、を有する、セル・ピ
ッチを小さくすることにより高電圧電力用ＭＯＳトラン
ジスタのＲＤＳオン特性を小さくする方法、および１個
の半導体チップの上に多数個の高電圧電力用ＭＯＳトラ
ンジスタを作成する方法。
【００２９】（１２） 第１１項記載の方法において、
前記トレンチの中に不均一誘電体裏打ち体を作成する段
階と、前記ゲートが作成されるように前記トレンチを導
電体材料で満たす段階と、をさらに有する、前記方法。
前記トレンチの中に不均一誘電体裏打ち体を作成する段
階と、前記ゲートが作成されるように前記トレンチを導
電体材料で満たす段階と、をさらに有する、前記方法。
【００３０】（１３） 第１１項記載の方法において、
前記Ｐ形ウエル領域と前記ドリフト領域との両方の下に
分離領域を作成する段階をさらに有する、前記高電圧電
力用ＭＯＳトランジスタの前記ソースが前記基板から電
気的に分離された、前記方法。
前記Ｐ形ウエル領域と前記ドリフト領域との両方の下に
分離領域を作成する段階をさらに有する、前記高電圧電
力用ＭＯＳトランジスタの前記ソースが前記基板から電
気的に分離された、前記方法。
【００３１】（１４） トップ・ドレイン・トレンチ形
ＲＥＳＵＲＦ ＤＭＯＳ（縮小された表面電界２重拡散
形ＭＯＳ）トランジスタ構造体により、トランジスタ・
セル・ピッチをできるだけ小さくすることによって、優
れたＲＤＳオン特性が得られる。前記トランジスタは、
ゲートと、ソースと、ドレインを有する。トレンチは不
均一な誘電体裏打ち体を有することができる。ドレイン
・ドリフト領域が前記トレンチを部分的に取り囲む。多
重トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタを１
個の半導体ダイの上に作成することを可能にし、電流は
横方向に流れる。ソースを基板から電気的に分離するた
めの分離領域を付加することにより、高レベル側駆動器
への応用に、およびソースとアースとの間に電気的な分
離を必要とする他の応用に、この電力用トランジスタを
組み込むことができる。
ＲＥＳＵＲＦ ＤＭＯＳ（縮小された表面電界２重拡散
形ＭＯＳ）トランジスタ構造体により、トランジスタ・
セル・ピッチをできるだけ小さくすることによって、優
れたＲＤＳオン特性が得られる。前記トランジスタは、
ゲートと、ソースと、ドレインを有する。トレンチは不
均一な誘電体裏打ち体を有することができる。ドレイン
・ドリフト領域が前記トレンチを部分的に取り囲む。多
重トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトランジスタを１
個の半導体ダイの上に作成することを可能にし、電流は
横方向に流れる。ソースを基板から電気的に分離するた
めの分離領域を付加することにより、高レベル側駆動器
への応用に、およびソースとアースとの間に電気的な分
離を必要とする他の応用に、この電力用トランジスタを
組み込むことができる。
【図１】先行技術による垂直トレンチ形ＤＭＯＳトラン
ジスタの横断面図。
ジスタの横断面図。
【図２】本発明の好ましい実施例の横断面図。
【図３】低レベル駆動器構成体の回路図。
【図４】本発明のまた別の実施例の横断面図。
【図５】高レベル駆動器構成体の回路図。
１６ ドレイン ２０ ソース ２６ ゲート
Claims (2)
- 【請求項１】 ソースと、 ドレインと、 前記ソースと前記ドレインとの間のトレンチの中に作成
されたゲートと、 を有する、高電圧電力用トランジスタ。 - 【請求項２】 基板を作成する段階と、 前記基板の中にドリフト領域を作成する段階と、 前記ドリフト領域の中にドレイン領域を作成する段階
と、 前記基板の中に、かつ、１つの界面で前記ドリフト領域
に隣接して、Ｐ形ウエル領域を作成する段階と、 前記Ｐ形ウエル領域の中にソース領域を作成する段階
と、 前記界面にトレンチ形ゲートを作成する段階と、 を有する、セル・ピッチを小さくすることにより高電圧
電力用ＭＯＳトランジスタのＲＤＳオン特性を小さくす
る方法、および１個の半導体チップの上に多数個の高電
圧電力用ＭＯＳトランジスタを作成する方法。
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