CN117276329A - 一种具有沟槽栅的ldmos及制备方法 - Google Patents

一种具有沟槽栅的ldmos及制备方法 Download PDF

Info

Publication number
CN117276329A
CN117276329A CN202311548182.1A CN202311548182A CN117276329A CN 117276329 A CN117276329 A CN 117276329A CN 202311548182 A CN202311548182 A CN 202311548182A CN 117276329 A CN117276329 A CN 117276329A
Authority
CN
China
Prior art keywords
ldmos
region
gate
polysilicon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311548182.1A
Other languages
English (en)
Inventor
张婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Sirius Semiconductor Co ltd
Original Assignee
Shenzhen Sirius Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sirius Semiconductor Co ltd filed Critical Shenzhen Sirius Semiconductor Co ltd
Priority to CN202311548182.1A priority Critical patent/CN117276329A/zh
Publication of CN117276329A publication Critical patent/CN117276329A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种具有沟槽栅的LDMOS及制备方法，该LDMOS包括：沟槽栅极；所述沟槽栅极包括：多晶硅和栅极氧化层；所述多晶硅包括LDMOS的上表面向衬底延伸的第一延伸部和从第一延伸部的第一端部向第一方向延伸的第二延伸部；所述第二延伸部远离第一延伸部的端部为阶梯状；所述多晶硅位于沟槽中并被所述栅极氧化层包覆；所述沟槽开设于漂移层上层并与体区和漂移层邻接；所述栅极氧化层贴附于所述沟槽的壁面和多晶硅表面。本发明提出一种阶梯状的栅极结构，在沟槽栅极的每个拐角处都引入了新的电场尖峰，能够有效调制电场并耗尽漂移区，防止LDMOS器件在表面击穿，提高LDMOS的耐压能力。

Description

一种具有沟槽栅的LDMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有沟槽栅的LDMOS及制备方法。
背景技术
DMOS为双扩散金属氧化物半导体场效应管，主要有两种类型，分别是VDMOS和LDMOS。作为高压功率器件，LDMOS以其高耐压、高跨导和高增益等优点，广泛应用于射频功率集成电路中。LDMOS器件是由成百上千的单一结构的LDMOS单元所组成。LDMOS器件的一个重要参数是击穿电压。功率半导体器件优选能够在接近半导体理论击穿电压的高压下操作的器件，在集成有高压的晶体管的漏极或源极中，漏极和源极与半导体衬底之间的穿通电压以及漏极和源极与阱或衬底之间的击穿电压必须大于工作电压。
LDMOS (横向扩散金属氧化物半导体)以其高功率增益、高效率及低成本等优点，被广泛应用于移动通信基站、雷达、导航等领域。射频大功率 LDMOS由于具有高性价比，已成为手机基站射频放大器的首选器件。随着IC集成度的提高及器件特征尺寸的减小，栅氧化层的厚度越来越薄，其栅的耐压能力显著下降，LDMOS的击穿电压是LDMOS器件一个重要的参数，同时也是LDMOS器件可靠性的一个重要方面。虽然LDMOS存在较低掺杂的漂移区，使其与其他MOS器件相比具有较高的击穿电压，但是随着社会对高压大功率的发展需要，为了能够满足高频高压的工作需要，必须要采取措施以提高LDMOS的击穿电压。目前，利用器件结构上的改进，进而提高LDMOS击穿电压的方法主要有：RESURF技术、漂移区变掺杂、加电阻场极板、内场限环等技术。RESURF技术无需增加额外的工艺，但须对衬底掺杂浓度、N阱掺杂浓度和N阱的厚度以及区域进行控制，精确度要求较高。漂移区变掺杂技术和加电阻场极板工艺步骤较复杂，不利于电路的集成。内场限环技术需受到漂移区宽度及深度的限制，一般适用于漂移区较深且浓度较高的LDMOS器件中。
发明内容
本发明的目的是提供一种具有沟槽栅的LDMOS及制备方法，该LDMOS提出一种阶梯状的栅极结构，在沟槽栅极的每个拐角处都引入了新的电场尖峰，能够有效调制电场并耗尽漂移区，防止LDMOS器件在表面击穿，提高LDMOS的耐压能力。
一种具有沟槽栅的LDMOS，包括：沟槽栅极
所述沟槽栅极包括：多晶硅和栅极氧化层；
所述多晶硅包括LDMOS的上表面向衬底延伸的第一延伸部和从第一延伸部的第一端部向第一方向延伸的第二延伸部；
所述第二延伸部远离第一延伸部的端部为阶梯状；
所述多晶硅位于沟槽中并被所述栅极氧化层包覆；
所述沟槽开设于漂移层上层并与体区和漂移层邻接；
所述栅极氧化层贴附于所述沟槽的壁面和多晶硅表面。
优选地，还包括：N柱；
所述N柱贴附于所述沟槽的侧壁并与N+区和体区邻接。
优选地，还包括：体区；
所述体区包括位于N+区、P+区与漂移层之间的第一延伸部和位于沟槽底面与漂移层之间的第二延伸部；
所述第一延伸部与所述N+区、P+区和漂移层邻接；
所述第二延伸部与所述沟槽底面和所述漂移层邻接。
优选地，所述N柱的掺杂浓度为1017cm-3。
优选地，所述N柱的厚度为0.5um。
优选地，所述体区的掺杂浓度为1017cm-3。
优选地，所述多晶硅的第二延伸部远离第一延伸部的端部包括2至5个凸起。
优选地，还包括：源极、漏极、栅极、衬底、漂移层、N+区、P+区和体区；
所述漏极位于所述衬底下方；
所述衬底位于所述漂移层下方；
所述漂移层位于所述N+区和所述P+区下方；
所述N+区和所述P+区位于所述源极下方；
所述栅极嵌入漂移层中。
一种具有沟槽栅的LDMOS制备方法，包括：
在漂移层上层离子注入形成体区、P+区和N+区；
蚀刻所述体区和所述漂移层的上层形成沟槽；
在所述沟槽壁面沉积栅极氧化层；
蚀刻所述栅极氧化层；
在所述栅极氧化层上方沉积多晶硅；
蚀刻所述多晶硅；
在所述多晶硅上方再次沉积所述栅极氧化层后沉积金属电极。
优选地，所述蚀刻所述体区和漂移层的上层形成沟槽之后，还包括：在沟槽壁面离子注入形成N柱。
本发明将传统栅极结构改为阶梯状，阶梯状的栅极每个凸起都能够引入新的电场尖峰，从而有效调制电场，避免了LDMOS出现过强的电场尖峰，能够防止LDMOS的表面被击穿，还能够耗尽漂移区，显著提高了LDMOS的耐压性能，本发明还在体区引入了高掺杂浓度的N柱用于降低导通电阻，因为高掺杂浓度的N柱能够产生电子积累效应从而降低导通电阻，并且将体区设计为半包结构，因为栅极沟槽底部拐角处易出现电场集中导致栅极氧化层被击穿的现象，半包结构的体区能够将栅极沟槽底部拐角处的栅极氧化层保护起来，从而提高LDMOS的可靠性与稳定性。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的LDMOS结构示意图；
图2为本发明的LDMOS制备流程方法示意图；
图3为本发明的LDMOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
LDMOS (横向扩散金属氧化物半导体)以其高功率增益、高效率及低成本等优点，被广泛应用于移动通信基站、雷达、导航等领域。射频大功率 LDMOS由于具有高性价比，已成为手机基站射频放大器的首选器件。随着IC集成度的提高及器件特征尺寸的减小，栅氧化层厚度越来越薄，其栅的耐压能力显著下降，击穿电压是射频LDMOS器件可靠性的一个重要参数，它不仅决定了其输出功率，还决定了器件的耐压能力，因此必须要采取措施以提高器件的击穿电压。目前，利用器件结构上的改进，进而提高LDMOS击穿电压的方法主要有：RESURF技术、漂移区变掺杂、加电阻场极板、内场限环等技术。RESURF技术无需增加额外的工艺，但须对衬底掺杂浓度、N阱掺杂浓度和N阱的厚度以及区域进行控制，精确度要求较高。漂移区变掺杂技术和加电阻场极板工艺步骤较复杂，不利于电路的集成。内场限环技术需受到漂移区宽度及深度的限制，一般适用于漂移区较深且浓度较高的LDMOS器件中。
本发明将传统栅极结构改为阶梯状，阶梯状的栅极每个凸起都能够引入新的电场尖峰，从而有效调制电场，避免了LDMOS出现过强的电场尖峰，能够防止LDMOS的表面被击穿，还能够耗尽漂移区，显著提高了LDMOS的耐压性能，本发明还在体区引入了高掺杂浓度的N柱用于降低导通电阻，因为高掺杂浓度的N柱能够产生电子积累效应从而降低导通电阻，并且将体区设计为半包结构，因为栅极沟槽底部拐角处易出现电场集中导致栅极氧化层被击穿的现象，半包结构的体区能够将栅极沟槽底部拐角处的栅极氧化层保护起来，从而提高LDMOS的可靠性与稳定性。
实施例1
一种具有沟槽栅的LDMOS，参考图1，包括：沟槽栅极
沟槽栅极包括：多晶硅5和栅极氧化层4；
LDMOS栅极的内阻极高，采用二氧化硅材料的可以达到几百兆欧，属于电压控制型器件。所有的场效应晶体管（FET）都有栅极（G）、漏极（drain）、源极（source）三个端，分别对应双极性晶体管的基极（base）、集电极（collector）和发射极（emitter）。除了结型场效应管外，所有的场效应晶体管也有第四端，被称为体（body）、基（base）、块体（bulk）或衬底9（substrate），第四端可以将晶体管调制至运行。
栅极是具有控制作用的物理栅开关。栅极可以通过制造或者消除源极和漏极之间的沟道，从而允许或者阻碍电子流过。如果受一个外加的电压影响，电子流将从源极流向漏极。体是指栅极、漏极、源极所在的半导体的块体。通常体端和一个电路中最高或最低的电压相连，根据场效应晶体管类型不同而连接方式不同。体端和源极有时会连在一起，因为有时源也连在电路中最高或最低的电压上。
在N沟道“耗尽模式”器件，提供一个负的栅源电压将造成一个耗尽区去拓展宽度，自边界侵占沟道，使沟道变窄。如果耗尽区扩展至完全关闭沟道，源极和漏极之间沟道的电阻将会变得很大，MOSFET就会关闭。提供一个正的栅源电压将增大沟道尺寸，沟道导通而使电子更易流过。
在N沟道“增强模式”器件中，通过正的栅源电压是制造导电沟道，正电压吸引了体中的自由移动的电子向栅极运动，形成了导电沟道。充足的电子需要被吸引到栅极的附近区域去中和加在MOSFET中的掺杂离子，这形成了一个没有运动载流子的被称为耗尽区的区域，这种现象被称为MOSFET的阈值电压。更高的栅源电压将会吸引更多的电子通过栅极，则会制造一个从源极到漏极的导电沟道。
栅极通常由两个部分组成：多晶硅5和二氧化硅（栅极氧化层4），因为多晶硅5与高温处理兼容，并且与二氧化硅的界面非常好，界面缺陷少，所以一般都采用多晶硅5与二氧化硅组合作为栅电极。多晶硅栅的费米能级会随掺杂离子的类型和杂质浓度而改变，多晶硅栅的费米能级会改变它的功函数，从而改变器件的阈值电压，可以通过调节多晶硅栅的掺杂离子浓度来调节器件的阈值电压。
多晶硅5包括LDMOS的上表面向衬底9延伸的第一延伸部和从第一延伸部的第一端部向第一方向延伸的第二延伸部；
第一方向为图1中的从左往右的方向。
多晶硅5的第一延伸部的第二端与金属栅极11相连接，第一端与第二延伸部相连接，多晶硅5的第一延伸部为长条型。
第二延伸部远离第一延伸部的端部为阶梯状；
多晶硅5的第二延伸部一端与第一延伸部相连接，另一端（远离第一延伸部的端部）与栅极氧化层4相连接，并且为阶梯状，本发明将多晶硅5的第二延伸部远离第一延伸部的端部设置为阶梯状的目的是为了能够调制漂移层1的电场，阶梯状的多晶硅5能够引入新的电场尖峰，每一个阶梯都会形成一个新的电场尖峰，从而达到调制漂移层电场的目的。
多晶硅5位于沟槽中并被栅极氧化层4包覆；
用栅极氧化层4将多晶硅5包覆，栅极氧化层4将多晶硅5与漂移层1隔离，避免多晶硅5直接与漂移层1接触导致LDMOS漏电，栅极氧化层4的厚度决定了LDMOS的耐压性能，栅极氧化层4越厚，LDMOS的耐压性能越好，但是由于目前工业生产对于微型芯片的需求，栅极氧化层4做的越来越薄，为了在不增加栅极氧化层4厚度的前提下满足微型芯片对耐压性能的需求，本发明通过改进多晶硅5的形状，引入新的电场尖峰，从而调制电场，增加LDMOS的耐压性能。
沟槽开设于漂移层1上层并与体区8和漂移层1邻接；
栅极氧化层4贴附于沟槽的壁面和多晶硅5表面。
开设沟槽用于沉积栅极和栅极氧化层4，因为栅极的作用是控制源极10和漏极3之间的沟道，即栅极在体区8感应出反型层，从而使得电流能够从漏极3流向反型层最终流向源极10，所以沟槽的位置要与体区8和漂移层1邻接，这样才能够使栅极在体区8感应出反型层，在开设沟槽之后，先在沟槽中沉积栅极氧化层4，然后根据多晶硅5的阶梯形状，在栅极氧化层4中蚀刻出对应的多晶硅5的形状，然后再在栅极氧化层4表面沉积一定厚度的多晶硅5，最后再沉积栅极氧化层4包覆多晶硅5完成栅极的制备。
优选地，还包括：N柱7；
N柱7贴附于沟槽的侧壁并与N+区2和体区8邻接。
N柱7位于栅极邻接体区8的一侧，在图1中为左侧，在N型半导体中，多数载流子为电子，在P型半导体中，多数载流子为空穴，栅极的作用就是吸引体区8中的电子形成导电沟道，N柱7的存在使得栅极附近积累了许多电子，使得栅极对电子的吸引效率更高，从而降低了导通电阻，N柱7的长度不能超过体区8的长度，否则会造成LDMOS漏电，本发明可以通过改变N柱7的掺杂浓度和厚度来调整LDMOS的导通电阻，N柱7的掺杂浓度越高，LDMOS的导通电阻越小，N柱7的厚度越大，LDMOS的导通电阻越小。
优选地，还包括：体区8；
体区8包括位于N+区2、P+区6与漂移层1之间的第一延伸部和位于沟槽底面与漂移层1之间的第二延伸部；
第一延伸部与N+区2、P+区6和漂移层1邻接；
第二延伸部与沟槽底面和漂移层1邻接。
在本发明实施例中，体区8为半包结构，即体区8包覆了部分栅极氧化层4，在图1中，体区8包覆了沟槽底部的左侧拐角处的栅极氧化层4，栅极氧化层4用于隔离栅极电极和衬底9，起到保护和控制电流的作用，随着半导体工业的不断发展，对栅极氧化层4的性能的要求也越来越高，栅极氧化层4的可靠性在集成电路的设计中非常重要，在高质量的氧化层下，能够实现尽可能低的渗透率同时保证氧化层的质量，高质量的栅极氧化层4可以快速将薄膜去掉和完全的沟道清除，适用于高精度的应用电路。栅极氧化层4主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。碳化硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使碳化硅附近的氧化层产生较多的缺陷，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层4的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，导致沟槽底部拐角处的栅极氧化层4容易被较大的电场击穿，所以本发明在栅极沟槽下方延伸了体区8，体区8将栅极氧化层4底部拐角包覆，避免了栅极氧化层4被电场击穿，显著提高了LDMOS的可靠性。
优选地，N柱7的掺杂浓度为1017cm-3。
N柱7的掺杂浓度可以改变LDMOS的导通电阻，N柱7的掺杂浓度越高，LDMOS的导通电阻就越低，N柱7的掺杂浓度越低，LDMOS的导通电阻越高，如果N柱7的掺杂浓度过高，体区8就无法耗尽N柱7，就会导致栅极氧化层4可能出现被强电场击穿的现象，所以N柱7的掺杂浓度不能太高，作为一个优选地实施例，本发明将N柱7的掺杂浓度设为1017cm-3，用于在降低LDMOS导通电阻的同时保证LDMOS的可靠性和稳定性。
优选地，N柱7的厚度为0.5um。
N柱7的厚度可以改变LDMOS的导通电阻，N柱7的厚度越大，LDMOS的导通电阻就越低，N柱7的厚度越笑，LDMOS的导通电阻越高，如果N柱7的厚度过高，体区8就无法耗尽N柱7，就会导致栅极氧化层4可能出现被强电场击穿的现象，所以N柱7的厚度不能太高，作为一个优选地实施例，本发明将N柱7的厚度设置为0.5um，用于在降低LDMOS导通电阻的同时保证LDMOS的可靠性和稳定性。
优选地，体区8的掺杂浓度为1017cm-3。
体区8的掺杂浓度会影响LDMOS的开启电压，体区8的掺杂浓度越高，LDMOS的开启电压越高，体区8的掺杂浓度越低，LDMOS的开启电压越低，并且在本发明中，体区8的掺杂浓度还会影响到对N柱7的耗尽作用，如果体区8的掺杂浓度太高，那么会将N柱7提前耗尽，无法降低导通电阻，如果体区8的掺杂浓度太低，那么就不能将N柱7完全耗尽，降低了LDMOS的电气性能。作为一个优选地实施例，本发明将体区8的掺杂浓度设置为1017cm-3。
优选地，多晶硅5的第二延伸部远离第一延伸部的端部包括2至5个凸起。
多晶硅5的凸起（阶梯）的个数会影响到对漂移层1内电场的分布，凸起越多，改善电场分布的能力就越强，LDMOS的耐压性能就越强，但是当凸起的数量达到一定程度后，再增加凸起的数量对LDMOS的耐压性能的改善能力就会变弱，一般来说，五个凸起能够完全平滑漂移层1内的电场，根据不同型号的LDMOS对耐压的不同要求，调整凸起的数量，作为一个优选地实施例，本发明在LDMOS中设置两个凸起，能够显著的提升LDMOS的耐压性能。
优选地，还包括：源极10、漏极3、栅极（多晶硅5、金属栅极11、栅极氧化层4）、衬底9、漂移层1、N+区2、P+区6和体区8；
漏极3位于衬底9下方；
漏极3是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极3和源极10之间形成一条导电通路，电子从源极10流入漏极3，完成电流的传输。漏极3的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底9位于漂移层1下方；
漂移层1的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极10和漏极3之间的电流流动。在MOSFET工作时，源极10和漏极3之间的电流主要通过漂移层1进行传输。漂移层1的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层1的结构和特性直接影响MOS管的电流控制能力。通过调整漂移层1的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
漂移层1位于N+区2和P+区6下方；
N+区2和P+区6位于源极10下方；
源极10是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极10和漏极3之间形成一条导电通路，电子从源极10流入漏极3，完成电流的传输。同时，源极10还承担着调制栅极电压的作用，通过控制源极10电压的变化，实现对MOSFET的控制。
栅极嵌入漂移层1中。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极3和源极10之间的电流大小。
实施例2
一种具有沟槽栅的LDMOS制备方法，参考图2，3，包括：
S100，在漂移层1上层离子注入形成体区8、P+区6和N+区2；
本发明采用离子注入的方式在漂移层1上层离子注入形成体区8、P+区6和N+区2。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S200，蚀刻体区8和漂移层1的上层形成沟槽；
本发明通过一次性蚀刻的方法形成与沟槽连接的通孔，即从最上层的体区8开始蚀刻，直至蚀刻到漂移层1上层停止。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S300，在沟槽壁面沉积栅极氧化层4；
采用湿氧氧化的方法生成氧化层，湿式氧化在高温(120~320℃)和高压(0.5~20MPa)的条件下，利用气态的氧气(通常为空气)作氧化剂，将水中有机物氧化成小分子有机物或无机物。高温可以提高氧气在液相中的溶解性能，高压的目的是抑制水的蒸发以维持液相，而液相的水可以作为催化剂，使氧化反应在较低温度下进行。
S400，蚀刻栅极氧化层4；
S500，在栅极氧化层4上方沉积多晶硅5；
多晶硅5沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
S600，蚀刻多晶硅5；
多晶硅蚀刻共分为三步，第一步是预刻蚀，用于去除自然氧化层、硬的掩蔽层（如SiON)和表面污染物来获得均匀的刻蚀（这减少了刻蚀中作为微掩蔽层的污染物带来的表面缺陷）。接下来的是刻至终点的主刻蚀。这一步用来刻蚀掉大部分的多晶硅膜，并不损伤栅氧化层和获得理想的各向异性的侧壁剖面。最后一步是过刻蚀，用于去除刻蚀残留物和剩余多晶硅，并保证对栅氧化层的高选择比。这一步应避免在多晶硅周围的栅氧化层形成微槽。
S700，在多晶硅5上方再次沉积栅极氧化层4后沉积金属电极（源极10和漏极3）。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850~1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
优选地，蚀刻体区8和漂移层1的上层形成沟槽之后，还包括：在沟槽壁面离子注入形成N柱7。
在离子注入形成N柱7的过程中，要控制离子注入的温度、注入离子的剂量，和注入次数来控制最终形成的N柱7的掺杂浓度以及厚度，最终形成的N柱7的掺杂浓度为1017cm-3，厚度为0.5um。
本发明将传统栅极结构改为阶梯状，阶梯状的栅极每个凸起都能够引入新的电场尖峰，从而有效调制电场，避免了LDMOS出现过强的电场尖峰，能够防止LDMOS的表面被击穿，还能够耗尽漂移区，显著提高了LDMOS的耐压性能，本发明还在体区8引入了高掺杂浓度的N柱7用于降低导通电阻，因为高掺杂浓度的N柱7能够产生电子积累效应从而降低导通电阻，并且将体区8设计为半包结构，因为栅极沟槽底部拐角处易出现电场集中导致栅极氧化层4被击穿的现象，半包结构的体区8能够将栅极沟槽底部拐角处的栅极氧化层4保护起来，从而提高LDMOS的可靠性与稳定性。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有沟槽栅的LDMOS，其特征在于，包括：沟槽栅极
所述沟槽栅极包括：多晶硅和栅极氧化层；
所述多晶硅包括LDMOS的上表面向衬底延伸的第一延伸部和从第一延伸部的第一端部向第一方向延伸的第二延伸部；
所述第二延伸部远离第一延伸部的端部为阶梯状；
所述多晶硅位于沟槽中并被所述栅极氧化层包覆；
所述沟槽开设于漂移层上层并与体区和漂移层邻接；
所述栅极氧化层贴附于所述沟槽的壁面和多晶硅表面。
2.根据权利要求1所述的一种具有沟槽栅的LDMOS，其特征在于，还包括：N柱；
所述N柱贴附于所述沟槽的侧壁并与N+区和体区邻接。
3.根据权利要求1所述的一种具有沟槽栅的LDMOS，其特征在于，还包括：体区；
所述体区包括位于N+区、P+区与漂移层之间的第一延伸部和位于沟槽底面与漂移层之间的第二延伸部；
所述第一延伸部与所述N+区、P+区和漂移层邻接；
所述第二延伸部与所述沟槽底面和所述漂移层邻接。
4.根据权利要求2所述的一种具有沟槽栅的LDMOS，其特征在于，所述N柱的掺杂浓度为1017cm-3。
5.根据权利要求2所述的一种具有沟槽栅的LDMOS，其特征在于，所述N柱的厚度为0.5um。
6.根据权利要求3所述的一种具有沟槽栅的LDMOS，其特征在于，所述体区的掺杂浓度为1017cm-3。
7.根据权利要求1所述的一种具有沟槽栅的LDMOS，其特征在于，所述多晶硅的第二延伸部远离第一延伸部的端部包括2至5个凸起。
8.根据权利要求1所述的一种具有沟槽栅的LDMOS，其特征在于，还包括：源极、漏极、栅极、衬底、漂移层、N+区、P+区和体区；
所述漏极位于所述衬底下方；
所述衬底位于所述漂移层下方；
所述漂移层位于所述N+区和所述P+区下方；
所述N+区和所述P+区位于所述源极下方；
所述栅极嵌入漂移层中。
9.一种具有沟槽栅的LDMOS制备方法，其特征在于，包括：
在漂移层上层离子注入形成体区、P+区和N+区；
蚀刻所述体区和所述漂移层的上层形成沟槽；
在所述沟槽壁面沉积栅极氧化层；
蚀刻所述栅极氧化层；
在所述栅极氧化层上方沉积多晶硅；
蚀刻所述多晶硅；
在所述多晶硅上方再次沉积所述栅极氧化层后沉积金属电极。
10.根据权利要求9所述的一种具有沟槽栅的LDMOS制备方法，其特征在于，所述蚀刻所述体区和漂移层的上层形成沟槽之后，还包括：在沟槽壁面离子注入形成N柱。
CN202311548182.1A 2023-11-20 2023-11-20 一种具有沟槽栅的ldmos及制备方法 Pending CN117276329A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311548182.1A CN117276329A (zh) 2023-11-20 2023-11-20 一种具有沟槽栅的ldmos及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311548182.1A CN117276329A (zh) 2023-11-20 2023-11-20 一种具有沟槽栅的ldmos及制备方法

Publications (1)

Publication Number Publication Date
CN117276329A true CN117276329A (zh) 2023-12-22

Family

ID=89218015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311548182.1A Pending CN117276329A (zh) 2023-11-20 2023-11-20 一种具有沟槽栅的ldmos及制备方法

Country Status (1)

Country Link
CN (1) CN117276329A (zh)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
KR19990010737A (ko) * 1997-07-18 1999-02-18 윤종용 트렌치 게이트 수평형 모스펫 및 이의 제조 방법
KR20010029140A (ko) * 1999-09-29 2001-04-06 정선종 트렌치 게이트 구조를 갖는 전력소자
US20010045599A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
CN101079446A (zh) * 2007-06-01 2007-11-28 安徽大学 异质栅多阶梯场极板横向双扩散金属氧化物半导体管
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20100096694A1 (en) * 2007-03-19 2010-04-22 Nxp, B.V. Planar extended drain transistor and method of producing the same
CN104752506A (zh) * 2013-12-27 2015-07-01 现代自动车株式会社 半导体器件以及制造该半导体器件的方法
US20150243777A1 (en) * 2014-02-27 2015-08-27 Renesas Electronics Corporation Semiconductor device
CN106024897A (zh) * 2016-07-14 2016-10-12 电子科技大学 一种三栅功率ldmos
CN107546274A (zh) * 2017-08-22 2018-01-05 电子科技大学 一种具有阶梯型沟槽的ldmos器件
CN107768435A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种双向igbt及其制造方法
CN108962974A (zh) * 2018-06-22 2018-12-07 杭州电子科技大学 一种具有l形垂直场板的ldmos晶体管
CN109326644A (zh) * 2017-07-31 2019-02-12 台湾积体电路制造股份有限公司 新颖功率金属氧化物半导体场效晶体管
CN112447851A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN112838124A (zh) * 2019-11-22 2021-05-25 恩智浦美国有限公司 横向扩散金属-氧化物半导体晶体管及其形成方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
KR19990010737A (ko) * 1997-07-18 1999-02-18 윤종용 트렌치 게이트 수평형 모스펫 및 이의 제조 방법
KR20010029140A (ko) * 1999-09-29 2001-04-06 정선종 트렌치 게이트 구조를 갖는 전력소자
US20010045599A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
US20100096694A1 (en) * 2007-03-19 2010-04-22 Nxp, B.V. Planar extended drain transistor and method of producing the same
CN101079446A (zh) * 2007-06-01 2007-11-28 安徽大学 异质栅多阶梯场极板横向双扩散金属氧化物半导体管
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
CN104752506A (zh) * 2013-12-27 2015-07-01 现代自动车株式会社 半导体器件以及制造该半导体器件的方法
US20150243777A1 (en) * 2014-02-27 2015-08-27 Renesas Electronics Corporation Semiconductor device
CN106024897A (zh) * 2016-07-14 2016-10-12 电子科技大学 一种三栅功率ldmos
CN109326644A (zh) * 2017-07-31 2019-02-12 台湾积体电路制造股份有限公司 新颖功率金属氧化物半导体场效晶体管
CN107546274A (zh) * 2017-08-22 2018-01-05 电子科技大学 一种具有阶梯型沟槽的ldmos器件
CN107768435A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种双向igbt及其制造方法
CN108962974A (zh) * 2018-06-22 2018-12-07 杭州电子科技大学 一种具有l形垂直场板的ldmos晶体管
CN112447851A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN112838124A (zh) * 2019-11-22 2021-05-25 恩智浦美国有限公司 横向扩散金属-氧化物半导体晶体管及其形成方法

Similar Documents

Publication Publication Date Title
JP5706946B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JPH08153875A (ja) Ｍｉｓ型半導体装置およびその作製方法
JPH0563188A (ja) 半導体装置の製造方法
US9343291B2 (en) Method for forming an interfacial layer on a semiconductor using hydrogen plasma
CN117253905A (zh) 一种具有浮岛结构的SiC器件及制备方法
CN117334746A (zh) 一种具有氧化层的源极沟槽集成SBD超结SiC MOS及制备方法
CN117253924A (zh) 一种碳化硅ldmos及制备方法
CN117525140A (zh) 一种集成条形沟槽源极控制续流通道SiC UMOS及制备方法
CN109037074A (zh) 一种晶体管的制作方法
CN117276329A (zh) 一种具有沟槽栅的ldmos及制备方法
JP4320167B2 (ja) 半導体素子及びシリコン酸化窒化膜の製造方法
CN117613085A (zh) 一种具有自控屏蔽区的SiC MOSFET及制备方法
CN117457749B (zh) 一种栅极下方具有P型空间层的SiC LMOS及制备方法
CN117457748B (zh) 一种栅极下方具有P型空间层的SiC超结MOS及制备方法
CN117410322B (zh) 一种沟槽型超结硅mosfet及制备方法
CN117423729A (zh) 一种具有异质结的沟槽栅vdmos及制备方法
CN117423734B (zh) 一种沟槽型碳化硅mosfet及制备方法
CN117334748B (zh) 一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法
CN117525156A (zh) 一种具有阳极肖特基接触的mosfet及制备方法
CN117393601A (zh) 一种集成SBD的垂直SiC MOSFET及制备方法
CN117613087A (zh) 一种具有窄型sti的ldmos及制备方法
CN117438467A (zh) 一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法
CN117476756A (zh) 一种具备沟槽发射极的碳化硅igbt及制备方法
CN117317013A (zh) 一种基于HK和埋P层保护沟槽栅氧层的SiC UMOS及制备方法
CN117525136A (zh) 一种具有N埋层的SiC UMOS及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination