CN112447851A - 集成芯片及其形成方法 - Google Patents

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陈志彬
刘铭棋
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Abstract

本公开涉及一种集成芯片。所述集成芯片包括：源极区，设置在衬底内；以及漏极区，设置在衬底内。漏极区沿第一方向与源极区隔开。漂移区在源极区与漏极区之间设置在衬底内，且多个隔离结构设置在漂移区内。栅极电极设置在衬底内。栅极电极具有基础区及多个栅极延伸部，所述基础区设置在源极区与漂移区之间，所述多个栅极延伸部从基础区的侧壁向外延伸到所述多个隔离结构之上。

Description

集成芯片及其形成方法
技术领域
本发明实施例是涉及集成芯片及其形成方法。
背景技术
现今的集成芯片(integrated chip，IC)包括数百万或数十亿个形成在半导体衬底(例如，硅)上的半导体器件。视集成芯片(IC)的应用而定，集成芯片可使用许多不同类型的晶体管器件。近年来，手机器件(cellular device)及射频(radio frequency，RF)器件市场的日益增大已使得对高电压晶体管(high voltage transistor)器件的使用显著增加。举例来说，由于高电压晶体管器件能够应对高击穿电压(例如，大于约50V)及高频，因此它们常常用在RF发射/接收链的功率放大器中。
发明内容
在一些实施例中，本公开涉及一种集成芯片。所述集成芯片包括：源极区，设置在衬底内；漏极区，设置在所述衬底内且沿第一方向与所述源极区隔开；漂移区，在所述源极区与所述漏极区之间设置在所述衬底内；多个隔离结构，设置在所述漂移区内；以及栅极电极，设置在所述衬底内，所述栅极电极具有基础区及多个栅极延伸部，所述基础区设置在所述源极区与所述漂移区之间，所述多个栅极延伸部从所述基础区的侧壁向外延伸到所述多个隔离结构之上。
在其他实施例中，本公开涉及一种集成芯片。所述集成芯片包括：源极区，设置在衬底内；漏极区，设置在所述衬底内；栅极介电质，对所述衬底的内表面加衬；栅极电极，设置在所述源极区与所述漏极区之间且具有基础区及多个栅极延伸部，所述基础区位于所述栅极介电质之上，所述多个栅极延伸部从所述栅极电极的所述基础区的侧壁向外朝所述漏极区突出；以及多个隔离结构，在所述栅极介电质与所述漏极区之间连续地延伸，所述多个隔离结构分别环绕所述多个栅极延伸部中的一者。
在再一些其他实施例中，本公开涉及一种形成集成芯片的方法。所述方法包括：在衬底内形成多个隔离结构；对所述衬底选择性地进行蚀刻，以在所述衬底内形成栅极基础凹槽；对所述多个隔离结构选择性地进行蚀刻，以形成从所述栅极基础凹槽向外延伸的多个栅极延伸沟槽；在所述栅极基础凹槽及所述多个栅极延伸沟槽内形成导电材料，以形成栅极电极；以及在所述栅极电极的相对侧上形成源极区及漏极区。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出具有高电压晶体管器件的集成芯片的一些实施例的三维视图，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
图2A到图2D示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式(recessed)栅极电极。
图3示出具有高电压晶体管器件的集成芯片的一些附加实施例的剖视图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
图4示出具有高电压晶体管器件的集成芯片的一些附加实施例的俯视图，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
图5A到图5B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
图6A到图6B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的局部地凹陷式栅极电极。
图7示出具有高电压晶体管器件区及外围逻辑区的集成芯片的一些实施例的剖视图。
图8示出具有高电压晶体管器件的集成芯片的一些附加实施例的俯视图，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
图9A到图9B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
图10A到图24示出形成具有高电压晶体管器件的集成芯片的方法的一些实施例的剖视图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
图25示出形成具有高电压晶体管器件的集成芯片的方法的一些实施例的流程图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
集成芯片常常包括被设计成在多种不同电压下进行操作的晶体管。高电压晶体管被设计成在高击穿电压(例如，大于近似20V、大于近似50V、或其他合适值的击穿电压)下进行操作。一种常用类型的高电压晶体管是在侧向上扩散的金属氧化物半导体场效应晶体管(laterally diffused MOSFET，LDMOS)器件。LDMOS器件具有在源极区与漏极区之间设置在衬底之上的栅极结构。栅极结构通过漂移区而与漏极区隔开。漂移区包括衬底的轻掺杂区(例如，衬底的掺杂浓度小于源极区的掺杂浓度和/或漏极区的掺杂浓度的区)。
在操作期间，可向栅极结构施加偏置电压以形成电场，所述电场使得沟道区在栅极结构下方延伸且穿过漂移区。LDMOS器件的击穿电压通常与漂移区的大小及掺杂浓度成比例(例如，较大的漂移区将带来较大的击穿电压)。然而，如果器件内的电场不均匀，则晶体管器件的击穿电压可能受到负面影响。举例来说，由于在漂移区与衬底之间的p-n结处可能出现的电场中的尖峰(spike)，因此LDMOS的击穿电压可能受到负面影响。
在一些实施例中，本公开涉及一种包括晶体管器件的集成芯片，所述晶体管器件具有栅极电极，所述栅极电极具有被配置成向晶体管器件提供高击穿电压的多个栅极延伸部。栅极电极在源极区与漏极区之间设置在衬底内。漂移区位于栅极电极与漏极区之间。所述多个栅极延伸部从栅极电极的侧壁在侧向上向外突出且越过漂移区。所述多个栅极延伸部被配置成在漂移区内产生电场，这可沿器件的p-n结在侧向上使电荷扩展(spread)。通过在侧向上使电荷扩展，可使沿衬底的表面的电场扩展，从而减少电场中的尖峰且增大晶体管器件的击穿电压。
图1示出具有高电压晶体管器件的集成芯片100的一些实施例的三维视图，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
集成芯片100包括设置在衬底102内的栅极结构106。在一些实施例中，栅极结构106凹陷在衬底102内。在一些此种实施例中，栅极结构106从衬底102的上表面102u下方延伸到衬底102的上表面102u。在栅极结构106的第一侧上设置有源极区104且在栅极结构106的与第一侧相对的第二侧上设置有漏极区108。源极区104与漏极区108沿第一方向114通过栅极结构106隔开。
沿第一方向114在栅极结构106与漏极区108之间排列有漂移区110。在一些实施例中，在栅极结构106下方在衬底102内可设置有阱区109且阱区109在侧向上接触漂移区110。在漂移区110内设置有一个或多个隔离结构112。所述一个或多个隔离结构112沿衬底102的上表面在栅极结构106与漏极区108之间在第一方向114上延伸。所述一个或多个隔离结构112沿与第一方向114垂直的第二方向116通过漂移区110而彼此隔开。在一些实施例中，所述一个或多个隔离结构112的侧壁沿第一方向114彼此平行地延伸。在一些实施例中，所述一个或多个隔离结构112包含设置在衬底102中的沟槽内的一种或多种介电材料。在一些实施例中，所述一个或多个隔离结构112可包括浅沟槽隔离(shallow trench isolation，STI)结构。
栅极结构106包括栅极介电质105及位于栅极介电质105之上的栅极电极107。栅极电极107包括基础区(base region)107b及一个或多个栅极延伸部(gate extensions)107e。基础区107b通过栅极介电质105而与漂移区110隔开。在一些实施例中，栅极介电质105从基础区107b的第一侧连续地延伸到基础区107b的相对的第二侧。所述一个或多个栅极延伸部107e从栅极电极107的基础区107b的侧壁在侧向上向外突出到所述一个或多个隔离结构112内。所述一个或多个隔离结构112在侧向上及在垂直方向上将所述一个或多个栅极延伸部107e与漂移区110隔开。在一些实施例中，所述一个或多个栅极延伸部107e延伸穿过栅极介电质105的侧壁。
在操作期间，可向栅极电极107施加偏置电压。偏置电压使得栅极电极107内的电荷(例如，正电荷或负电荷)在下伏的衬底102中形成电场。通常，由于漂移区110与阱区109的结处的表面场拥挤，因此晶体管器件的最大击穿电压可能受到结边缘击穿效应(junction edge breakdown effect)的限制。然而，由所述一个或多个栅极延伸部107e产生的电场沿衬底102的表面(例如，沿第二方向116)在侧向上使电场扩展。通过使电场扩展，所述一个或多个栅极延伸部107e会降低沿衬底102表面的电场强度，从而使得晶体管器件实现更高的击穿电压。
图2A到图2C示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
如图2A的剖视图200中所示，集成芯片包括设置在衬底102内的源极区104及漏极区108。在源极区104与漏极区108之间排列有漂移区110。在一些实施例中，阱区109可环绕源极区104、漏极区108及漂移区110。在一些实施例中，衬底102及阱区109可具有第一掺杂类型(例如，p型)，而源极区104、漏极区108及漂移区110可具有第二掺杂类型(例如，n型)。在一些实施例中，漂移区110可具有第二掺杂类型(例如，n型)，但掺杂浓度低于源极区104和/或漏极区108。
在源极区104与漏极区108之间在衬底102内设置有栅极电极107。栅极电极107通过漂移区110而与漏极区108隔开。栅极电极107包括基础区107b及一个或多个栅极延伸部107e。所述一个或多个栅极延伸部107e沿第一方向114从基础区107b向外延伸到漂移区110的正上方。基础区107b被栅极介电质105环绕。所述一个或多个栅极延伸部107e被排列在漂移区110内的一个或多个隔离结构112环绕。在一些实施例中，所述一个或多个栅极延伸部107e可在所述一个或多个隔离结构112及栅极介电质105的上表面的正上方延伸。在一些实施例中，所述一个或多个栅极延伸部107e可具有与栅极介电质105的上表面及所述一个或多个隔离结构112的上表面二者接触的底表面。
在一些实施例中，栅极电极107可包含导电材料，例如金属(例如，钨、铝等)、掺杂的多晶硅等。在一些实施例中，栅极介电质105及所述一个或多个隔离结构112可包含氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等。
在一些实施例中，基础区107b可具有第一厚度204且所述一个或多个栅极延伸部107e可具有第二厚度206。在一些实施例中，第二厚度206可小于第一厚度204。举例来说，在一些实施例中，第二厚度206可处于第一厚度204的50％与近似90％之间。在一些实施例中，第一厚度204可介于近似900埃
Figure BDA0002650754940000051
与近似
Figure BDA0002650754940000052
之间、近似
Figure BDA0002650754940000053
与近似
Figure BDA0002650754940000054
之间、或者其他类似的值的范围内。在其他实施例(未示出)中，第二厚度206可近似等于第一厚度204。
在衬底102之上在层间介电(inter-level dielectric，ILD)结构208内设置有多个导电内连件(导电接触件210到内连线212)。在一些实施例中，所述多个导电内连件(导电接触件210到内连线212)可包括耦合到内连线212的一个或多个导电接触件210。在一些实施例中，所述一个或多个导电接触件210电耦合到源极区104、漏极区108及栅极电极107。在一些实施例中，所述多个导电内连件(导电接触件210到内连线212)可包含铜、钨、铝等中的一者或多者。在一些实施例中，ILD结构208可包含二氧化硅、掺杂的二氧化硅(例如，碳掺杂的二氧化硅)、氮氧化硅、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)等中的一者或多者。
图2B示出图2A的集成芯片的俯视图202。图2A的剖视图200是沿图2B的剖面线A-A′截取的。
如图2B的俯视图202中所示，所述一个或多个栅极延伸部107e沿第一方向114从基础区107b的侧壁向外突出，而基础区107b在第二方向116上延伸超出所述一个或多个栅极延伸部107e。所述一个或多个栅极延伸部107e中的相邻的栅极延伸部107e沿第二方向116通过漂移区110及所述一个或多个隔离结构112中的至少两者的部分二者而隔开。
在一些实施例中，所述一个或多个隔离结构112沿第一方向114从接触栅极介电质105的第一端连续地延伸到接触漏极区108的第二端。在一些实施例中，所述一个或多个栅极延伸部107e通过所述一个或多个隔离结构112而与漏极区108隔开。在此种实施例中，所述一个或多个栅极延伸部107e与所述一个或多个隔离结构112的一端隔开非零距离d。在各种实施例中，非零距离d可介于近似400μm与近似1,000μm之间、近似400μm与近似750μm之间、近似250μm与近似500μm之间、或者其他合适的值的范围内。
图2C示出沿图2B的剖面线B-B′截取的集成芯片的剖视图216。
如剖视图216中所示，所述一个或多个隔离结构112设置在由衬底102的内表面102i形成的沟槽218内。栅极延伸部107e设置在由所述一个或多个隔离结构112的内表面112i形成的附加沟槽220内。这使得所述一个或多个栅极延伸部107e沿第二方向116通过漂移区110及所述一个或多个隔离结构112而彼此隔开。
如图2A的剖视图200及图2C的剖视图216中所示，沿漂移区110与阱区109和/或衬底102之间的p-n结存在耗尽区214。耗尽区214使得沿p-n结形成电场。由于施加到源极区104、漏极区108和/或栅极电极107的偏置电压，因此在晶体管器件的操作期间电场增加。然而，所述一个或多个栅极延伸部107e能够产生沿p-n结使电荷扩展的电场。
举例来说，图2D示出在高电压晶体管器件的操作期间，沿图2B的剖面线B-B′截取的集成芯片的剖视图222。
如图2D的剖视图222中所示，在操作期间，可向所述一个或多个栅极延伸部107e施加偏置电压。偏置电压使得所述一个或多个栅极延伸部107e形成延伸到阱区109及漂移区110中的电场。由于阱区109的掺杂类型及漂移区110的掺杂类型，因此电场使得在阱区109内及漂移区110内累积具有相反极性的电荷224及226。举例来说，在一些实施例中，可在阱区109内累积负电荷224且可在漂移区110内累积正电荷226。所述一个或多个栅极延伸部107e可沿第二方向116且超出所述一个或多个栅极延伸部107e中的最外一者来使电荷224及226扩展。使电荷224及226扩展可增大耗尽区214沿第二方向116的宽度且减轻沿衬底102表面的电场中的尖峰(例如，使得p-n结上方的表面电场小于与器件的击穿电压对应的临界电场)。通过减小沿衬底102表面的电场中的尖峰，高电压晶体管器件的击穿电压会增大。
图3示出具有高电压晶体管器件的集成芯片300的一些附加实施例的剖视图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
集成芯片300包括在衬底102的上表面下方凹陷式栅极电极107。栅极电极107通过栅极介电质105且通过一个或多个隔离结构112而与衬底102隔开。栅极电极107包括基础区107b及一个或多个栅极延伸部107e，基础区107b设置在栅极介电质105之上，所述一个或多个栅极延伸部107e从基础区107b向外突出到所述一个或多个隔离结构112之上。栅极介电质105沿基础区107b的侧壁及下表面延伸。所述一个或多个隔离结构112沿所述一个或多个栅极延伸部107e的侧壁及下表面延伸。
在一些实施例中，所述一个或多个隔离结构112沿所述一个或多个栅极延伸部107e的底部可具有与沿所述一个或多个栅极延伸部107e的侧壁不同的厚度(例如，更大的厚度)。在一些实施例中，所述一个或多个隔离结构112可从所述一个或多个栅极延伸部107e的底部在垂直方向上延伸到栅极介电质105的最底表面下方。在一些附加实施例中，所述一个或多个隔离结构112可从沿栅极介电质105的顶部延伸的水平面在垂直方向上延伸到栅极介电质105的最底表面下方。
在一些实施例中，栅极介电质105可在所述一个或多个隔离结构112的部分而不是全部正上方在侧向上延伸。在一些此种实施例中，栅极介电质105可对所述一个或多个隔离结构112的上表面及内侧壁加衬(line)。在一些附加实施例中，栅极介电质105可延伸到所述一个或多个隔离结构112的上表面下方非零距离302。在此种实施例中，栅极介电质105也可对所述一个或多个隔离结构112的最外侧壁加衬。
在一些实施例中，栅极介电质105可包括在基础区107b与所述一个或多个栅极延伸部107e之间从栅极介电质105的上表面向外延伸的突起304。在一些实施例中，突起304延伸到所述一个或多个栅极延伸部107e的底表面上方。在一些实施例中，突起304可具有使得突起304的宽度随上表面之上的高度增加而减小的锥形侧壁。突起304可为用于形成所述一个或多个栅极延伸部107e的蚀刻工艺的结果。举例来说，在制作期间，可沿所述一个或多个隔离结构112的倾斜侧壁形成栅极介电质105。随后可对所述一个或多个隔离结构112进行蚀刻以形成从所述一个或多个隔离结构112内延伸到倾斜侧壁的栅极延伸沟槽。栅极介电质105的过蚀刻将使得栅极介电质105在倾斜侧壁的顶部下方凹陷，从而产生突起304。在其他实施例(未示出)中，蚀刻工艺可对栅极介电质105进行蚀刻超出倾斜侧壁，使得倾斜侧壁上的栅极介电质105被完全移除，且所得的栅极介电质105具有与隔离结构112的侧壁隔开非零距离的外侧壁，所述隔离结构112的侧壁位于所述一个或多个隔离结构112的上表面之上。
在一些实施例中，在栅极电极107的相对的外边缘之上设置有一个或多个介电结构306。在一些实施例中，所述一个或多个介电结构306从位于基础区107b的正上方的第一外边缘连续地延伸到位于源极区104的正上方的第二外边缘。在一些实施例中，所述一个或多个介电结构306从位于栅极电极107的所述一个或多个栅极延伸部107e的正上方的第三外边缘连续地延伸到位于漏极区108的正上方的第四外边缘。在一些实施例中，所述一个或多个介电结构306可在栅极电极107的相对的边缘之上延伸非零距离310。在一些实施例中，非零距离310可介于近似
Figure BDA0002650754940000083
与近似
Figure BDA0002650754940000084
之间、近似
Figure BDA0002650754940000081
与近似
Figure BDA0002650754940000082
之间、或者其他合适的值的范围内。在一些实施例中，所述一个或多个介电结构306可包含一种或多种介电材料，例如氧化物、氮化物等。
沿源极区104的上表面、漏极区108的上表面及栅极电极107的上表面排列有硅化物(silicide)308。硅化物308被配置成提供与导电内连件(导电接触件210到内连线212)的低电阻连接。在各种实施例中，硅化物308可包含硅化镍、硅化钛等。在一些实施例中，硅化物308的外边缘与源极区104的外边缘、漏极区108的外边缘及栅极电极107的外边缘在侧向上隔开，使得源极区104、漏极区108及栅极电极107的位于所述一个或多个介电结构306的正下方的部分可不含硅化物308。
接触蚀刻停止层(contact etch stop layer，CESL)312在垂直方向上将衬底102及所述一个或多个介电结构306与第一层间介电(ILD)层208a隔开。在一些实施例中，CESL312和/或第一ILD层208a从所述一个或多个介电结构306的正上方延伸到所述一个或多个介电结构306的侧壁。在第一ILD层208a上设置有第二ILD层208b。
图4示出具有高电压晶体管器件的集成芯片400的一些附加实施例的俯视图，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
集成芯片400包括具有基础区107b及一个或多个栅极延伸部107e的栅极电极107。所述一个或多个栅极延伸部107e沿第一方向114从基础区107b向外突出到所述一个或多个隔离结构112内。所述一个或多个栅极延伸部107e沿与第一方向114垂直的第二方向116彼此隔开。
在一些实施例中，所述一个或多个隔离结构112可以间距402沿第二方向116排列，而所述一个或多个栅极延伸部107e中的最接近的栅极延伸部107e被隔开大于间距402的距离404。在此种实施例中，所述一个或多个栅极延伸部107e中的最接近的栅极延伸部107e被不包括栅极延伸部的隔离结构隔开。举例来说，在一些实施例中，所述一个或多个栅极延伸部107e可包括第一栅极延伸部107e1及第二栅极延伸部107e2，第二栅极延伸部107e2是最靠近第一栅极延伸部107e1的栅极延伸部。第一栅极延伸部107e1设置在第一隔离结构112a内且第二栅极延伸部107e2设置在第二隔离结构112b内。不环绕栅极延伸部的第三隔离结构112c将第一栅极延伸部107e1与第二栅极延伸部107e2隔开。
图5A到图5B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
如图5A的剖视图500中所示(沿图5B的剖面线A-A′截取)，集成芯片包括设置在衬底102之上的栅极电极107。栅极电极107包括基础区107b及一个或多个栅极延伸部107e，所述一个或多个栅极延伸部107e从基础区107b向外突出到一个或多个隔离结构112之上。栅极介电质105沿基础区107b的侧壁及下表面及所述一个或多个栅极延伸部107e的侧壁及下表面连续地延伸。栅极介电质105在垂直方向上及在侧向上将所述一个或多个栅极延伸部107e与所述一个或多个隔离结构112隔开。
如图5B的俯视图502中所示，栅极介电质105以闭合且不间断的环围绕栅极电极107的外周延伸。通过利用栅极介电质105环绕基础区107b及所述一个或多个栅极延伸部107二者，可从用于形成晶体管器件的制作工艺消除一个或多个处理步骤(例如，一个或多个光刻和/或蚀刻工艺)。通过从用于形成晶体管器件的制作工艺消除一个或多个处理步骤，可降低形成集成芯片的成本。
图6A到图6B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的栅极电极。
如图6A的剖视图600中所示(沿图6B的剖面线A-A′截取)，集成芯片包括具有基础区107b及一个或多个栅极延伸部107e的栅极电极107。栅极介电质105沿基础区107b的侧壁及下表面延伸。基础区107b从衬底102的上表面102u向外突出。所述一个或多个栅极延伸部107e从位于衬底102的上表面102u之上的基础区107b的侧壁向外突出到一个或多个隔离结构112的正上方。
如图6B的俯视图602中所示(沿图6A的剖面线B-B′截取)，栅极介电质105以闭合且不间断的环围绕基础区107b的外周延伸。通过使所述一个或多个栅极延伸部107e从位于衬底102的上表面102u之上的基础区107b的侧壁向外突出，可从用于形成晶体管器件的制作工艺消除一个或多个处理步骤(例如，一个或多个光刻和/或蚀刻工艺)。通过从用于形成晶体管器件的制作工艺消除一个或多个处理步骤，可降低形成集成芯片的成本。
图7示出具有高电压晶体管器件区及外围逻辑区的集成芯片700的一些实施例的剖视图。
高电压晶体管器件区702包括高电压晶体管器件，所述高电压晶体管器件包括设置在源极区104与漏极区108之间的栅极电极107。栅极电极107具有基础区107b及从基础区107b向外延伸的一个或多个栅极延伸部107e。
在栅极电极107的相对的边缘之上设置有一个或多个介电结构306。所述一个或多个介电结构306分别包含第一介电材料706及位于第一介电材料706之上的第二介电材料708。在一些实施例中，第三介电材料710可沿第一介电材料706的最外侧壁及第二介电材料708的最外侧壁延伸。在一些实施例中，第一介电材料706与第二介电材料708可包含不同的介电材料，而第三介电材料710可为与第一介电材料706或第二介电材料708相同的介电材料。在各种实施例中，第一介电材料706、第二介电材料708及第三介电材料710可包含氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等中的一者或多者。
外围逻辑区704包括一个或多个附加晶体管器件。所述一个或多个附加晶体管器件包括栅极结构712，所述栅极结构712排列在源极区714与漏极区716之间且在侧向上被一个或多个侧壁间隔件728环绕。栅极结构712包括将栅极电极722与衬底102隔开的栅极介电结构717。在栅极电极722之上可设置有一个或多个上覆的介电层724到726。在一些实施例中，栅极介电结构717可包含第一栅极介电材料718及位于第一栅极介电材料718之上的第二栅极介电材料720。在一些实施例中，第一栅极介电材料718可为与第一介电材料706相同的材料，第二栅极介电材料720可为与第二介电材料708相同的材料，且所述一个或多个侧壁间隔件728可为与第三介电材料710相同的材料。在一些实施例中，第一栅极介电材料718可具有与第一介电材料706实质上相同的厚度且第二栅极介电材料720可具有与第二介电材料708实质上相同的厚度。
图8示出具有高电压晶体管器件的集成芯片800的一些附加实施例的俯视图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
集成芯片800包括在相对侧上被源极区104a到104b环绕的漏极区108。栅极结构106a到106b也沿漏极区108的相对侧设置且分别将漏极区108与源极区104a到104b隔开。栅极结构106a到106b分别包括基础区107及从基础区107b向外朝漏极区108延伸的一个或多个栅极延伸部107e。在一些实施例中，本体区802a到802b可通过源极区104a到104b而与栅极结构106a到106b隔开。
在一些实施例中，源极区104a到104b电耦合在一起且栅极结构106a到106b电耦合在一起。在一些附加实施例中，栅极结构106a到106b、源极区104a到104b、及本体区802a到802b关于平分漏极区108的线804实质上对称。
在操作期间，通过栅极介电质105及所述一个或多个STI区112二者将漂移区110内的电荷与栅极电极107内的电荷隔开。由于栅极电极延伸部107e在侧向上使漂移区110内的电荷扩展，因此栅极电极延伸部107e会增大漂移区110与栅极电极107之间的电容。
图9A到图9B示出具有高电压晶体管器件的集成芯片的一些附加实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
如图9A的剖视图900中所示，在源极区104与漏极区108之间在衬底102内设置有栅极电极107。栅极电极107包括被栅极介电质105环绕的基础区107b及被一个或多个隔离结构112环绕的一个或多个栅极延伸部107e。在一些实施例中，栅极电极107延伸到衬底102中达第一深度902。在一些实施例中，第一深度902可介于近似
Figure BDA0002650754940000113
与近似
Figure BDA0002650754940000114
之间、近似
Figure BDA0002650754940000116
与近似
Figure BDA0002650754940000115
之间、或者其他合适的值的范围内。在一些实施例中，栅极介电质105可具有介于近似
Figure BDA0002650754940000111
与近似
Figure BDA0002650754940000112
之间、近似
Figure BDA0002650754940000117
Figure BDA0002650754940000118
与近似
Figure BDA0002650754940000119
之间、或者其他合适的值的范围内的厚度904。
在一些实施例中，源极区104及漏极区108在侧向上被一个或多个附加隔离结构906环绕。所述一个或多个附加隔离结构906通过源极区104及漏极区108而与所述一个或多个隔离结构112隔开。在一些实施例中，延伸到衬底102中达第二深度908的所述一个或多个隔离结构112与所述一个或多个附加隔离结构906实质上相同。在一些实施例中，第二深度908可介于近似
Figure BDA00026507549400001110
与近似
Figure BDA00026507549400001111
之间、近似
Figure BDA00026507549400001112
与近似
Figure BDA00026507549400001113
之间、或者其他合适的值的范围内。如图9B的俯视图910中所示，在一些实施例中，所述一个或多个附加隔离结构906可以闭环方式包绕在晶体管器件周围。
图10A到图24示出形成具有高电压晶体管器件的集成芯片的方法的一些实施例，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。尽管图10A到图24是针对一种方法进行阐述，但是应理解，图10A到图24中公开的结构并不仅限于这种方法，而是可作为独立于所述方法的结构而单独存在。
如图10A的剖视图1000中所示，将衬底102图案化以形成一个或多个隔离沟槽1002。在各种实施例中，衬底102可为任何类型的半导体本体(例如，硅、SiGe、绝缘体上硅(silicon-on-insulator，SOI)等)，例如半导体晶片和/或位于晶片上的一个或多个管芯、以及与晶片相关联的任何其他类型的半导体和/或外延层。所述一个或多个隔离沟槽1002由衬底102的侧壁及水平延伸表面形成。如图10B的俯视图1012中所示，在一些实施例中，所述一个或多个隔离沟槽1002包括矩形形状的沟槽，所述矩形形状的沟槽沿第一方向114彼此平行延伸且沿与第一方向114垂直的第二方向116彼此隔开。
在一些实施例中，可通过根据第一掩蔽层1006选择性地将衬底102暴露到第一蚀刻剂1004来形成所述一个或多个隔离沟槽1002。在一些实施例中，第一掩蔽层1006可包含硬掩模，所述硬掩模包括第一硬掩模层1008及位于第一硬掩模层1008之上的第二硬掩模层1010。在一些实施例中，第一硬掩模层1008包含第一介电材料(例如，氧化物、氮化物等)且第二硬掩模层1010包含与第一介电材料不同的第二介电材料(例如，氧化物、氮化物等)。在一些实施例中，第一蚀刻剂1004可包括干蚀刻剂。举例来说，在一些实施例中，第一蚀刻剂1004可包括氧等离子体蚀刻剂。
如图11A的剖视图1100中所示，在所述一个或多个隔离沟槽1002内形成隔离结构112。如图11B的俯视图1102中所示，所述一个或多个隔离结构112沿第二方向116彼此隔开。在一些实施例中，可通过在所述一个或多个隔离沟槽1002内形成一种或多种介电材料来形成所述一个或多个隔离结构112。在一些实施例中，所述一种或多种介电材料可包含氧化物、氮化物等。在一些实施例中，所述一种或多种介电材料可通过沉积工艺(例如，化学气相沉积(chemical vapor deposition，CVD)工艺、等离子体增强型CVD工艺等)形成。在一些实施例中，可在移除整个第一掩蔽层(图10A的1006)之前，在所述一个或多个隔离沟槽1002内形成所述一种或多种介电材料。随后可执行平坦化工艺(例如，化学机械平坦化工艺)，以在侧向上从所述一个或多个隔离沟槽1002之外移除多余的介电材料。在一些实施例中，所述一个或多个隔离结构112可与在相邻的晶体管器件之间提供隔离的附加隔离结构(未示出)的形成(例如，如图9A到图9B中所示)同时形成。
如图12A的剖视图1200中所示，在衬底102内形成栅极基础凹槽1202。在一些实施例中，栅极基础凹槽1202也可延伸到所述一个或多个隔离结构112内。在一些实施例中，栅极基础凹槽1202延伸到衬底102中达第一深度1208，第一深度1208小于所述一个或多个隔离结构112的第二深度1210。栅极基础凹槽1202由衬底102的一个或多个侧壁1202s1及水平延伸表面1202h1形成。在一些实施例中，栅极基础凹槽1202可进一步由所述一个或多个隔离结构112的一个或多个侧壁1202s2及水平延伸表面1202h2形成。如图12B的俯视图1212中所示，栅极基础凹槽1202在第二方向116上连续地延伸超出所述一个或多个隔离结构112的相对侧壁。
在一些实施例中，可通过根据第二掩蔽层1206选择性地将衬底102暴露到第二蚀刻剂1204来形成栅极基础凹槽1202。在各种实施例中，第二掩蔽层1206可包含硬掩模层、光敏材料(例如，光刻胶)等。在一些实施例中，第二蚀刻剂1204可包括干蚀刻剂。举例来说，在一些实施例中，第二蚀刻剂1204可包括氧等离子体蚀刻剂。
如图13A的剖视图1300及图13B的俯视图1306中所示，在衬底102内形成阱区109及漂移区110。漂移区110在侧向上环绕所述一个或多个隔离结构112且在垂直方向上延伸到所述一个或多个隔离结构112下方。阱区109在垂直方向上和/或在侧向上邻接漂移区110。在一些实施例中，可通过向衬底102中植入第一掺杂剂种类物(dopant species)来形成阱区109且随后可通过根据第三掩蔽层1304向衬底102中植入第二掺杂剂种类物1302来形成漂移区110。在各种实施例中，第一掺杂剂种类物可包括第一掺杂类型(例如，由例如硼、铝等p型掺杂剂形成)且第二掺杂剂种类物1302可包括第二掺杂类型(例如，由例如磷、砷等n型掺杂剂形成)。在一些实施例中，第三掩蔽层1304可包含光敏材料(例如，光刻胶)。在一些替代实施例中，可在形成所述一个或多个隔离结构112之前形成阱区109和/或漂移区110。
如图14A的剖视图1400及图14B的俯视图1402中所示，在衬底102之上形成栅极介电质105。在一些实施例中，栅极介电质105形成在栅极基础凹槽1202内、以及衬底102及所述一个或多个隔离结构112之上。在一些实施例中，栅极介电质105可包含氧化物、氮化物等。在一些实施例中，栅极介电质105可通过沉积工艺(例如，CVD工艺、PE-CVD工艺等)形成。
如图15A的剖视图1500中所示，在所述一个或多个隔离结构112内形成一个或多个栅极延伸沟槽1502。所述一个或多个栅极延伸沟槽1502延伸到所述一个或多个隔离结构112中达小于第二深度1210的第三深度1504。在一些实施例中，第三深度1504也可小于栅极基础凹槽1202的第一深度1208。在一些实施例中，所述一个或多个隔离结构112延伸超出所述一个或多个栅极延伸沟槽1502距离d，使得所述一个或多个栅极延伸沟槽1502由所述一个或多个隔离结构112的侧壁及水平延伸表面形成。图15B示出图15A的剖视图1500的俯视图1510。如俯视图1510中所示，所述一个或多个栅极延伸沟槽1502从栅极基础凹槽1202的不同位置向外延伸。
在一些实施例中，可通过根据第四掩蔽层1508选择性地将栅极介电质105及所述一个或多个隔离结构112暴露到第三蚀刻剂1506来形成所述一个或多个栅极延伸沟槽1502。在各种实施例中，第四掩蔽层1508可包括硬掩模层、光敏材料(例如，光刻胶)等。在一些实施例中，第三蚀刻剂1506可包括干蚀刻剂。在一些替代实施例(未示出)中，栅极延伸沟槽1502可与栅极基础凹槽1202同时形成。在一些此种实施例中，可使用在硅与氧化硅之间具有相对低的蚀刻选择性的蚀刻剂(例如，包含CF4的干蚀刻剂)。图15C示出在移除第四掩蔽层1508之后，图15A的剖视图的三维视图1512及图15B的俯视图1510。
如图16A的剖视图1600及图16B的俯视图1604中所示，在栅极基础凹槽1202内及所述一个或多个栅极延伸沟槽1502内形成栅极材料1602。在一些实施例中，栅极材料1602可被形成为从栅极基础凹槽1202及所述一个或多个栅极延伸沟槽1502内延伸到衬底102的上表面的正上方。在一些实施例中，栅极材料1602可包括多晶硅、金属等。在一些实施例中，栅极材料1602可通过沉积工艺(例如，CVD工艺、PE-CVD工艺等)和/或镀覆工艺(例如，电镀工艺、无电镀覆工艺等)形成。
如图17A的剖视图1700中所示，通过从衬底102之上移除多余的栅极材料(图16A的1602)及栅极介电质105，沿线1702执行平坦化工艺以形成栅极电极107。如图17B的俯视图1704中所示，栅极电极107包括基础区107b及在侧向上从形成基础区107b的栅极电极107的侧壁向外突出到所述一个或多个隔离结构112的正上方的一个或多个栅极延伸部107e。在一些实施例中，平坦化工艺可包括化学机械平坦化(chemical mechanicalplanarization，CMP)工艺。
如图18的剖视图1800中所示，在衬底102之上形成栅极堆叠1802。栅极堆叠1802延伸超过栅极电极107的相对侧。在一些实施例中，栅极堆叠1802可包含第一介电材料706、位于第一介电材料706之上的第二介电材料708、位于第二介电材料708之上的栅极电极材料1804、位于栅极电极材料1804之上的第三介电材料1806、以及位于第三介电材料1806之上的第四介电材料1808。
如图19的剖视图1900中所示，将栅极堆叠(图18的1802)图案化以形成图案化栅极堆叠1902。在一些实施例中，在将栅极堆叠(图18的1802)图案化之后，沿图案化栅极堆叠1902的相对侧形成一个或多个侧壁间隔件1904。图案化栅极堆叠1902暴露出衬底102的位于栅极电极107的相对侧上的源极区域1906及漏极区域1908。在一些实施例(未示出)中，可将栅极堆叠图案化以在衬底的另一部分(例如，如图7中所示)上在外围逻辑区中形成附加栅极堆叠。
如图20的剖视图2000中所示，向衬底102中植入一种或多种掺杂剂种类物2002，以在栅极电极107的相对侧上形成源极区104及漏极区108。在一些实施例中，可根据图案化栅极堆叠1902向衬底102中选择性地植入所述一种或多种掺杂剂种类物2002。在此种实施例中，在源极区域1906内形成源极区104且在漏极区域1908内形成漏极区108。在各种实施例中，所述一种或多种掺杂剂种类物2002可包括n型掺杂剂(例如，磷、砷等)或p型掺杂剂(例如，硼、铝等)。在一些实施例中，可在向衬底102中植入所述一种或多种掺杂剂种类物2002之后执行退火，以将掺杂剂进一步驱入到衬底102中。
如图21的剖视图2100中所示，对图案化栅极堆叠(图20的1902)执行平坦化工艺(沿线2102)，以移除图案化栅极堆叠的一层或多层且形成介电堆叠2104。在一些实施例中，平坦化工艺移除栅极电极材料(图18的1804)、第三介电材料(图18的1806)及第四介电材料(图18的1808)。在一些实施例中，平坦化工艺可包括化学机械抛光(CMP)工艺。
如图22的剖视图2200中所示，可对介电堆叠(图21的2104)选择性地进行蚀刻以移除介电堆叠的部分。在一些实施例中，不从栅极介电质105之上移除介电堆叠，以防止对栅极介电质105造成损坏。在此种实施例中，对介电堆叠进行蚀刻会形成一个或多个介电结构306，所述一个或多个介电结构306覆盖栅极介电质105的至少一个最上表面且具有形成开口2204的侧壁，所述开口2204延伸穿过所述一个或多个介电结构306以暴露出栅极电极107的上表面。在一些实施例中，可通过在介电堆叠之上形成第五掩蔽层2202且随后将介电堆叠的未被掩蔽的部分暴露到移除介电堆叠的未被掩蔽的部分的蚀刻剂2206来对介电堆叠(图21的2104)选择性地进行蚀刻。
如图23的剖视图2300中所示，执行自对准硅化物工艺(salicide process)。自对准硅化物工艺沿源极区104的上表面、漏极区108的上表面及栅极电极107的上表面形成硅化物308。在一些实施例中，硅化物308相对于被所述一个或多个介电结构306覆盖的源极区104的边缘、漏极区108的边缘及栅极电极107的边缘在侧向上向回定型。在一些实施例中，自对准硅化物工艺可通过向源极区104、漏极区108及栅极电极107中沉积金属(例如，铝)、之后进行高温退火来执行。
如图24的剖视图2400中所示，在衬底102之上形成层间介电(ILD)结构208，且在ILD结构208内形成多个导电内连件(导电接触件210到内连线212)。在一些实施例中，ILD结构208可包括形成在衬底102之上的多个堆叠的ILD层。在一些实施例(未示出)中，所述多个堆叠的ILD层被蚀刻停止层(未示出)隔开。在一些实施例中，所述多个导电内连件可包括导电接触件210及内连线212。在一些实施例中，所述多个导电内连件(导电接触件210到内连线212)可通过以下方式形成：在衬底102之上形成所述一个或多个ILD层(例如，氧化物、低介电常数介电质或超低介电常数介电质)中的一者；对ILD层选择性地进行蚀刻以在ILD层内形成通孔孔洞和/或沟槽；在通孔孔洞和/或沟槽内形成导电材料(例如，铜、铝等)；以及执行平坦化工艺(例如，化学机械平坦化工艺)。
图25示出形成具有高电压晶体管器件的集成芯片的方法2500的一些实施例的流程图，所述高电压晶体管器件包括具有栅极延伸部的凹陷式栅极电极。
尽管所公开的方法2500在本文中被示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出顺序不应被解释为具有限制性意义。举例来说，某些动作可以不同的顺序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。另外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作。此外，本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。
在动作2502处，在衬底内形成一个或多个隔离结构。图10A到图11B示出与动作2502对应的一些实施例的剖视图1000及1100以及俯视图1012及1102。
在动作2504处，对衬底选择性地进行蚀刻以在衬底内形成栅极基础凹槽。图12A到图12B示出与动作2504对应的一些实施例的剖视图1200及俯视图1212。
在动作2506处，在衬底内形成阱区及漂移区。图13A到图13B示出与动作2506对应的一些实施例的剖视图1300及俯视图1306。
在动作2508处，在栅极基极凹槽内及所述一个或多个隔离结构之上形成栅极介电质。图14A到图14B示出与动作2508对应的一些实施例的剖视图1400及俯视图1402。
在动作2510处，形成从栅极基础凹槽向外延伸到所述一个或多个隔离结构内的一个或多个栅极延伸沟槽。图15A到图15C示出与动作2510对应的一些实施例的剖视图1500、俯视图1510及三维视图1512。
在动作2512处，在栅极基础凹槽及所述一个或多个栅极延伸沟槽内形成栅极电极。图16A到图17B示出与动作2512对应的一些实施例的剖视图1600及1700以及俯视图1604及1704。
在动作2514处，在栅极电极之上形成栅极堆叠。图18示出与动作2514对应的一些实施例的剖视图1800。
在动作2516处，将栅极堆叠图案化，以在栅极电极之上形成图案化栅极堆叠。图19示出与动作2516对应的一些实施例的剖视图1900。
在动作2518处，根据图案化栅极堆叠对衬底进行植入，以在栅极电极的相对侧上形成源极区及漏极区。图20示出与动作2518对应的一些实施例的剖视图2000。
在动作2520处，从图案化栅极堆叠移除一层或多层以形成介电堆叠。图21示出与动作2520对应的一些实施例的剖视图2100。
在动作2522处，将介电堆叠图案化以形成覆盖栅极介电质的一个或多个介电结构。图22示出与动作2522对应的一些实施例的剖视图2200。
在动作2524处，执行自对准硅化物工艺。图23示出与动作2524对应的一些实施例的剖视图2300。
在动作2526处，在栅极电极之上形成的层间介电(ILD)层内形成一个或多个导电接触件。图24示出与动作2526对应的一些实施例的剖视图2400。
因此，在一些实施例中，本公开涉及一种包括晶体管器件的集成芯片，所述晶体管器件具有栅极结构，所述栅极结构具有被配置成向晶体管器件提供高击穿电压的栅极延伸部。
在一些实施例中，本公开涉及一种集成芯片。所述集成芯片包括：源极区，设置在衬底内；漏极区，设置在所述衬底内且沿第一方向与所述源极区隔开；漂移区，在所述源极区与所述漏极区之间设置在所述衬底内；多个隔离结构，设置在所述漂移区内；以及栅极电极，设置在所述衬底内，所述栅极电极具有基础区及多个栅极延伸部，所述基础区设置在所述源极区与所述漂移区之间，所述多个栅极延伸部从所述基础区的侧壁向外延伸到所述多个隔离结构之上。在一些实施例中，所述多个隔离结构具有外侧壁，所述外侧壁沿与所述第一方向垂直的第二方向与所述漂移区隔开。在一些实施例中，所述多个隔离结构沿与所述第一方向垂直的第二方向分别延伸超出所述多个栅极延伸部中的相应的栅极延伸部的相对侧。在一些实施例中，所述多个栅极延伸部沿与所述第一方向垂直的第二方向通过所述多个隔离结构且通过所述漂移区而彼此隔开。在一些实施例中，所述多个隔离结构位于所述多个栅极延伸部与所述漏极区之间。在一些实施例中，所述集成芯片还包括：栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置，所述多个隔离结构具有与所述栅极介电质的侧壁直接接触的侧壁。在一些实施例中，所述集成芯片还包括：栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置，所述多个隔离结构沿所述衬底的上表面从所述栅极介电质连续地延伸到所述漏极区。在一些实施例中，所述多个隔离结构包含设置在所述衬底中的沟槽内的一种或多种介电材料；且所述多个栅极延伸部设置在由所述多个隔离结构的内表面形成的附加沟槽内。在一些实施例中，所述集成芯片还包括：栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置；一个或多个介电结构，设置在所述栅极电极的相对的外边缘之上以及所述栅极介电质之上；以及层间介电质(ILD)，设置在所述一个或多个介电结构之上且沿所述一个或多个介电结构的侧壁设置。
在其他实施例中，本公开涉及一种集成芯片。所述集成芯片包括：源极区，设置在衬底内；漏极区，设置在所述衬底内；栅极介电质，对所述衬底的内表面加衬；栅极电极，设置在所述源极区与所述漏极区之间且具有基础区及多个栅极延伸部，所述基础区位于所述栅极介电质之上，所述多个栅极延伸部从所述栅极电极的所述基础区的侧壁向外朝所述漏极区突出；以及多个隔离结构，在所述栅极介电质与所述漏极区之间连续地延伸，所述多个隔离结构分别环绕所述多个栅极延伸部中的一者。在一些实施例中，所述集成芯片还包括：漂移区，在所述基础区与所述漏极区之间设置在所述衬底内，所述多个隔离结构通过所述漂移区而彼此隔开。在一些实施例中，所述漂移区沿第一方向及沿与所述第一方向垂直的第二方向延伸超出所述多个隔离结构的相对侧。在一些实施例中，所述集成芯片还包括：一个或多个介电结构，设置在所述栅极电极的相对的外边缘之上；层间介电质(ILD)，设置在所述一个或多个介电结构之上且沿所述一个或多个介电结构的侧壁设置；以及硅化物，沿所述栅极电极的上表面排列，所述一个或多个介电结构覆盖所述栅极电极的位于所述硅化物之外的一个或多个部分。在一些实施例中，所述一个或多个介电结构分别包含第一介电材料、位于所述第一介电材料之上的第二介电材料及沿所述第一介电材料的侧壁及所述第二介电材料的侧壁的第三介电材料。在一些实施例中，所述基础区延伸到所述衬底的上表面下方第一深度，且所述多个栅极延伸部延伸到所述衬底的所述上表面下方第二深度，所述第二深度小于所述第一深度。在一些实施例中，所述多个隔离结构在所述衬底内延伸到比所述栅极介电质大的深度。在一些实施例中，所述栅极介电质包括排列在所述基础区与所述多个栅极延伸部中的栅极延伸部之间的突起，所述突起从所述基础区的上表面向外延伸到所述栅极延伸部的底部上方。在一些实施例中，所述多个栅极延伸部中的栅极延伸部的底表面与所述栅极介电质的上表面及所述多个隔离结构中的隔离结构的上表面二者接触。
在再一些其他实施例中，本公开涉及一种形成集成芯片的方法。所述方法包括：在衬底内形成多个隔离结构；对所述衬底选择性地进行蚀刻，以在所述衬底内形成栅极基础凹槽；对所述多个隔离结构选择性地进行蚀刻，以形成从所述栅极基础凹槽向外延伸的多个栅极延伸沟槽；在所述栅极基础凹槽及所述多个栅极延伸沟槽内形成导电材料，以形成栅极电极；以及在所述栅极电极的相对侧上形成源极区及漏极区。在一些实施例中，所述方法还包括：在对所述多个隔离结构选择性地进行蚀刻以形成所述多个栅极延伸沟槽之前，在所述栅极基础凹槽内形成栅极介电质。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种集成芯片，包括：
源极区，设置在衬底内；
漏极区，设置在所述衬底内且沿第一方向与所述源极区隔开；
漂移区，在所述源极区与所述漏极区之间设置在所述衬底内；
多个隔离结构，设置在所述漂移区内；以及
栅极电极，设置在所述衬底内，其中所述栅极电极包括基础区及多个栅极延伸部，所述基础区设置在所述源极区与所述漂移区之间，所述多个栅极延伸部从所述基础区的侧壁向外延伸到所述多个隔离结构之上。
2.根据权利要求1所述的集成芯片，其中所述多个隔离结构沿与所述第一方向垂直的第二方向分别延伸超出所述多个栅极延伸部中的相应的栅极延伸部的相对侧。
3.根据权利要求1所述的集成芯片，其中所述多个隔离结构位于所述多个栅极延伸部与所述漏极区之间。
4.根据权利要求1所述的集成芯片，还包括：
栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置，其中所述多个隔离结构具有与所述栅极介电质的侧壁接触的侧壁。
5.根据权利要求1所述的集成芯片，还包括：
栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置，其中所述多个隔离结构沿所述衬底的上表面从所述栅极介电质连续地延伸到所述漏极区。
6.根据权利要求1所述的集成芯片，还包括：
栅极介电质，沿所述栅极电极的所述基础区的侧壁及下表面设置；
一个或多个介电结构，设置在所述栅极电极的相对的外边缘之上以及所述栅极介电质之上；以及
层间介电质，设置在所述一个或多个介电结构之上且沿所述一个或多个介电结构的侧壁设置。
7.一种集成芯片，包括：
源极区，设置在衬底内；
漏极区，设置在所述衬底内；
栅极介电质，对所述衬底的内表面加衬；
栅极电极，设置在所述源极区与所述漏极区之间且包括基础区及多个栅极延伸部，所述基础区位于所述栅极介电质之上，其中所述多个栅极延伸部从所述栅极电极的所述基础区的侧壁向外朝所述漏极区突出；以及
多个隔离结构，在所述栅极介电质与所述漏极区之间连续地延伸，其中所述多个隔离结构分别环绕所述多个栅极延伸部中的一者。
8.根据权利要求7所述的集成芯片，其中所述基础区延伸到所述衬底的上表面下方第一深度，且所述多个栅极延伸部延伸到所述衬底的所述上表面下方第二深度，所述第二深度小于所述第一深度。
9.根据权利要求7所述的集成芯片，其中所述栅极介电质包括排列在所述基础区与所述多个栅极延伸部中的栅极延伸部之间的突起，所述突起从所述基础区的上表面向外延伸到所述栅极延伸部的底部上方。
10.一种集成芯片的形成方法，包括：
在衬底内形成多个隔离结构；
对所述衬底选择性地进行蚀刻，以在所述衬底内形成栅极基础凹槽；
对所述多个隔离结构选择性地进行蚀刻，以形成从所述栅极基础凹槽向外延伸的多个栅极延伸沟槽；
在所述栅极基础凹槽及所述多个栅极延伸沟槽内形成导电材料，以形成栅极电极；以及
在所述栅极电极的相对侧上形成源极区及漏极区。
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