KR20210028106A - 게이트 연장부들을 갖는 고전압 디바이스 - Google Patents

게이트 연장부들을 갖는 고전압 디바이스 Download PDF

Info

Publication number
KR20210028106A
KR20210028106A KR1020200107739A KR20200107739A KR20210028106A KR 20210028106 A KR20210028106 A KR 20210028106A KR 1020200107739 A KR1020200107739 A KR 1020200107739A KR 20200107739 A KR20200107739 A KR 20200107739A KR 20210028106 A KR20210028106 A KR 20210028106A
Authority
KR
South Korea
Prior art keywords
gate
region
dielectric
substrate
isolation structures
Prior art date
Application number
KR1020200107739A
Other languages
English (en)
Other versions
KR102404493B1 (ko
Inventor
지빈 천
밍치 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/921,075 external-priority patent/US11329128B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210028106A publication Critical patent/KR20210028106A/ko
Application granted granted Critical
Publication of KR102404493B1 publication Critical patent/KR102404493B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

본 발명개시는 집적 칩에 관한 것이다. 집적 칩은 기판 내에 배치된 소스 영역과 기판 내에 배치된 드레인 영역을 포함한다. 드레인 영역은 제1 방향을 따라 소스 영역으로부터 분리된다. 드리프트 영역이 소스 영역과 드레인 영역 사이에서 기판 내에 배치되며, 복수의 격리 구조물들이 드리프트 영역 내에 배치된다. 게이트 전극이 기판 내에 배치된다. 게이트 전극은, 소스 영역과 드리프트 영역 사이에 배치된 베이스 영역과, 베이스 영역의 측벽으로부터 복수의 격리 구조물들 위까지 외향 연장된 복수의 게이트 연장부들을 갖는다.

Description

게이트 연장부들을 갖는 고전압 디바이스{HIGH VOLTAGE DEVICE WITH GATE EXTENSIONS}
본 출원은 2019년 8월 29일에 출원된 미국 가특허 출원 제62/893,340호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
오늘날의 집적 칩은 반도체 기판(예를 들어, 실리콘) 상에 형성된 수백만개 또는 수십억개의 반도체 디바이스들을 포함한다. 집적 칩(IC)은 IC의 응용에 따라 많은 상이한 유형들의 트랜지스터 디바이스들을 사용할 수 있다. 최근에, 셀룰러 및 RF(무선 주파수) 디바이스의 시장이 증가함에 따라 고전압 트랜지스터 디바이스의 사용이 크게 증가했다. 예를 들어, 고전압 트랜지스터 디바이스는 높은 항복 전압(예컨대, 약 50V 초과) 및 고주파를 처리하는 능력으로 인해 RF 송/수신 체인들을 위한 전력 증폭기에서 자주 사용된다.
일부 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배치된 소스 영역; 기판 내에 배치되고 제1 방향을 따라 소스 영역으로부터 분리된 드레인 영역; 소스 영역과 드레인 영역 사이에서 기판 내에 배치된 드리프트 영역; 드리프트 영역 내에 배치된 복수의 격리 구조물들; 및 기판 내에 배치된 게이트 전극을 포함하고, 게이트 전극은, 소스 영역과 드리프트 영역 사이에 배치된 베이스 영역과, 베이스 영역의 측벽으로부터 복수의 격리 구조물들 위까지 외향 연장된 복수의 게이트 연장부들을 갖는다. 일부 실시예들에서, 복수의 격리 구조물들은 제1 방향에 수직인 제2 방향을 따라 드리프트 영역에 의해 분리된 외부 측벽들을 갖는다. 일부 실시예들에서, 복수의 격리 구조물들은 각각 제1 방향에 수직인 제2 방향을 따라 복수의 게이트 연장부들 각각의 대향 측들을 지나 연장된다. 일부 실시예들에서, 복수의 게이트 연장부들은 제1 방향에 수직인 제2 방향을 따라 복수의 격리 구조물들에 의해 그리고 드리프트 영역에 의해 서로 분리된다. 일부 실시예들에서, 복수의 격리 구조물들은 복수의 게이트 연장부들과 드레인 영역 사이에 있다. 일부 실시예들에서, 집적 칩은 게이트 전극의 베이스 영역의 측벽들 및 아랫면을 따라 배치된 게이트 유전체를 더 포함하고, 복수의 격리 구조물들은 게이트 유전체의 측벽과 직접 접촉하는 측벽들을 갖는다. 일부 실시예들에서, 집적 칩은 게이트 전극의 베이스 영역의 측벽들 및 아랫면을 따라 배치된 게이트 유전체를 더 포함하고, 복수의 격리 구조물들은 게이트 유전체로부터 드레인 영역까지 기판의 윗면을 따라 연속적으로 연장된다. 일부 실시예들에서, 복수의 격리 구조물들은 기판 내의 트렌치들 내에 배치된 하나 이상의 유전체 물질을 포함하고; 복수의 게이트 연장부들은 복수의 격리 구조물들의 내면들에 의해 형성된 추가적인 트렌치들 내에 배치된다. 일부 실시예들에서, 집적 칩은, 게이트 전극의 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체; 게이트 전극의 대향 외부 가장자리들 위에 그리고 게이트 유전체 위에 배치된 하나 이상의 유전체 구조물; 및 하나 이상의 유전체 구조물의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 층간 유전체(ILD)를 더 포함한다.
다른 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배치된 소스 영역; 기판 내에 배치된 드레인 영역; 기판의 내면들을 라이닝하는 게이트 유전체; 소스 영역과 드레인 영역 사이에 배치되고 게이트 유전체 위의 베이스 영역과 복수의 게이트 연장부들을 갖는 게이트 전극 - 복수의 게이트 연장부들은 드레인 영역을 형성하는 게이트 전극의 베이스 영역의 측벽으로부터 외향 돌출해 있음 -; 및 게이트 유전체와 드레인 영역 사이에서 연속적으로 연장된 복수의 격리 구조물들 - 복수의 격리 구조물들은 각각 복수의 게이트 연장부들 중의 게이트 연장부를 둘러쌈 -을 포함한다. 일부 실시예들에서, 집적 칩은 베이스 영역과 드레인 영역 사이에서 기판 내에 배치된 드리프트 영역을 더 포함하고, 복수의 격리 구조물들은 드리프트 영역에 의해 서로 분리된다. 일부 실시예들에서, 드리프트 영역은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 복수의 격리 구조물들의 대향 측들을 지나 연장된다. 일부 실시예들에서, 집적 칩은, 게이트 전극의 대향 외부 가장자리들 위에 배치된 하나 이상의 유전체 구조물; 하나 이상의 유전체 구조물의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 층간 유전체(ILD); 및 게이트 전극의 윗면을 따라 배열된 실리사이드를 더 포함하며, 하나 이상의 유전체 구조물은 실리사이드의 외부에 있는 게이트 전극의 하나 이상의 부분을 덮는다. 일부 실시예들에서, 하나 이상의 유전체 구조물은 각각 제1 유전체 물질, 제1 유전체 물질 위의 제2 유전체 물질, 및 제1 유전체 물질과 제2 유전체 물질의 측벽들을 따라 있는 제3 유전체 물질을 포함한다. 일부 실시예들에서, 베이스 영역은 기판의 윗면 아래로 제1 깊이까지 연장되고, 복수의 게이트 연장부들은 기판의 윗면 아래로 제2 깊이까지 연장되며, 제2 깊이는 제1 깊이보다 작다. 일부 실시예들에서, 복수의 격리 구조물들은 게이트 유전체보다 더 큰 깊이까지 기판 내로 연장된다. 일부 실시예들에서, 게이트 유전체는 베이스 영역과 복수의 게이트 연장부들 중의 게이트 연장부 사이에 배열된 돌출부를 포함하고, 돌출부는 베이스 영역의 윗면으로부터 게이트 연장부의 바닥부 위까지 외향 연장된다. 일부 실시예들에서, 복수의 게이트 연장부들 중의 게이트 연장부의 바닥면은 게이트 유전체의 윗면과 복수의 격리 구조물들의 격리 구조물의 윗면 둘 다와 접촉해 있다.
또다른 실시예들에서, 본 발명개시는 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은, 기판 내에 복수의 격리 구조물들을 형성하는 단계; 기판 내에 게이트 베이스 리세스를 형성하도록 기판을 선택적으로 에칭하는 단계; 게이트 베이스 리세스로부터 외향 연장된 복수의 게이트 연장 트렌치들을 형성하도록 복수의 격리 구조물들을 선택적으로 에칭하는 단계; 게이트 전극을 형성하도록 게이트 베이스 리세스와 복수의 게이트 연장 트렌치들 내에 도전성 물질을 형성하는 단계; 및 게이트 전극의 대향 측들 상에 소스 영역과 드레인 영역을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 본 방법은 복수의 게이트 연장 트렌치들을 형성하도록 복수의 격리 구조물들을 선택적으로 에칭하기 전에 게이트 베이스 리세스 내에 게이트 유전체를 형성하는 단계를 더 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 실시예들의 3차원도를 나타낸다.
도 2a 내지 도 2d는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 3은 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 4는 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 평면도를 나타낸다.
도 5a와 도 5b는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 6a와 도 6b는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 7은 고전압 트랜지스터 디바이스 영역과 주변 로직 영역을 갖는 집적 칩의 일부 실시예들의 단면도를 나타낸다.
도 8은 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 평면도를 나타낸다.
도 9a와 도 9b는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 10a 내지 도 24는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들을 나타낸다.
도 25는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
집적 칩은 복수의 상이한 전압들에서 동작하도록 설계된 트랜지스터들을 종종 포함한다. 고전압 트랜지스터는 높은 항복 전압(예컨대, 약 20V 초과, 약 50V 초과, 또는 기타 적절한 값의 항복 전압)에서 동작하도록 설계된다. 통용되는 고전압 트랜지스터의 한 유형은 횡측 확산형 MOSFET(LDMOS) 디바이스이다. LDMOS 디바이스는 소스 영역과 드레인 영역 사이의 기판 위에 배치된 게이트 구조물을 갖는다. 게이트 구조물은 드리프트 영역을 통해 드레인 영역과 분리된다. 드리프트 영역은 기판의 약하게 도핑된 영역(예컨대, 소스 영역 및/또는 드레인 영역의 농도보다 낮은 도핑 농도를 갖는 기판의 영역)을 포함한다.
동작 동안, 바이어스 전압이 게이트 구조물에 인가되어 채널 영역이 게이트 구조물 아래로 그리고 드리프트 영역을 거쳐 연장되도록 하는 전기장을 형성할 수 있다. LDMOS 디바이스의 항복 전압은 일반적으로 드리프트 영역의 크기 및 도핑 농도에 비례한다(예컨대, 더 큰 드리프트 영역은 더 큰 항복 전압을 초래할 것이다). 그러나, 디바이스 내의 전기장이 균일하지 않으면, 트랜지스터 디바이스의 항복 전압은 부정적인 영향을 받을 수 있다. 예를 들어, LDMOS의 항복 전압은 드리프트 영역과 기판 사이의 pn 접합에서 발생할 수 있는 전기장에서의 스파이크로 인해 부정적인 영향을 받을 수 있다.
일부 실시예들에서, 본 발명개시는 높은 항복 전압을 갖는 트랜지스터 디바이스를 제공하도록 구성된 복수의 게이트 연장부들을 갖는 게이트 전극을 갖는 트랜지스터 디바이스를 포함하는 집적 칩에 관한 것이다. 게이트 전극은 소스 영역과 드레인 영역 사이의 기판 내에 배치된다. 드리프트 영역은 게이트 전극과 드레인 영역 사이에 위치한다. 복수의 게이트 연장부들은 게이트 전극의 측벽으로부터 그리고 드리프트 영역 위까지 횡측으로 외향 돌출된다. 복수의 게이트 연장부들은 드리프트 영역 내에 전기장을 생성하도록 구성되며, 이는 디바이스의 pn 접합을 따라 횡측으로 전하들을 확산시킬 수 있다. 전하들을 횡측으로 확산시킴으로써, 기판의 표면을 따라 전기장을 확산시켜서, 전기장의 스파이크를 감소시키고, 트랜지스터 디바이스의 항복 전압을 증가시킬 수 있다.
도 1은 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩(100)의 일부 실시예들의 3차원도를 나타낸다.
집적 칩(100)은 기판(102) 내에 배치된 게이트 구조물(106)을 포함한다. 일부 실시예들에서, 게이트 구조물(106)은 기판(102) 내에 리세싱된다. 이러한 일부 실시예들에서, 게이트 구조물(106)은 기판(102)의 윗면(102u) 아래로부터 기판(102)의 윗면(102u)까지 연장된다. 소스 영역(104)이 게이트 구조물(106)의 제1 측 상에 배치되고, 드레인 영역(108)이 게이트 구조물(106)의 제1 측의 반대측인 제2 측 상에 배치된다. 소스 영역(104)과 드레인 영역(108)은 제1 방향(114)을 따라 게이트 구조물(106)에 의해 분리된다.
드리프트 영역(110)이 제1 방향(114)을 따라 게이트 구조물(106)과 드레인 영역(108) 사이에 배열된다. 일부 실시예들에서, 웰 영역(109)이 게이트 구조물(106) 아래에서 기판(102) 내에 배치되고 드리프트 영역(110)과 횡측으로 접촉할 수 있다. 하나 이상의 격리 구조물(112)이 드리프트 영역(110) 내에 배치된다. 하나 이상의 격리 구조물(112)은 기판(102)의 윗면을 따라 게이트 구조물(106)과 드레인 영역(108) 사이에서 제1 방향(114)으로 연장된다. 하나 이상의 격리 구조물(112)은 제1 방향(114)에 수직인 제2 방향(116)을 따라 드리프트 영역(110)에 의해 서로 분리된다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)의 측벽들은 서로 평행하게 제1 방향(114)을 따라 연장된다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 기판(102) 내의 트렌치들 내에 배치된 하나 이상의 유전체 물질을 포함한다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물을 포함할 수 있다.
게이트 구조물(106)은 게이트 유전체(105) 및 게이트 유전체(105) 위의 게이트 전극(107)을 포함한다. 게이트 전극(107)은 베이스 영역(107b) 및 하나 이상의 게이트 연장부(107e)를 포함한다. 베이스 영역(107b)은 게이트 유전체(105)에 의해 드리프트 영역(110)으로부터 분리된다. 일부 실시예들에서, 게이트 유전체(105)는 베이스 영역(107b)의 제1 측으로부터 베이스 영역(107b)의 반대측인 제2 측까지 연속적으로 연장된다. 하나 이상의 게이트 연장부(107e)는 게이트 전극(107)의 베이스 영역(107b)의 측벽으로부터 하나 이상의 격리 구조물(112) 내까지 횡측으로 외향 돌출된다. 하나 이상의 격리 구조물(112)은 드리프트 영역(110)으로부터 하나 이상의 게이트 연장부(107e)를 횡측으로 그리고 수직으로 분리시킨다. 일부 실시예들에서, 하나 이상의 게이트 연장부(107e)는 게이트 유전체(105)의 측벽을 관통하여 연장된다.
동작 동안, 바이어스 전압이 게이트 전극(107)에 인가될 수 있다. 바이어스 전압은 게이트 전극(107) 내의 전하들(예를 들어, 양전하 또는 음전하)이 아래에 있는 기판(102) 내에서 전기장을 형성하게 해준다. 일반적으로, 트랜지스터 디바이스의 최대 항복 전압은 드리프트 영역(110)과 웰 영역(109)의 접합부에서의 표면 장(surface field) 밀집으로 인한 접합 가장자리 항복 효과에 의해 제한될 수 있다. 그러나, 하나 이상의 게이트 연장부(107e)에 의해 생성된 전기장은 기판(102)의 표면을 따라(예를 들어, 제2 방향(116)을 따라) 전기장을 횡측으로 확산시킨다. 전기장을 확산시킴으로써, 하나 이상의 게이트 연장부(107e)는 기판(102)의 표면을 따라 전기장 세기를 감소시켜서, 트랜지스터 디바이스에 의해 더 높은 항복 전압이 달성될 수 있게 한다.
도 2a 내지 도 2c는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 2a의 단면도(200)에서 도시된 바와 같이, 집적 칩은 기판(102) 내에 배치된 소스 영역(104) 및 드레인 영역(108)을 포함한다. 드리프트 영역(110)은 소스 영역(104)과 드레인 영역(108) 사이에 배열된다. 일부 실시예들에서, 웰 영역(109)은 소스 영역(104), 드레인 영역(108), 및 드리프트 영역(110)을 둘러쌀 수 있다. 일부 실시예들에서, 기판(102)과 웰 영역(109)은 제1 도핑 유형(예를 들어, p형)을 가질 수 있는 반면, 소스 영역(104), 드레인 영역(108), 및 드리프트 영역(110)은 제2 도핑 유형(예를 들어, n형)을 가질 수 있다. 일부 실시예들에서, 드리프트 영역(110)은 제2 도핑 유형(예를 들어, n형)을 가질 수 있지만, 소스 영역(104) 및/또는 드레인 영역(108)보다 더 낮은 도핑 농도를 가질 수 있다.
게이트 전극(107)은 소스 영역(104)과 드레인 영역(108) 사이에서 기판(102) 내에 배치된다. 게이트 전극(107)은 드리프트 영역(110)에 의해 드레인 영역(108)으로부터 분리된다. 게이트 전극(107)은 베이스 영역(107b) 및 하나 이상의 게이트 연장부(107e)를 포함한다. 하나 이상의 게이트 연장부(107e)는 베이스 영역(107b)으로부터 제1 방향(114)을 따라 드리프트 영역(110) 바로 위까지 외향 연장된다. 베이스 영역(107b)은 게이트 유전체(105)에 의해 둘러싸여 있다. 하나 이상의 게이트 연장부(107e)는 드리프트 영역(110) 내에 배열된 하나 이상의 격리 구조물(112)에 의해 둘러싸여 있다. 일부 실시예들에서, 하나 이상의 게이트 연장부(107e)는 하나 이상의 격리 구조물(112)과 게이트 유전체(105)의 윗면들 바로 위에서 연장될 수 있다. 일부 실시예들에서, 하나 이상의 게이트 연장부(107e)는 하나 이상의 격리 구조물(112)의 윗면과 게이트 유전체(105)의 윗면 둘 다와 접촉하는 바닥면을 가질 수 있다.
일부 실시예들에서, 게이트 전극(107)은 금속(예를 들어, 텅스텐, 알루미늄 등), 도핑된 폴리실리콘 등과 같은, 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체(105)와 하나 이상의 격리 구조물(112)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 등을 포함할 수 있다.
일부 실시예들에서, 베이스 영역(107b)은 제1 두께(204)를 가질 수 있고, 하나 이상의 게이트 연장부(107e)는 제2 두께(206)를 가질 수 있다. 일부 실시예들에서, 제2 두께(206)는 제1 두께(204)보다 작을 수 있다. 예를 들어, 일부 실시예들에서, 제2 두께(206)는 제1 두께(204)의 50% 내지 대략 90%일 수 있다. 일부 실시예들에서, 제1 두께(204)는 대략 900옹스트롬(Å)과 대략 600Å 사이, 대략 650Å와 대략 750Å 사이의 범위 내에 있거나, 또는 다른 적절한 값들일 수 있다. 다른 실시예들(미도시됨)에서, 제2 두께(206)는 제1 두께(204)와 대략 동일할 수 있다.
복수의 도전성 상호연결부들(210~212)이 기판(102) 위의 층간 유전체(inter-level dielectric; ILD) 구조물(208) 내에 배치된다. 일부 실시예들에서, 복수의 도전성 상호연결부들(210~212)은 상호연결 와이어(212)에 결합된 하나 이상의 도전성 접촉부(210)를 포함할 수 있다. 일부 실시예들에서, 하나 이상의 도전성 접촉부(210)는 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)에 전기적으로 결합된다. 일부 실시예들에서, 복수의 도전성 상호연결부들(210~212)은 구리, 알루미늄, 텅스텐 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, ILD 구조물(208)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예컨대, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass) 등 중 하나 이상을 포함할 수 있다.
도 2b는 도 2a의 집적 칩의 평면도를 나타낸다. 도 2a의 단면도(200)는 도 2b의 단면 라인 A-A'를 따라 취해진 것이다.
도 2b의 평면도(202)에서 도시된 바와 같이, 하나 이상의 게이트 연장부(107e)는 제1 방향(114)을 따라 베이스 영역(107b)의 측벽으로부터 외향 돌출해 있는 반면, 베이스 영역(107b)은 하나 이상의 게이트 연장부(107e)를 지나 제2 방향(116)으로 연장된다. 하나 이상의 게이트 연장부(107e) 중 인접한 게이트 연장부들은 드리프트 영역(110)과, 하나 이상의 격리 구조물(112) 중 적어도 두 개의 격리 구조물의 부분들 둘 다에 의해 제2 방향(116)을 따라 분리된다.
일부 실시예들에서, 하나 이상의 격리 구조물(112)은 게이트 유전체(105)와 접촉하는 제1 단부로부터 드레인 영역(108)과 접촉하는 제2 단부까지 제1 방향(114)을 따라 연속적으로 연장된다. 일부 실시예들에서, 하나 이상의 게이트 연장부(107e)는 하나 이상의 격리 구조물(112)에 의해 드레인 영역(108)으로부터 분리된다. 이러한 실시예들에서, 하나 이상의 게이트 연장부(107e)는 하나 이상의 격리 구조물(112)의 단부로부터 비제로 거리(non-zero distance)(d)만큼 분리된다. 다양한 실시예들에서, 비제로 거리(d)는 대략 400㎛와 대략 1,000㎛ 사이, 대략 400㎛와 대략 750㎛ 사이, 대략 250㎛와 대략 500㎛ 사이의 범위 내에 있을 수 있거나, 또는 다른 적절한 값들을 가질 수 있다.
도 2c는 도 2b의 절단 라인 B-B'를 따라 취해진 집적 칩의 단면도(216)를 나타낸다.
단면도(216)에서 도시된 바와 같이, 하나 이상의 격리 구조물(112)은 기판(102)의 내면들(102i)에 의해 형성된 트렌치들(218) 내에 배치된다. 게이트 연장부(107e)는 하나 이상의 격리 구조물(112)의 내면들(112i)에 의해 형성된 추가적인 트렌치들(220) 내에 배치된다. 이것은 하나 이상의 게이트 연장부(107e)가 드리프트 영역(110)과 하나 이상의 격리 구조물(112)에 의해 제2 방향(116)을 따라 서로 분리되는 것을 허용한다.
도 2a의 단면도(200)와 도 2c의 단면도(216)에서 도시된 바와 같이, 공핍 영역(214)이 드리프트 영역(110)과 웰 영역(109) 및/또는 기판(102) 사이의 pn 접합을 따라 존재한다. 공핍 영역(214)은 pn 접합을 따라 전기장이 형성되도록 한다. 전기장은 소스 영역(104), 드레인 영역(108), 및/또는 게이트 전극(107)에 인가된 바이어스 전압으로 인해 트랜지스터 디바이스의 동작 동안 증가한다. 그러나, 하나 이상의 게이트 연장부(107e)는 pn 접합을 따라 전하들을 확산시키는 전기장을 생성할 수 있다.
예를 들어, 도 2d는 고전압 트랜지스터 디바이스의 동작 동안의, 도 2b의 절단 라인 B-B'를 따라 취해진 집적 칩의 단면도(222)를 나타낸다.
도 2d의 단면도(222)에서 도시된 바와 같이, 동작 동안 바이어스 전압이 하나 이상의 게이트 연장부(107e)에 인가될 수 있다. 바이어스 전압은 하나 이상의 게이트 연장부(107e)가 웰 영역(109) 및 드리프트 영역(110) 내로 연장되는 전기장을 형성하게 한다. 전기장은 웰 영역(109)과 드리프트 영역(110)의 도핑 유형으로 인해 반대 극성을 갖는 전하들(224, 226)이 웰 영역(109) 내와 드리프트 영역(110) 내에 축적되도록 한다. 예를 들어, 일부 실시예들에서, 음전하(224)가 웰 영역(109) 내에 축적될 수 있고, 양전하(226)가 드리프트 영역(110) 내에 축적될 수 있다. 하나 이상의 게이트 연장부(107e)는 제2 방향(116)을 따라 그리고 하나 이상의 게이트 연장부(107e) 중 가장 바깥쪽에 있는 게이트 연장부를 지나 전하들(224, 226)을 확산시킬 수 있다. 전하들(224, 226)을 확산시키는 것은 제2 방향(116)을 따라 공핍 영역(214)의 폭을 증가시키고 기판(102)의 표면을 따라 전기장에서의 스파이크를 완화시킬 수 있다(예를 들어, pn 접합 위의 표면 전기장이 디바이스의 항복 전압에 대응하는 임계 전기장 미만이도록 함). 기판(102)의 표면을 따라 전기장에서의 스파이크를 감소시킴으로써, 고전압 트랜지스터 디바이스의 항복 전압이 증가된다.
도 3은 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩(300)의 일부 추가적인 실시예들의 단면도를 나타낸다.
집적 칩(300)은 기판(102)의 윗면 아래에 리세싱된 게이트 전극(107)을 포함한다. 게이트 전극(107)은 게이트 유전체(105)에 의해 그리고 하나 이상의 격리 구조물(112)에 의해 기판(102)으로부터 분리된다. 게이트 전극(107)은 게이트 유전체(105) 위에 배치된 베이스 영역(107b) 및 베이스 영역(107b)으로부터 하나 이상의 격리 구조물(112) 위까지 외향 돌출해 있는 하나 이상의 게이트 연장부(107e)를 포함한다. 게이트 유전체(105)는 베이스 영역(107b)의 측벽들과 아랫면을 따라 연장된다. 하나 이상의 격리 구조물(112)은 하나 이상의 게이트 연장부(107e)의 측벽들과 아랫면을 따라 연장된다.
일부 실시예들에서, 하나 이상의 격리 구조물(112)은 하나 이상의 게이트 연장부(107e)의 측벽들을 따른 두께와는 상이한 두께(예를 들어, 더 큰 두께)를 하나 이상의 게이트 연장부(107e)의 바닥부들을 따라 가질 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 하나 이상의 게이트 연장부(107e)의 바닥부들로부터 게이트 유전체(105)의 최하부 표면 아래까지 수직으로 연장될 수 있다. 일부 추가적인 실시예들에서, 하나 이상의 격리 구조물(112)은 게이트 유전체(105)의 최상부를 따라 연장되는 수평 평면으로부터 게이트 유전체(105)의 최하부 표면 아래까지 수직으로 연장될 수 있다.
일부 실시예들에서, 게이트 유전체(105)는 하나 이상의 격리 구조물(112)의 전부가 아닌 일부분 바로 위에서 횡측으로 연장될 수 있다. 이러한 일부 실시예들에서, 게이트 유전체(105)는 하나 이상의 격리 구조물(112)의 윗면 및 내부 측벽을 라이닝할 수 있다. 일부 추가적인 실시예들에서, 게이트 유전체(105)는 하나 이상의 격리 구조물(112)의 윗면 아래로 비제로 거리(302)까지 연장될 수 있다. 이러한 실시예들에서, 게이트 유전체(105)는 또한 하나 이상의 격리 구조물(112)의 최외곽 측벽을 라이닝할 수 있다.
일부 실시예들에서, 게이트 유전체(105)는 베이스 영역(107b)과 하나 이상의 게이트 연장부(107e) 사이에서 게이트 유전체(105)의 윗면으로부터 외향 연장된 돌출부(304)를 포함할 수 있다. 일부 실시예들에서, 돌출부(304)는 하나 이상의 게이트 연장부(107e)의 바닥면 위로 연장된다. 일부 실시예들에서, 돌출부(304)는 상기 윗면 위의 높이가 증가함에 따라 돌출부(304)의 폭을 감소시키는 테이퍼형 측벽들을 가질 수 있다. 돌출부(304)는 하나 이상의 게이트 연장부(107e)를 형성하는 데 사용되는 에칭 공정의 결과일 수 있다. 예를 들어, 제조 동안 게이트 유전체(105)는 하나 이상의 격리 구조물(112)의 경사진(angled) 측벽을 따라 형성될 수 있다. 하나 이상의 격리 구조물(112)은 하나 이상의 격리 구조물(112) 내로부터 경사진 측벽까지 연장되는 게이트 연장 트렌치를 형성하기 위해 후속적으로 에칭될 수 있다. 게이트 유전체(105)의 과도 에칭은 게이트 유전체(105)가 경사진 측벽의 최상부 아래로 리세싱되게 하여, 돌출부(305)를 생성케 한다. 다른 실시예들(도시되지 않음)에서, 에칭 공정은 경사진 측벽을 지나친 게이트 유전체(105)를 에칭할 수 있어서, 경사진 측벽을 지나친 게이트 유전체(105)가 완전히 제거되고, 결과적인 게이트 유전체(105)는 하나 이상의 격리 구조물(112)의 윗면 위에 있는 비제로 거리만큼 격리 구조물(112)의 측벽으로부터 분리된 외부 측벽을 갖는다.
일부 실시예들에서, 하나 이상의 유전체 구조물(306)이 게이트 전극(107)의 대향하는 외부 가장자리들 위에 배치된다. 일부 실시예들에서, 하나 이상의 유전체 구조물(306)은 베이스 영역(107b) 바로 위에 있는 제1 외부 가장자리로부터 소스 영역(104) 바로 위에 있는 제2 외부 가장자리까지 연속적으로 연장된다. 일부 실시예들에서, 하나 이상의 유전체 구조물(306)은 게이트 전극(107)의 하나 이상의 게이트 연장부(107e) 바로 위에 있는 제3 외부 가장자리로부터 드레인 영역(108) 바로 위에 있는 제4 외부 가장자리까지 연속적으로 연장된다. 일부 실시예들에서, 하나 이상의 유전체 구조물(306)은 게이트 전극(107)의 대향 가장자리들 위에서 비제로 거리(310)만큼 연장될 수 있다. 일부 실시예들에서, 비제로 거리(310)는 대략 200Å과 대략 600Å 사이, 대략 350Å과 대략 500Å 사이의 범위 내에 있거나, 또는 다른 적절한 값들일 수 있다. 일부 실시예들에서, 하나 이상의 유전체 구조물(306)은 산화물, 질화물 등과 같은, 하나 이상의 유전체 물질을 포함할 수 있다.
실리사이드(308)가 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)의 윗면들을 따라 배열된다. 실리사이드(308)는 도전성 상호연결부들(210~212)과의 낮은 저항 연결을 제공하도록 구성된다. 다양한 실시예들에서, 실리사이드(308)는 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다. 일부 실시예들에서, 실리사이드(308)의 외부 가장자리들은 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)의 외부 가장자리들로부터 횡측으로 분리되어, 하나 이상의 유전체 구조물(306) 바로 아래에 있는 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)의 부분들에는 실리사이드(308)가 없을 수 있다.
접촉 에칭 정지층(contact etch stop layer; CESL)(312)이 기판(102) 및 하나 이상의 유전체 구조물(306)을 제1 층간 유전체(ILD)층(208a)으로부터 수직으로 분리시킨다. 일부 실시예들에서, CESL(312) 및/또는 제1 ILD 층(208a)은 하나 이상의 유전체 구조물(306) 바로 위로부터 하나 이상의 유전체 구조물(306)의 측벽들을 따라 연장된다. 제2 ILD층(208b)이 제1 ILD층(208a) 상에 배치된다.
도 4는 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩(400)의 일부 추가적인 실시예들의 평면도를 나타낸다.
집적 칩(400)은 베이스 영역(107b)과 하나 이상의 게이트 연장부(107e)를 갖는 게이트 전극(107)을 포함한다. 하나 이상의 게이트 연장부(107e)는 베이스 영역(107b)으로부터 제1 방향(114)을 따라 하나 이상의 격리 구조물(112) 내까지 외향 돌출해 있다. 하나 이상의 게이트 연장부(107e)는 제1 방향(114)에 수직인 제2 방향(116)을 따라 서로 분리된다.
일부 실시예들에서, 하나 이상의 격리 구조물(112)은 제2 방향(116)을 따라 피치(402)로 배열될 수 있는 반면, 하나 이상의 게이트 연장부(107e) 중 가장 가까운 게이트 연장부들은 피치(402)보다 더 큰 거리(404)만큼 분리된다. 이러한 실시예들에서, 하나 이상의 게이트 연장부(107e) 중 가장 가까운 게이트 연장부들은 게이트 연장부를 포함하지 않은 격리 구조물에 의해 분리된다. 예를 들어, 일부 실시예들에서, 하나 이상의 게이트 연장부(107e)는 제1 게이트 연장부(107e1), 및 제1 게이트 연장부(107e1)에 가장 가까운 게이트 연장부인 제2 게이트 연장부(107e2)를 포함할 수 있다. 제1 게이트 연장부(107e1)는 제1 격리 구조물(112a) 내에 배치되고, 제2 게이트 연장부(107e2)는 제2 격리 구조물(112b) 내에 배치된다. 게이트 연장부를 둘러싸지 않은 제3 격리 구조물(112c)은 제1 게이트 연장부(107e1)를 제2 게이트 연장부(107e2)로부터 분리시킨다.
도 5a와 도 5b는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 5a의 (도 5b의 단면 라인 A-A'을 따라 취해진) 단면도(500)에서 도시된 바와 같이, 집적 칩은 기판(102) 위에 배치된 게이트 전극(107)을 포함한다. 게이트 전극(107)은 베이스 영역(107b), 및 베이스 영역(107b)으로부터 하나 이상의 격리 구조물(112) 위까지 외향 돌출해 있는 하나 이상의 게이트 연장부(107e)를 포함한다. 게이트 유전체(105)는 베이스 영역(107b) 및 하나 이상의 게이트 연장부(107e)의 측벽들과 아랫면을 따라 연속적으로 연장된다. 게이트 유전체(105)는 하나 이상의 격리 구조물(112)로부터 하나 이상의 게이트 연장부(107e)를 수직으로 그리고 횡측으로 분리시킨다.
도 5b의 평면도(502)에서 도시된 바와 같이, 게이트 유전체(105)는 폐쇄되어 있고 끊기지 않은 루프로 게이트 전극(107)의 외부 둘레부 주위에서 연장된다. 베이스 영역(107b)과 하나 이상의 게이트 연장부(107e) 둘 다를 게이트 유전체(105)로 둘러쌈으로써, 트랜지스터 디바이스를 형성하는 데에 사용되는 제조 공정으로부터 하나 이상의 처리 단계(예컨대, 하나 이상의 리소그래피 및/또는 에칭 공정)가 제거될 수 있다. 트랜지스터 디바이스를 형성하는 데 사용되는 제조 공정으로부터 하나 이상의 처리 단계를 제거함으로써, 집적 칩을 형성하는 비용을 줄일 수 있다.
도 6a와 도 6b는 게이트 연장부들을 갖는 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 6a의 (도 6b의 단면 라인 A-A'을 따라 취해진) 단면도(600)에서 도시된 바와 같이, 집적 칩은 베이스 영역(107b)과 하나 이상의 게이트 연장부(107e)를 갖는 게이트 전극(107)을 포함한다. 게이트 유전체(105)는 베이스 영역(107b)의 측벽들과 아랫면을 따라 연장된다. 베이스 영역(107b)은 기판(102)의 윗면(102u)으로부터 외향 돌출해 있다. 하나 이상의 게이트 연장부(107e)는 기판(102)의 윗면(102u) 위에 있는 베이스 영역(107b)의 측벽으로부터 하나 이상의 격리 구조물(112) 바로 위까지 외향 돌출해 있다.
도 6b의 (도 6a의 라인 B-B'을 따라 취해진) 평면도(602)에서 도시된 바와 같이, 게이트 유전체(105)는 폐쇄되어 있고 끊기지 않은 루프로 베이스 영역(107b)의 외부 둘레부 주위에서 연장된다. 하나 이상의 게이트 연장부(107e)를 기판(102)의 윗면(102u) 위에 있는 베이스 영역(107b)의 측벽으로부터 외향 돌출시킴으로써, 트랜지스터 디바이스를 형성하는 데에 사용되는 제조 공정으로부터 하나 이상의 처리 단계(예컨대, 하나 이상의 리소그래피 및/또는 에칭 공정)가 제거될 수 있다. 트랜지스터 디바이스를 형성하는 데 사용되는 제조 공정으로부터 하나 이상의 처리 단계를 제거함으로써, 집적 칩을 형성하는 비용을 줄일 수 있다.
도 7은 고전압 트랜지스터 디바이스 영역과 주변 로직 영역을 갖는 집적 칩(700)의 일부 실시예들의 단면도를 나타낸다.
고전압 트랜지스터 디바이스 영역(702)은 소스 영역(104)과 드레인 영역(108) 사이에 배치된 게이트 전극(107)을 포함하는 고전압 트랜지스터 디바이스를 포함한다. 게이트 전극(107)은 베이스 영역(107b), 및 베이스 영역(107b)으로부터 외향 연장해 있는 하나 이상의 게이트 연장부(107e)를 갖는다.
하나 이상의 유전체 구조물(306)이 게이트 전극(107)의 대향하는 가장자리들 위에 배치된다. 하나 이상의 유전체 구조물(306)은 각각 제1 유전체 물질(706) 및 제1 유전체 물질(706) 위의 제2 유전체 물질(708)을 포함한다. 일부 실시예들에서, 제3 유전체 물질(710)이 제1 유전체 물질(706) 및 제2 유전체 물질(708)의 최외각 측벽들을 따라 연장될 수 있다. 일부 실시예들에서, 제1 유전체 물질(706)과 제2 유전체 물질(708)은 상이한 유전체 물질들을 포함할 수 있는 반면, 제3 유전체 물질(710)은 제1 유전체 물질(706) 또는 제2 유전체 물질(708)과 동일한 유전체 물질일 수 있다. 다양한 실시예들에서, 제1 유전체 물질(706), 제2 유전체 물질(708), 및 제3 유전체 물질(710)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등 중 하나 이상을 포함할 수 있다.
주변 로직 영역(704)은 하나 이상의 추가적인 트랜지스터 디바이스를 포함한다. 하나 이상의 추가적인 트랜지스터 디바이스는 소스 영역(714)과 드레인 영역(716) 사이에 배열되고 하나 이상의 측벽 스페이서(728)에 의해 횡측으로 둘러싸인 게이트 구조물(712)을 포함한다. 게이트 구조물(712)은 기판(102)으로부터 게이트 전극(722)을 분리시키는 게이트 유전체 구조물(717)을 포함한다. 위에 놓여 있는 하나 이상의 유전체층(724~726)이 게이트 전극(722) 위에 배치될 수 있다. 일부 실시예들에서, 게이트 유전체 구조물(717)은 제1 게이트 유전체 물질(718) 및 제1 게이트 유전체 물질(718) 위의 제2 게이트 유전체 물질(720)을 포함할 수 있다. 일부 실시예들에서, 제1 게이트 유전체 물질(718)은 제1 유전체 물질(706)과 동일한 물질일 수 있고, 제2 게이트 유전체 물질(720)은 제2 유전체 물질(708)과 동일한 물질일 수 있으며, 하나 이상의 측벽 스페이서(728)는 제3 유전체 물질(710)과 동일한 물질일 수 있다. 일부 실시예들에서, 제1 게이트 유전체 물질(718)은 제1 유전체 물질(706)과 실질적으로 동일한 두께를 가질 수 있고, 제2 게이트 유전체 물질(720)은 제2 유전체 물질(708)과 실질적으로 동일한 두께를 가질 수 있다.
도 8은 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩(800)의 일부 추가적인 실시예들의 평면도를 나타낸다.
집적 칩(800)은 소스 영역들(104a~104b)에 의해 대향 측들 상에서 둘러싸인 드레인 영역(108)을 포함한다. 게이트 구조물들(106a~106b)이 또한 드레인 영역(108)의 대향 측들을 따라 배치되고, 드레인 영역(108)을 소스 영역들(104a~104b)로부터 각각 분리시킨다. 게이트 구조물들(106a~106b)은 각각 베이스 영역(107b), 및 베이스 영역(107b)으로부터 드레인 영역(108)을 향해 외향 연장해 있는 하나 이상의 게이트 연장부(107e)를 포함한다. 일부 실시예들에서, 바디 영역들(802a~802b)이 소스 영역들(104a~104b)에 의해 게이트 구조물들(106a~106b)로부터 분리될 수 있다.
일부 실시예들에서, 소스 영역들(104a~104b)은 함께 전기적으로 결합되고, 게이트 구조물들(106a~106b)은 함께 전기적으로 결합된다. 일부 추가적인 실시예들에서, 게이트 구조물들(106a~106b), 소스 영역들(104a~104b), 및 바디 영역들(802a~802b)은 드레인 영역(108)을 양분하는 라인(804)에 대해 실질적으로 대칭이다.
동작 동안, 드리프트 영역(110) 내의 전하들과 게이트 연장 전극들(107) 내의 전하들은 게이트 유전체(105)와 하나 이상의 STI 영역(112) 둘 다에 의해 분리된다. 게이트 전극 연장부(107e)가 드리프트 영역(110) 내의 전하들을 횡측으로 확산시키기 때문에, 게이트 전극 연장부(107e)는 드리프트 영역(110)과 게이트 전극(107) 사이의 커패시턴스를 증가시킨다.
도 9a와 도 9b는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들을 나타낸다.
도 9a의 단면도(900)에서 도시된 바와 같이, 게이트 전극(107)은 소스 영역(104)과 드레인 영역(108) 사이의 기판(102) 내에 배치된다. 게이트 전극(107)은 게이트 유전체(105)에 의해 둘러싸인 베이스 영역(107b), 및 하나 이상의 격리 구조물(112)에 의해 둘러싸인 하나 이상의 게이트 연장부(107e)를 포함한다. 일부 실시예들에서, 게이트 전극(107)은 기판(102) 내로 제1 깊이(902)까지 연장된다. 일부 실시예들에서, 제1 깊이(902)는 대략 200Å과 대략 800Å 사이, 대략 500Å과 대략 700Å 사이의 범위 내에 있거나, 또는 다른 적절한 값들일 수 있다. 일부 실시예들에서, 게이트 유전체(105)는 대략 700Å과 대략 1,000Å 사이, 대략 800Å과 대략 900Å 사이의 범위 내에 있거나, 또는 다른 적절한 값들인 두께(904)를 가질 수 있다.
일부 실시예들에서, 소스 영역(104)과 드레인 영역(108)은 하나 이상의 추가적인 격리 구조물(906)에 의해 횡측으로 둘러싸여 있다. 하나 이상의 추가적인 격리 구조물(906)은 소스 영역(104)과 드레인 영역(108)을 통해 하나 이상의 격리 구조물(112)로부터 분리된다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 하나 이상의 추가적인 격리 구조물(906)과 실질적으로 동일한 제2 깊이(908)까지 기판(102) 내로 연장된다. 일부 실시예들에서, 제2 깊이(908)는 대략 2,000Å과 대략 3,000Å 사이, 대략 2,000Å과 대략 2,500Å 사이의 범위 내에 있거나, 또는 다른 적절한 값들일 수 있다. 도 9b의 평면도(910)에서 도시된 바와 같이, 일부 실시예들에서, 하나 이상의 추가적인 격리 구조물(906)은 폐쇄 루프로 트랜지스터 디바이스를 감쌀 수 있다.
도 10a 내지 도 24는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들을 나타낸다. 도 10a 내지 도 24가 방법과 관련하여 기술되지만, 도 10a 내지 도 24에서 개시된 구조물들은 이러한 방법으로 제한되지 않으며, 대신에 본 방법과는 독립적인 구조물들로서 자립할 수 있다는 것을 알 것이다.
도 10a의 단면도(1000)에서 도시된 바와 같이, 기판(102)은 하나 이상의 격리 트렌치(1002)를 형성하도록 패터닝된다. 다양한 실시예들에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층들일 수 있다. 하나 이상의 격리 트렌치(1002)는 기판(102)의 측벽들 및 수평 연장 표면에 의해 형성된다. 도 10b의 평면도(1012)에서 도시된 바와 같이, 일부 실시예들에서, 하나 이상의 격리 트렌치(1002)는, 제1 방향(114)을 따라 서로 평행하게 연장되고 제1 방향(114)에 수직인 제2 방향(116)을 따라 서로 분리되어 있는 직사각형 형상의 트렌치들을 포함한다.
일부 실시예들에서, 하나 이상의 격리 트렌치(1002)는 제1 마스킹층(1006)에 따라 기판(102)을 제1 에천트(1004)에 선택적으로 노출시킴으로써 형성될 수 있다. 일부 실시예들에서, 제1 마스킹층(1006)은 제1 하드 마스크층(1008) 및 제1 하드 마스크층(1008) 위의 제2 하드 마스크층(1010)을 포함하는 하드 마스크를 포함할 수 있다. 일부 실시예들에서, 제1 하드 마스크층(1008)은 제1 유전체 물질(예를 들어, 산화물, 질화물 등)을 포함하고, 제2 하드 마스크층(1010)은 제1 유전체 물질과는 상이한 제2 유전체 물질(예를 들어, 산화물, 질화물 등)을 포함한다. 일부 실시예들에서, 제1 에천트(1004)는 건식 에천트를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제1 에천트(1004)는 산소 플라즈마 에천트를 포함할 수 있다.
도 11a의 단면도(1100)에서 도시된 바와 같이, 격리 구조물들(112)이 하나 이상의 격리 트렌치(1002) 내에 형성된다. 도 11b의 평면도(1102)에서 도시된 바와 같이, 하나 이상의 격리 구조물(112)은 제2 방향(116)을 따라 서로 분리된다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 하나 이상의 격리 트렌치(1002) 내에 하나 이상의 유전체 물질을 형성함으로써 형성될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 물질은 산화물, 질화물 등을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 유전체 물질은 증착 공정(예를 들어, 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD 공정 등)에 의해 형성될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 물질은 제1 마스킹층(도 10a의 1006)의 전체를 제거하기 전에 하나 이상의 격리 트렌치(1002) 내에 형성될 수 있다. 하나 이상의 격리 트렌치(1002)의 횡측 외부로부터 과잉의 유전체 물질을 제거하기 위해 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)이 후속하여 수행될 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 인접한 트랜지스터 디바이스들(예를 들어, 도 9a와 도 9b에서 도시된 바와 같이) 사이에 격리를 제공하는 추가적인 격리 구조물들(도시되지 않음)의 형성과 동시에 형성될 수 있다.
도 12a의 단면도(1200)에서 도시된 바와 같이, 게이트 베이스 리세스(1202)가 기판(102) 내에 형성된다. 일부 실시예들에서, 게이트 베이스 리세스(1202)는 또한 하나 이상의 격리 구조물(112) 내로 연장될 수 있다. 일부 실시예들에서, 게이트 베이스 리세스(1202)는 하나 이상의 격리 구조물(112)의 제2 깊이(1210)보다 작은 제1 깊이(1208)까지 기판(102) 내로 연장된다. 게이트 베이스 리세스(1202)는 하나 이상의 측벽(1202s1) 및 기판(102)의 수평 연장 표면(1202h1)에 의해 형성된다. 일부 실시예들에서, 게이트 베이스 리세스(1202)는 하나 이상의 측벽(1202s2) 및 하나 이상의 격리 구조물(112)의 수평 연장 표면(1202h2)에 의해 추가로 형성될 수 있다. 도 12b의 평면도(1212)에서 도시된 바와 같이, 게이트 베이스 리세스(1202)는 하나 이상의 격리 구조물(112)의 대향 측벽들을 지나 제2 방향(116)으로 연속적으로 연장된다.
일부 실시예들에서, 게이트 베이스 리세스(1202)는 제2 마스킹층(1206)에 따라 기판(102)을 제2 에천트(1204)에 선택적으로 노출시킴으로써 형성될 수 있다. 다양한 실시예들에서, 제2 마스킹층(1206)은 하드 마스크층, 감광성 물질(예를 들어, 포토레지스트) 등을 포함할 수 있다. 일부 실시예들에서, 제2 에천트(1204)는 건식 에천트를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제2 에천트(1204)는 산소 플라즈마 에천트를 포함할 수 있다.
도 13a의 단면도(1300) 및 도 13b의 평면도(1306)에서 도시된 바와 같이, 웰 영역(109)과 드리프트 영역(110)이 기판(102) 내에 형성된다. 드리프트 영역(110)은 하나 이상의 격리 구조물(112)을 횡측으로 둘러싸고 하나 이상의 격리 구조물(112) 아래로 수직으로 연장된다. 웰 영역(109)은 드리프트 영역(110)과 수직으로 및/또는 횡측으로 접한다. 일부 실시예들에서, 웰 영역(109)은 제1 도펀트 종을 기판(102) 내에 임플란트(implant)함으로써 형성될 수 있고, 드리프트 영역(110)은 제3 마스킹층(1304)에 따라 기판(102) 내에 제2 도펀트 종(1302)을 후속적으로 임플란트함으로써 형성될 수 있다. 다양한 실시예들에서, 제1 도펀트 종은 제1 도핑 유형(예를 들어, 붕소, 알루미늄 등과 같은 p형 도펀트에 의해 형성됨)을 포함할 수 있고, 제2 도펀트 종(1302)은 제2 도핑 유형(예를 들어, 인, 비소 등과 같은 n형 도펀트에 의해 형성됨)을 포함할 수 있다. 일부 실시예들에서, 제3 마스킹층(1304)은 감광성 물질(예컨대, 포토레지스트)을 포함할 수 있다. 일부 대안적인 실시예들에서, 웰 영역(109) 및/또는 드리프트 영역(110)은 하나 이상의 격리 구조물(112)을 형성하기 전에 형성될 수 있다.
도 14a의 단면도(1400) 및 도 14b의 평면도(1402)에서 도시된 바와 같이, 게이트 유전체(105)가 기판(102) 위에 형성된다. 일부 실시예들에서, 게이트 유전체(105)는 게이트 베이스 리세스(1202) 내에, 그리고 기판(102) 및 하나 이상의 격리 구조물(112) 위에 형성된다. 일부 실시예들에서, 게이트 유전체(105)는 산화물, 질화물 등을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체(105)는 증착 공정(예를 들어, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다.
도 15a의 단면도(1500)에서 도시된 바와 같이, 하나 이상의 게이트 연장 트렌치(1502)가 하나 이상의 격리 구조물(112) 내에 형성된다. 하나 이상의 게이트 연장 트렌치(1502)는 하나 이상의 격리 구조물(112) 내로 제2 깊이(1210)보다 작은 제3 깊이(1504)까지 연장된다. 일부 실시예들에서, 제3 깊이(1504)는 또한 게이트 베이스 리세스(1202)의 제1 깊이(1208)보다 작을 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(112)은 하나 이상의 게이트 연장 트렌치(1502)를 지나 거리(d)만큼 연장되어, 하나 이상의 게이트 연장 트렌치(1502)는 하나 이상의 격리 구조물(112)의 측벽들과 수평 연장 표면에 의해 형성된다. 도 15b는 도 15a의 단면도(1500)의 평면도(1510)를 나타낸다. 평면도(1510)에서 도시된 바와 같이, 하나 이상의 게이트 연장 트렌치(1502)는 게이트 베이스 리세스(1202)의 상이한 위치들로부터 외향 연장된다.
일부 실시예들에서, 하나 이상의 게이트 연장 트렌치(1502)는 제4 마스킹층(1508)에 따라 게이트 유전체(105) 및 하나 이상의 격리 구조물(112)을 제3 에천트(1506)에 선택적으로 노출시킴으로써 형성될 수 있다. 다양한 실시예들에서, 제4 마스킹층(1508)은 하드 마스크층, 감광성 물질(예를 들어, 포토레지스트) 등을 포함할 수 있다. 일부 실시예들에서, 제3 에천트(1506)는 건식 에천트를 포함할 수 있다. 일부 대안적인 실시예들(도시되지 않음)에서, 게이트 연장 트렌치(1502)는 게이트 베이스 리세스(1202)와 동시에 형성될 수 있다. 이러한 일부 실시예들에서, 실리콘과 실리콘 산화물 간에 비교적 낮은 에칭 선택비를 갖는 에천트(예를 들어, CF4를 포함하는 건식 에천트)가 사용될 수 있다. 도 15c는 제4 마스킹층(1508)의 제거 이후의 도 15a의 단면도 및 도 15b의 평면도(1510)의 3차원도(1512)를 나타낸다.
도 16a의 단면도(1600) 및 도 16b의 평면도(1604)에서 도시된 바와 같이, 게이트 물질(1602)이 게이트 베이스 리세스(1202) 내에 그리고 하나 이상의 게이트 연장 트렌치(1502) 내에 형성된다. 일부 실시예들에서, 게이트 물질(1602)은 게이트 베이스 리세스(1202) 및 하나 이상의 게이트 연장 트렌치(1502) 내로부터 기판(102)의 윗면 바로 위까지 연장되도록 형성될 수 있다. 일부 실시예들에서, 게이트 물질(1602)은 폴리실리콘, 금속 등을 포함할 수 있다. 일부 실시예들에서, 게이트 물질(1602)은 증착 공정(예를 들어, CVD 공정, PE-CVD 공정 등) 및/또는 도금 공정(예를 들어, 전기도금 공정, 무전해 도금 공정 등)에 의해 형성될 수 있다.
도 17a의 단면도(1700)에서 도시된 바와 같이, 기판(102) 위로부터 과잉의 게이트 물질(도 16의 1602) 및 게이트 유전체(105)를 제거함으로써 게이트 전극(107)을 형성하기 위해 라인(1702)을 따라 평탄화 공정이 수행된다. 도 17b의 평면도(1704)에서 도시된 바와 같이, 게이트 전극(107)은 베이스 영역(107b), 및 베이스 영역(107b)을 형성하는 게이트 전극(107)의 측벽으로부터 하나 이상의 격리 구조물(112) 바로 위까지 횡측으로 외향 돌출된 하나 이상의 게이트 연장부(107e)를 포함한다. 일부 실시예들에서, 평탄화 공정은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있다.
도 18의 단면도(1800)에서 도시된 바와 같이, 게이트 스택(1802)이 기판(102) 위에 형성된다. 게이트 스택(1802)은 게이트 전극(107)의 대향 측들을 지나 연장된다. 일부 실시예들에서, 게이트 스택(1802)은 제1 유전체 물질(706), 제1 유전체 물질(706) 위의 제2 유전체 물질(708), 제2 유전체 물질(708) 위의 게이트 전극 물질(1804), 게이트 전극 물질(1804) 위의 제3 유전체 물질(1806), 및 제3 유전체 물질(1806) 위의 제4 유전체 물질(1808)을 포함할 수 있다.
도 19의 단면도(1900)에서 도시된 바와 같이, 게이트 스택(도 18의 1802)은 패터닝된 게이트 스택(1902)을 형성하도록 패터닝된다. 일부 실시예들에서, 게이트 스택(도 18의 1802)을 패터닝한 후, 하나 이상의 측벽 스페이서(1904)가 패터닝된 게이트 스택(1902)의 대향 측들을 따라 형성된다. 패터닝된 게이트 스택(1902)은 게이트 전극(107)의 대향 측들 상에서 기판(102)의 소스 영역(1906)과 드레인 영역(1908)을 노출시킨다. 일부 실시예들(도시되지 않음)에서, 게이트 스택은 (예를 들어, 도 7에서 도시된 바와 같이) 기판의 다른 부분 상에서의 주변 로직 영역에서 추가적인 게이트 스택을 형성하도록 패터닝될 수 있다.
도 20의 단면도(2000)에서 도시된 바와 같이, 게이트 전극(107)의 대향 측들 상에서 소스 영역(104)과 드레인 영역(108)을 형성하도록 하나 이상의 도펀트 종(2002)이 기판(102) 내에 임플란트된다. 일부 실시예들에서, 하나 이상의 도펀트 종(2002)은 패터닝된 게이트 스택(1902)에 따라 기판(102) 내에 선택적으로 임플란트될 수 있다. 이러한 실시예들에서, 소스 영역(104)은 소스 영역(1906) 내에 형성되고, 드레인 영역(108)은 드레인 영역(1908) 내에 형성된다. 다양한 실시예들에서, 하나 이상의 도펀트 종(2002)은 n형 도펀트들(예를 들어, 인, 비소 등) 또는 p형 도펀트들(예를 들어, 붕소, 알루미늄 등)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 도펀트 종(2002)이 기판(102) 내에 임플란트된 후 도펀트들을 기판(102) 내로 더욱 밀어넣기 위해 어닐링이 수행될 수 있다.
도 21의 단면도(2100)에서 도시된 바와 같이, 패터닝된 게이트 스택의 하나 이상의 층을 제거하고 유전체 스택(2104)을 형성하기 위해 패터닝된 게이트 스택(도 20의 1902)에 대해 평탄화 공정이 (라인(2102)을 따라) 수행된다. 일부 실시예들에서, 평탄화 공정은 게이트 전극 물질(도 18의 1804), 제3 유전체 물질(도 18의 1806), 및 제4 유전체 물질(도 18의 1808)을 제거한다. 일부 실시예들에서, 평탄화 공정은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정을 포함할 수 있다.
도 22의 단면도(2200)에서 도시된 바와 같이, 유전체 스택(도 21의 2104)이 유전체 스택의 부분들을 제거하기 위해 선택적으로 에칭될 수 있다. 일부 실시예들에서, 유전체 스택은 게이트 유전체(105)에 대한 손상을 방지하기 위해 게이트 유전체(105) 위로부터는 제거되지 않는다. 이러한 실시예들에서, 유전체 스택을 에칭하는 것은, 게이트 전극(107)의 윗면을 노출시키도록 하나 이상의 유전체 구조물(306)을 관통하여 연장되는 개구(2204)를 형성하는 측벽들을 갖고 게이트 유전체(105)의 적어도 하나의 최상위면을 덮는 하나 이상의 유전체 구조물(306)을 형성한다. 일부 실시예들에서, 유전체 스택(도 21의 2104)은, 유전체 스택 위에 제5 마스킹층(2202)을 형성하고, 이어서 유전체 스택의 마스킹되지 않은 부분들을 에천트(2206)에 노출시켜서 유전체 스택의 마스킹되지 않은 부분들을 제거함으로써 선택적으로 에칭될 수 있다.
도 23의 단면도(2300)에서 도시된 바와 같이, 살리시드(salicide) 공정이 수행된다. 살리시드 공정은 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)의 윗면들을 따라 실리사이드(308)를 형성한다. 일부 실시예들에서, 실리사이드(308)는 하나 이상의 유전체 구조물(306)에 의해 덮혀 있는 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107)의 가장자리들로부터 횡측으로 후퇴되어 있다. 일부 실시예들에서, 살리시드 공정은 소스 영역(104), 드레인 영역(108), 및 게이트 전극(107) 상에 금속(예를 들어, 알루미늄)을 성막하고, 이어서 고온 어닐링에 의해 수행될 수 있다.
도 24의 단면도(2400)에서 도시된 바와 같이, 층간 유전체(ILD) 구조물(208)이 기판(102) 위에 형성되고, 복수의 도전성 상호연결부들(210~212)이 ILD 구조물(208) 내에 형성된다. 일부 실시예들에서, ILD 구조물(208)은 기판(102) 위에 형성된 복수의 적층된 ILD층들을 포함할 수 있다. 일부 실시예들(도시되지 않음)에서, 복수의 적층된 ILD층들은 에칭 정지층들에 의해 분리된다. 일부 실시예들에서, 복수의 도전성 상호연결부들(210~212)은 도전성 접촉부들(210)과 상호연결 와이어들(212)을 포함할 수 있다. 일부 실시예들에서, 복수의 도전성 상호연결부들(210~212)은, 기판(102) 위에 하나 이상의 ILD층(예컨대, 산화물, 로우 k 유전체, 또는 울트라 로우 k 유전체) 중 하나를 형성하고, ILD층 내에 비아 홀 및/또는 트렌치를 형성하도록 ILD층을 선택적으로 에칭하고, 비아 홀 및/또는 트렌치 내에 도전성 물질(예컨대, 구리, 알루미늄 등)을 형성하며, 평탄화 공정(예컨대, 화학적 기계적 평탄화 공정)을 수행함으로써 형성될 수 있다.
도 25는 게이트 연장부들을 갖는 리세싱된 게이트 전극을 포함하는 고전압 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(2500)의 일부 실시예들의 흐름도를 나타낸다.
개시된 방법(2500)은 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 더 나아가, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(2502)에서, 하나 이상의 격리 구조물이 기판 내에 형성된다. 도 10a 내지 도 11b는 동작(2502)에 대응하는 일부 실시예들의 단면도들(1000, 1100)과 평면도들(1012, 1102)을 나타낸 것이다.
동작(2504)에서, 기판 내에 게이트 베이스 리세스를 형성하도록 기판이 선택적으로 에칭된다. 도 12a와 도 12b는 동작(2504)에 대응하는 일부 실시예들의 단면도(1200)와 평면도(1212)를 나타낸 것이다.
동작(2506)에서, 웰 영역과 드리프트 영역이 기판 내에 형성된다. 도 13a와 도 13b는 동작(2506)에 대응하는 일부 실시예들의 단면도(1300)와 평면도(1306)를 나타낸 것이다.
동작(2508)에서, 게이트 유전체가 게이트 베이스 리세스 내에 그리고 하나 이상의 격리 구조물 위에 형성된다. 도 14a와 도 14b는 동작(2508)에 대응하는 일부 실시예들의 단면도(1400)와 평면도(1402)를 나타낸 것이다.
동작(2510)에서, 하나 이상의 게이트 연장 트렌치가 게이트 베이스 리세스로부터 하나 이상의 격리 구조물 내까지 외향 연장되도록 형성된다. 도 15a 내지 도 15c는 동작(2510)에 대응하는 일부 실시예들의 단면도(1500), 평면도(1510), 및 3차원도(1512)를 나타낸 것이다.
동작(2512)에서, 게이트 전극이 게이트 베이스 리세스와 하나 이상의 게이트 연장 트렌치 내에 형성된다. 도 16a 내지 도 17b는 동작(2512)에 대응하는 일부 실시예들의 단면도들(1600, 1700)과 평면도들(1604, 1704)을 나타낸 것이다.
동작(2514)에서, 게이트 스택이 게이트 전극 위에 형성된다. 도 18은 동작(2514)에 대응하는 일부 실시예들의 단면도(1800)를 나타낸 것이다.
동작(2516)에서, 게이트 전극 위에 패터닝된 게이트 스택을 형성하도록 게이트 스택이 패터닝된다. 도 19는 동작(2516)에 대응하는 일부 실시예들의 단면도(1900)를 나타낸 것이다.
동작(2518)에서, 게이트 전극의 대향 측들 상에서 소스 및 드레인 영역들을 형성하도록 패터닝된 게이트 스택에 따라 기판이 임플란트된다. 도 20은 동작(2518)에 대응하는 일부 실시예들의 단면도(2000)를 나타낸 것이다.
동작(2520)에서, 유전체 스택을 형성하도록 패터닝된 게이트 스택으로부터 하나 이상의 층이 제거된다. 도 21은 동작(2520)에 대응하는 일부 실시예들의 단면도(2100)를 나타낸 것이다.
동작(2522)에서, 게이트 유전체를 덮는 하나 이상의 유전체 구조물을 형성하도록 유전체 스택이 패터닝된다. 도 22는 동작(2522)에 대응하는 일부 실시예들의 단면도(2200)를 나타낸 것이다.
동작(2524)에서, 살리시드 공정이 수행된다. 도 23은 동작(2524)에 대응하는 일부 실시예들의 단면도(2300)를 나타낸 것이다.
동작(2526)에서, 게이트 전극 위에 형성된 층간 유전체(ILD)층 내에 하나 이상의 도전성 접촉부가 형성된다. 도 24는 동작(2526)에 대응하는 일부 실시예들의 단면도(2400)를 나타낸 것이다.
따라서, 일부 실시예들에서, 본 발명개시는 높은 항복 전압을 갖는 트랜지스터 디바이스를 제공하도록 구성된 게이트 연장부들을 갖는 게이트 구조물을 갖는 트랜지스터 디바이스를 포함하는 집적 칩에 관한 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
기판 내에 배치된 소스 영역;
상기 기판 내에 배치되고 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역;
상기 소스 영역과 상기 드레인 영역 사이에서 상기 기판 내에 배치된 드리프트 영역;
상기 드리프트 영역 내에 배치된 복수의 격리 구조물들; 및
상기 기판 내에 배치된 게이트 전극
을 포함하며,
상기 게이트 전극은, 상기 소스 영역과 상기 드리프트 영역 사이에 배치된 베이스 영역과, 상기 베이스 영역의 측벽으로부터 상기 복수의 격리 구조물들 위까지 외향 연장된 복수의 게이트 연장부들을 포함한 것인 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 복수의 격리 구조물들은 상기 제1 방향에 수직인 제2 방향을 따라 상기 드리프트 영역에 의해 분리된 외부 측벽들을 갖는 것인 집적 칩.
실시예 3. 실시예 1에 있어서,
상기 복수의 격리 구조물들은 각각 상기 제1 방향에 수직인 제2 방향을 따라 상기 복수의 게이트 연장부들 각각의 대향 측들을 지나 연장된 것인 집적 칩.
실시예 4. 실시예 1에 있어서,
상기 복수의 게이트 연장부들은 상기 제1 방향에 수직인 제2 방향을 따라 상기 복수의 격리 구조물들에 의해 그리고 상기 드리프트 영역에 의해 서로 분리된 것인 집적 칩.
실시예 5. 실시예 1에 있어서,
상기 복수의 격리 구조물들은 상기 복수의 게이트 연장부들과 상기 드레인 영역 사이에 있는 것인 집적 칩.
실시예 6. 실시예 1에 있어서,
상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체
를 더 포함하며,
상기 복수의 격리 구조물들은 상기 게이트 유전체의 측벽과 접촉하는 측벽들을 갖는 것인 집적 칩.
실시예 7. 실시예 1에 있어서,
상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체
를 더 포함하며,
상기 복수의 격리 구조물들은 상기 게이트 유전체로부터 상기 드레인 영역까지 상기 기판의 윗면을 따라 연속적으로 연장된 것인 집적 칩.
실시예 8. 실시예 1에 있어서,
상기 복수의 격리 구조물들은 상기 기판에서의 트렌치들 내에 배치된 하나 이상의 유전체 물질을 포함하며;
상기 복수의 게이트 연장부들은 상기 복수의 격리 구조물들의 내면들에 의해 형성된 추가적인 트렌치들 내에 배치된 것인 집적 칩.
실시예 9. 실시예 1에 있어서,
상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체;
상기 게이트 전극의 대향하는 외부 가장자리들 위에 그리고 상기 게이트 유전체 위에 배치된 하나 이상의 유전체 구조물; 및
상기 하나 이상의 유전체 구조물의 측벽들 위에 그리고 상기 하나 이상의 유전체 구조물의 측벽들을 따라 배치된 층간 유전체(inter-level dielectric; ILD)
를 더 포함하는 집적 칩.
실시예 10. 집적 칩에 있어서,
기판 내에 배치된 소스 영역;
상기 기판 내에 배치된 드레인 영역;
상기 기판의 내면들을 라이닝(lining)하는 게이트 유전체;
상기 소스 영역과 상기 드레인 영역 사이에 배치되고, 상기 게이트 유전체 위의 베이스 영역과 복수의 게이트 연장부들을 포함하는 게이트 전극 - 상기 복수의 게이트 연장부들은 상기 게이트 전극의 상기 베이스 영역의 측벽으로부터 상기 드레인 영역을 향해 외향 돌출해 있음 -; 및
상기 게이트 유전체와 상기 드레인 영역 사이에서 연속적으로 연장된 복수의 격리 구조물들 - 상기 복수의 격리 구조물들은 각각 상기 복수의 게이트 연장부들 중의 게이트 연장부를 둘러쌈 -
을 포함하는 집적 칩.
실시예 11. 실시예 10에 있어서,
상기 베이스 영역과 상기 드레인 영역 사이에서 상기 기판 내에 배치된 드리프트 영역
을 더 포함하며,
상기 복수의 격리 구조물들은 상기 드리프트 영역에 의해 서로 분리된 것인 집적 칩.
실시예 12. 실시예 11에 있어서,
상기 드리프트 영역은 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 복수의 격리 구조물들의 대향 측들을 지나 연장된 것인 집적 칩.
실시예 13. 실시예 10에 있어서,
상기 게이트 전극의 대향하는 외부 가장자리들 위에 배치된 하나 이상의 유전체 구조물;
상기 하나 이상의 유전체 구조물의 측벽들 위에 그리고 상기 하나 이상의 유전체 구조물의 측벽들을 따라 배치된 층간 유전체(ILD); 및
상기 게이트 전극의 윗면을 따라 배열된 실리사이드
를 더 포함하며,
상기 하나 이상의 유전체 구조물은 상기 실리사이드의 외부에 있는 상기 게이트 전극의 하나 이상의 부분을 덮는 것인 집적 칩.
실시예 14. 실시예 13에 있어서,
상기 하나 이상의 유전체 구조물은 각각 제1 유전체 물질, 상기 제1 유전체 물질 위의 제2 유전체 물질, 및 상기 제1 유전체 물질과 상기 제2 유전체 물질의 측벽들을 따라 있는 제3 유전체 물질을 포함한 것인 집적 칩.
실시예 15. 실시예 10에 있어서,
상기 베이스 영역은 상기 기판의 윗면 아래로 제1 깊이까지 연장되고,
상기 복수의 게이트 연장부들은 상기 기판의 윗면 아래로 제2 깊이까지 연장되며,
상기 제2 깊이는 상기 제1 깊이보다 작은 것인 집적 칩.
실시예 16. 실시예 15에 있어서,
상기 복수의 격리 구조물들은 상기 게이트 유전체보다 더 큰 깊이까지 상기 기판 내로 연장된 것인 집적 칩.
실시예 17. 실시예 10에 있어서,
상기 게이트 유전체는 상기 베이스 영역과 상기 복수의 게이트 연장부들 중의 게이트 연장부 사이에 배열된 돌출부를 포함하며,
상기 돌출부는 상기 베이스 영역의 윗면으로부터 상기 게이트 연장부의 바닥부 위까지 외향 연장된 것인 집적 칩.
실시예 18. 실시예 10에 있어서,
상기 복수의 게이트 연장부들 중의 게이트 연장부의 바닥면은 상기 게이트 유전체의 윗면과 상기 복수의 격리 구조물들의 격리 구조물의 윗면 둘 다와 접촉해 있는 것인 집적 칩.
실시예 19. 집적 칩을 형성하는 방법에 있어서,
기판 내에 복수의 격리 구조물들을 형성하는 단계;
상기 기판 내에 게이트 베이스 리세스를 형성하도록 상기 기판을 선택적으로 에칭하는 단계;
상기 게이트 베이스 리세스로부터 외향 연장된 복수의 게이트 연장 트렌치들을 형성하도록 상기 복수의 격리 구조물들을 선택적으로 에칭하는 단계;
게이트 전극을 형성하도록 상기 게이트 베이스 리세스와 상기 복수의 게이트 연장 트렌치들 내에 도전성 물질을 형성하는 단계; 및
상기 게이트 전극의 대향 측들 상에 소스 영역과 드레인 영역을 형성하는 단계
를 포함하는 집적 칩을 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 복수의 게이트 연장 트렌치들을 형성하도록 상기 복수의 격리 구조물들을 선택적으로 에칭하기 전에 상기 게이트 베이스 리세스 내에 게이트 유전체를 형성하는 단계
를 더 포함하는 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 내에 배치된 소스 영역;
    상기 기판 내에 배치되고 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에서 상기 기판 내에 배치된 드리프트 영역;
    상기 드리프트 영역 내에 배치된 복수의 격리 구조물들; 및
    상기 기판 내에 배치된 게이트 전극
    을 포함하며,
    상기 게이트 전극은, 상기 소스 영역과 상기 드리프트 영역 사이에 배치된 베이스 영역과, 상기 베이스 영역의 측벽으로부터 상기 복수의 격리 구조물들 위까지 외향 연장된 복수의 게이트 연장부들을 포함한 것인 집적 칩.
  2. 제1항에 있어서,
    상기 복수의 격리 구조물들은 상기 제1 방향에 수직인 제2 방향을 따라 상기 드리프트 영역에 의해 분리된 외부 측벽들을 갖는 것인 집적 칩.
  3. 제1항에 있어서,
    상기 복수의 격리 구조물들은 각각 상기 제1 방향에 수직인 제2 방향을 따라 상기 복수의 게이트 연장부들 각각의 대향 측들을 지나 연장된 것인 집적 칩.
  4. 제1항에 있어서,
    상기 복수의 게이트 연장부들은 상기 제1 방향에 수직인 제2 방향을 따라 상기 복수의 격리 구조물들에 의해 그리고 상기 드리프트 영역에 의해 서로 분리된 것인 집적 칩.
  5. 제1항에 있어서,
    상기 복수의 격리 구조물들은 상기 복수의 게이트 연장부들과 상기 드레인 영역 사이에 있는 것인 집적 칩.
  6. 제1항에 있어서,
    상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체
    를 더 포함하며,
    상기 복수의 격리 구조물들은 상기 게이트 유전체의 측벽과 접촉하는 측벽들을 갖는 것인 집적 칩.
  7. 제1항에 있어서,
    상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체
    를 더 포함하며,
    상기 복수의 격리 구조물들은 상기 게이트 유전체로부터 상기 드레인 영역까지 상기 기판의 윗면을 따라 연속적으로 연장된 것인 집적 칩.
  8. 제1항에 있어서,
    상기 게이트 전극의 상기 베이스 영역의 측벽들과 아랫면을 따라 배치된 게이트 유전체;
    상기 게이트 전극의 대향하는 외부 가장자리들 위에 그리고 상기 게이트 유전체 위에 배치된 하나 이상의 유전체 구조물; 및
    상기 하나 이상의 유전체 구조물의 측벽들 위에 그리고 상기 하나 이상의 유전체 구조물의 측벽들을 따라 배치된 층간 유전체(inter-level dielectric; ILD)
    를 더 포함하는 집적 칩.
  9. 집적 칩에 있어서,
    기판 내에 배치된 소스 영역;
    상기 기판 내에 배치된 드레인 영역;
    상기 기판의 내면들을 라이닝(lining)하는 게이트 유전체;
    상기 소스 영역과 상기 드레인 영역 사이에 배치되고, 상기 게이트 유전체 위의 베이스 영역과 복수의 게이트 연장부들을 포함하는 게이트 전극 - 상기 복수의 게이트 연장부들은 상기 게이트 전극의 상기 베이스 영역의 측벽으로부터 상기 드레인 영역을 향해 외향 돌출해 있음 -; 및
    상기 게이트 유전체와 상기 드레인 영역 사이에서 연속적으로 연장된 복수의 격리 구조물들 - 상기 복수의 격리 구조물들은 각각 상기 복수의 게이트 연장부들 중의 게이트 연장부를 둘러쌈 -
    을 포함하는 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 내에 복수의 격리 구조물들을 형성하는 단계;
    상기 기판 내에 게이트 베이스 리세스를 형성하도록 상기 기판을 선택적으로 에칭하는 단계;
    상기 게이트 베이스 리세스로부터 외향 연장된 복수의 게이트 연장 트렌치들을 형성하도록 상기 복수의 격리 구조물들을 선택적으로 에칭하는 단계;
    게이트 전극을 형성하도록 상기 게이트 베이스 리세스와 상기 복수의 게이트 연장 트렌치들 내에 도전성 물질을 형성하는 단계; 및
    상기 게이트 전극의 대향 측들 상에 소스 영역과 드레인 영역을 형성하는 단계
    를 포함하는 집적 칩을 형성하는 방법.
KR1020200107739A 2019-08-29 2020-08-26 게이트 연장부들을 갖는 고전압 디바이스 KR102404493B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962893340P 2019-08-29 2019-08-29
US62/893,340 2019-08-29
US16/921,075 US11329128B2 (en) 2019-08-29 2020-07-06 High voltage device with gate extensions
US16/921,075 2020-07-06

Publications (2)

Publication Number Publication Date
KR20210028106A true KR20210028106A (ko) 2021-03-11
KR102404493B1 KR102404493B1 (ko) 2022-06-07

Family

ID=74680256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200107739A KR102404493B1 (ko) 2019-08-29 2020-08-26 게이트 연장부들을 갖는 고전압 디바이스

Country Status (3)

Country Link
KR (1) KR102404493B1 (ko)
CN (1) CN112447851A (ko)
TW (1) TWI777225B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780870B (zh) * 2021-03-26 2022-10-11 世芯電子股份有限公司 積體電路產品及其晶片排佈
CN117276329A (zh) * 2023-11-20 2023-12-22 深圳天狼芯半导体有限公司 一种具有沟槽栅的ldmos及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032820A (ja) * 2007-07-25 2009-02-12 Denso Corp 横型ｍｏｓトランジスタおよびその製造方法
JP2009170468A (ja) * 2008-01-10 2009-07-30 Sharp Corp Ｍｏｓ電界効果トランジスタ
KR20170079984A (ko) * 2015-12-31 2017-07-10 에스케이하이닉스 시스템아이씨 주식회사 낮은 온 저항을 갖는 수평형 전력용 집적 소자
KR20170080966A (ko) * 2015-12-31 2017-07-11 에스케이하이닉스 시스템아이씨 주식회사 낮은 온 저항을 갖는 수평형 전력용 집적 소자

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492678B1 (en) * 2000-05-03 2002-12-10 Linear Technology Corporation High voltage MOS transistor with gate extension
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US8999785B2 (en) * 2011-09-27 2015-04-07 Tower Semiconductor Ltd. Flash-to-ROM conversion
US9318366B2 (en) * 2014-01-06 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit having modified isolation structure
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032820A (ja) * 2007-07-25 2009-02-12 Denso Corp 横型ｍｏｓトランジスタおよびその製造方法
JP2009170468A (ja) * 2008-01-10 2009-07-30 Sharp Corp Ｍｏｓ電界効果トランジスタ
KR20170079984A (ko) * 2015-12-31 2017-07-10 에스케이하이닉스 시스템아이씨 주식회사 낮은 온 저항을 갖는 수평형 전력용 집적 소자
KR20170080966A (ko) * 2015-12-31 2017-07-11 에스케이하이닉스 시스템아이씨 주식회사 낮은 온 저항을 갖는 수평형 전력용 집적 소자

Also Published As

Publication number Publication date
KR102404493B1 (ko) 2022-06-07
CN112447851A (zh) 2021-03-05
TW202109894A (zh) 2021-03-01
TWI777225B (zh) 2022-09-11

Similar Documents

Publication Publication Date Title
US11164970B2 (en) Contact field plate
US7723785B2 (en) High performance power MOS structure
TW201743445A (zh) 高壓電晶體裝置及其製造方法
US11271104B2 (en) Composite etch stop layer for contact field plate etching
TWI719430B (zh) 積體晶片及其形成方法
US10505038B2 (en) Semiconductor structure and associated fabricating method
TWI748271B (zh) 積體晶片及其形成方法
KR20190055717A (ko) 킹크 효과를 향상시키는 금속 게이트 모듈화
EP3217434B1 (en) Semiconductor device capable of high-voltage operation
KR102404493B1 (ko) 게이트 연장부들을 갖는 고전압 디바이스
US20240136397A1 (en) High voltage device with gate extensions
US11462639B2 (en) Semiconductor structure and method for forming the same
US10840331B2 (en) Semiconductor device
TW202405891A (zh) 半導體裝置及其形成方法
US10109626B2 (en) Semiconductor device and method of manufacturing same
US20220123121A1 (en) High voltage transistor structure and method of fabricating the same
TW202209676A (zh) 溝槽金氧半電晶體元件及其製造方法
US20220052193A1 (en) Single diffusion breaks including stacked dielectric layers
US20240113187A1 (en) Composite gate dielectric for high-voltage device
CN113725077B (zh) 肖特基势垒器件及其形成方法
US20240234522A1 (en) Semiconductor device and method of manufacturing the same
US20220367444A1 (en) Shallow trench isolation processing with local oxidation of silicon
KR20100074422A (ko) 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right