KR20170080966A - 낮은 온 저항을 갖는 수평형 전력용 집적 소자 - Google Patents

낮은 온 저항을 갖는 수평형 전력용 집적 소자 Download PDF

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Abstract

수평형 전력용 집적소자는, 제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 내에서 드레인영역을 둘러싸면서, 제1 방향을 따라 상기 소스영역과는 채널영역에 의해 이격되도록 배치되는 제2 도전형의 드리프트영역과, 드리프트영역 위에서 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들과, 드리프트영역 내에서 각각이 제2 방향을 따라 플래너 필드절연플레이트들 사이에 배치되는 복수개의 트랜치 필드절연플레이트들과, 채널영역 위와 드리프트영역의 일부 표면 위에 배치되는 게이트절연층과, 그리고 게이트절연층 위에 배치되는 게이트전극층을 포함한다.

Description

낮은 온 저항을 갖는 수평형 전력용 집적 소자{Lateral power integrated device having a low on resistance}
본 개시의 여러 실시예들은 전력용 반도체 소자에 관한 것으로서, 특히 낮은 온 저항을 갖는 수평형 전력용 집적 소자에 관한 것이다.
컨트롤(control) 기능과 드라이버(driver) 기능이 결합된 집적회로는 종종 스마트 전력용 소자(smart power device)로서 지칭되고 있다. 이 스마트 전력용 소자는, 통상적으로 고전압으로 동작하도록 고안된 출력단에 수평형 디모스(LDMOS; Lateral Double diffused MOS) 소자와 같은 전력용 집적소자를 갖는다. 이와 같은 전력용 집적소자에 있어서 브레이크다운 전압(breakdown voltage) 특성은 소자의 안정성 면에서 중요한 인자가 되며, 온 저항(Ron) 특성은 소자의 동작 특성, 예컨대 전류 구동 능력(current drivability)면에서 중요한 인자가 된다. 소자의 브레이크다운 전압 특성을 향상시키기 위해서는, 드리프트영역 내의 도핑 농도를 감소시키거나, 드리프트 영역 내에서의 전류의 이동 길이에 해당하는 드리프트 길이(drift length)를 증가시켜야 한다. 그러나 이 경우 소자의 온 저항(Ron)이 증가되어 전류 구동 능력이 저하된다. 반대의 경우, 즉 드레인 영역과 채널영역 사이의 드리프트영역 내의 도핑 농도를 증가시키거나, 드리프트영역의 드리프트 길이를 감소시키는 경우, 소자의 온 저항(Ron)은 감소하지만 소자의 드레인 접합 브레이크다운 전압도 함께 낮아진다. 즉, 수평형 디모스(LDMOS) 소자에 있어서, 온 저항 특성과 브레이크다운 전압 특성은 트레이드-오프(trade-off) 관계를 갖는다.
본 출원이 해결하고자 하는 과제는, 브레이크다운 특성을 유지하면서 낮은 온 저항을 갖도록 하는 수평형 전력용 집적소자를 제공하는 것이다.
일 예에 따른 수평형 전력용 집적소자는, 제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 내에서 드레인영역을 둘러싸면서, 제1 방향을 따라 상기 소스영역과는 채널영역에 의해 이격되도록 배치되는 제2 도전형의 드리프트영역과, 드리프트영역 위에서 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들과, 드리프트영역 내에서 각각이 제2 방향을 따라 플래너 필드절연플레이트들 사이에 배치되는 복수개의 트랜치 필드절연플레이트들과, 채널영역 위와 드리프트영역의 일부 표면 위에 배치되는 게이트절연층과, 그리고 게이트절연층 위에 배치되는 게이트전극층을 포함한다.
여러 실시예들에 따르면, 플래너 절연필드플레이트와 트랜치 절연필드플레이트를 채널폭 방향으로 교대로 배치시킴으로써, 브레이크다운 전압 특성을 유지하면서 온 저항을 낮출 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 2는 일 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다.
도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 6은 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다.
도 7은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 8은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다.
도 9는 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 10은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다.
도 11은 도 10의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 12는 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 13은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다.
도 14는 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다.
도 15는 도 14의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다.
도 16은 도 14의 선 VI-VI'를 따라 절단하여 나타내 보인 단면도이다.
수평형 전력용 집적소자의 브레이크다운 전압을 증가시키기 위해, 채널영역과 드레인영역 사이의 드리프트영역에 트랜치 소자분리층과 유사한 구조의 트랜치 필드절연플레이트를 배치시킬 수 있다. 이 경우 소자의 브레이크다운 전압 특성은 향상되지만, 캐리어들이 드리프트영역 내에서 트랜치 필드절연플레이트의 측면들 및 하부면을 따라 이동함에 따라 드리프트 길이가 증가되고, 이에 따라 소자의 온 저항이 증가되어 온 저항 특성이 저하된다. 본 출원의 여러 실시예들에서는, 플래너 필드절연플레이트와 트랜치 필드절연플이트를 채널폭 방향을 따라 교번적으로 배치시킴으로서, 브레이크다운 전압 특성을 유지하면서 온 저항 특성을 향상시킬 수 있는 수평형 전력용 집적소자들를 제시하고자 한다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 2는 일 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다. 도 1 및 도 2에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 1에 나타낸 바와 같이, p형 바디영역(104)과 n형 드리프트영역(106)이 제1 방향을 따라 일정 간격 이격되도록 배치된다. 본 예에서, 제1 방향은, 채널길이방향, 즉 드레인과 소스 사이에 캐리어(또는 전류)가 이동하는 방향으로 정의될 수 있다. p형 바디영역(104) 및 n형 드리프트영역(106)은, p형 반도체층(102)에 의해 둘러싸인다. p형 바디영역(104)과 n형 드리프트영역(106) 사이의 p형 반도체층(102)은 제1 채널영역(121)을 구성한다. p형 바디영역(104) 내에는 p+형 바디컨택영역(108)이 배치된다. p+형 바디컨택영역(108)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. p+형 바디컨택영역(108)의 양 측면들에는 n+형 소스영역(110)들이 배치된다. n+형 소스영역(110)들 각각의 측면은, p+형 바디컨택영역(108)의 양 측면들과 접합을 구성한다. p+형 바디컨택영역(108) 및 n+형 소스영역(110)들은 소스단자(S)에 공통으로 결합된다. n+형 소스영역(110)과 제1 채널영역(121) 사이의 p형 바디영역(104) 상부영역은 제2 채널영역(122)을 구성한다. 제1 채널영역(121) 및 제2 채널영역(122)은, 전력용 집적소자(100)의 전체 채널영역(120)을 구성한다.
n형 드리프트영역(106)의 일 가장자리 부분에는 n+형 드레인영역(112)이 배치된다. n+형 드레인영역(112)은, 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치될 수 있다. n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 위에는 복수개의 플래너 필드절연플레이트(130)들이 배치된다. 플래너 필드절연플레이트(130)들 각각은, 제1 방향을 따라 길게 연장되도록 배치된다. 플래너 필드절연플레이트(130)는, 그 일 측면과 제1 채널영역(121) 사이의 n형 드리프트영역(106)을 노출시키도록 배치된다. 플래너 필드절연플레이트(130)들은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 플래너 필드절연플레이트(130)들 사이의 n형 드리프트영역(106) 내에는 트랜치 필드절연플레이트(140)들이 배치된다. 즉, 제2 방향을 따라, 플래너 필드절연플레이트(130) 및 트랜치 필드절연플레이트(140)가 교번적으로 배치된다. 따라서 n형 드리프트영역(106) 중 n+형 드레인영역(112)에 인접하는 영역은, 제2 방향을 따라, 플래너 필드절연플레이트(130)가 배치되는 제1 영역과, 트랜치 필드절연플레이트(140)가 배치되는 제2 영역으로 구분될 수 있다.
플래너 필드절연플레이트(130)의 제1 측면(131) 및 트랜치 필드절연플레이트(140)의 제1 측면(141)은, 제2 방향을 향해 연장되는 동일한 제1 연장선(151) 상에 배치된다. 플래너 필드절연플레이트(130)의 제2 측면(132) 및 트랜치 필드절연플레이트(140)의 제2 측면(142)은, 제2 방향을 따라 연장되는 동일한 제2 연장선(152) 상에 배치된다. 이 제2 연장선(152)은, 제2 방향을 향한 n+형 드레인영역(112)의 일 측면의 연장선과 동일할 수 있다. 따라서, 플래너 필드절연플레이트(130) 및 트랜치 필드절연플레이트(140)는, 제1 방향을 따라 측정되는 실질적으로 동일한 길이(L1)를 가질 수 있다. 플래너 필드절연플레이트(130) 및 트랜치 필드절연플레이트(140)는, 제2 방향으로 측정되는 실질적으로 동일한 폭(W1)을 가질 수 있다. 비록 본 평면 구조에 나타나지는 않지만, 플래너 필드절연플레이트(130)는, 그 하부면이 n형 드리프트영역(106) 표면과 같은 수평 레벨에 배치되는 반면, 트랜치 필드절연플레이트(140)는, 그 상부면이 n형 드리프트영역(106) 표면과 같은 수평 레벨에 배치된다. 즉, 플래너 필드절연플레이트(130)의 하부면과 트랜치 필드절연플레이트(140)의 상부면은 동일한 수평 레벨에 배치된다. 트랜치 필드절연플레이트(140)의 제2 측면(142)은 n+형 드레인영역(112)의 일 측면에 직접 접할 수 있다. n+형 드레인영역(112)은 드레인단자(D)에 결합된다.
도 2에 나타낸 바와 같이, 게이트전극층(116)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 플래너 필드절연플레이트(130)의 일부 영역, 및 트랜치 필드절연플레이트(140)의 일부 영역 위에 배치된다. 본 평면 구조에는 나타나지 않지만, 게이트전극층(116)과, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층이 배치된다. 게이트절연층은, 트랜치 필드절연플레이트(140)의 일부 영역 위로 연장될 수도 있다. 게이트전극층(116)의 제1 측면(116-1)은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(116)의 제2 측면(116-2)은, 플래너 필드절연플레이트(130) 및 트랜치 필드절연플레이트(140) 위에 위치한다. 이에 따라 게이트전극층(116)의 일부, 특히 제2 측면(116-2) 쪽으로의 일부 영역은 플래너 필드절연플레이트(130) 및 트랜치 필드절연플레이트(140)와 중첩된다. 게이트전극층(116)은 제2 측면(116-2)으로부터 제1 방향을 따라 돌출되어 구성되는 게이트전극층 연장부분(116E)을 포함한다. 게이트전극층 연장부분(116E)은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(116E)는, 플래너 필드절연플레이트(130)와는 중첩되지 않으면서, 트랜치 필드절연플레이트(140)와는 중첩되도록 배치된다. 게이트전극층(116)은 게이트단자(G)에 결합된다.
도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 3에는 플래너 필드절연플레이트(130)가 배치되는 제1 영역의 단면 구조가 포함되어 있다. 도 3을 참조하면, p형 반도체층(102) 상부영역에 p형 바디영역(104) 및 n형 드리프트영역(106)이 채널길이방향인 제1 방향을 따라 상호 이격되도록 배치된다. p형 반도체층(102)은 p형 반도체기판일 수 있다. p형 반도체층(102)은 반도체기판 상부영역에 형성된 p형 접합영역, 예컨대 p형 웰영역일 수도 있다. p형 반도체층(102)은 반도체기판 위에 형성된 p형 에피택셜층일 수도 있다. p형 바디영역(104) 및 n형 드리프트영역(106) 사이의 p형 반도체층(102) 상부영역은 제1 채널영역(121)으로 정의될 수 있다. p형 바디영역(104) 상부영역에는 p+형 바디컨택영역(108)이 배치된다. p+형 바디컨택영역(108) 양 측면들에는 각각 n+형 소스영역(110)이 배치된다. p+형 바디컨택영역(108) 양 측면들 각각과 n+형 소스영역(110)의 일 측면은 접합면을 구성한다. p+형 바디컨택영역(108) 및 n+형 소스영역(110)은 소스단자(S)에 공통으로 결합된다. n+형 소스영역(110)과 제1 채널영역(121) 사이의 p형 바디영역(104) 상부영역은 제2 채널영역(122)으로 정의될 수 있다. 제1 채널영역(121) 및 제2 채널영역(122)은 전체 채널영역(120)을 구성한다.
n형 드리프트영역(106) 상부영역에는 n+형 드레인영역(112)이 배치된다. n+형 드레인영역(112)은 드레인단자(D)에 결합된다. 제1 영역에서 n형 드리프트영역(106)의 일부 표면 위에는 플래너 필드절연플레이트(130)가 배치된다. 플래너 필드절연플레이트(130)는, n형 드리프트영역(106)의 상부면과 동일한 수평 레벨상의 하부면을 가지며, 이에 따라 플래너 필드절연플레이트(130)가 갖는 두께만큼 n형 드리프트영역(106) 상부면으로부터 수직 방향으로 돌출된다. 플래너 필드절연플레이트(130)은, 제1 방향을 따라서 서로 반대로 배치되는 제1 측면(131) 및 제2 측면(132)을 갖는다. 채널영역(120)을 향해 배치되는 제1 측면(131)은 n형 드리프트영역(106) 내의 축적 영역(accumulation region)(107)을 한정한다. 즉 축적 영역(107)은, 제1 채널영역(121)과 제1 측면(131) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다. n+형 드레인영역(112)을 향해 배치되는 제2 측면(132)은 n+형 드레인영역(112)의 일 측면에 정렬될 수 있다.
채널영역(120) 및 축적영역(107) 위에는 게이트절연층(114)이 배치된다. 게이트절연층(114) 위에는 게이트전극층(116)이 배치된다. 게이트전극층(116)은 게이트단자(G)에 결합된다. 일 예에서 게이트절연층(114)은 옥사이드(oxide)층으로 구성될 수 있으며, 게이트전극층(116)은 불순물이온이 도핑된 폴리실리콘(polysilicon)층으로 구성될 수 있다. 게이트전극층(116)은, 플래너 필드절연플레이트(130) 위로 연장되도록 배치된다. 제1 영역에서, 게이트전극층(116)은 제1 방향을 따라 측정되는 제1 게이트길이(LG1)를 갖는다. 플래너 필드절연플레이트(130) 위에 배치되어 플래너 필드절연플레이트(130)와 수직 방향으로 중첩되는 게이트전극층(116) 부분은 도전성 필드플레이트로 작용할 수 있다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 4에는 트랜치 필드절연플레이트(140)가 배치되는 제2 영역의 단면 구조가 포함되어 있다. 도 4에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다. 도 4를 참조하면, 제2 영역에서 n형 드리프트영역(106) 내에는 트랜치 필드절연플레이트(140)가 배치된다. 트랜치 필드절연플레이트(140)는, n형 드리프트영역(106) 상부면으로부터 일정 깊이로 형성된 트랜치 내부가 절연층으로 채워지는 구조로 구성될 수 있다. 이에 따라 트랜치 필드절연플레이트(140)는, n형 드리프트영역(106)의 상부면과 동일한 수평 레벨상의 상부면을 갖는다. 일 예에서 트랜치 필드절연플레이트(140)는 n+형 드레인영역(112)의 접합 깊이보다 큰 두께를 가질 수 있다. 트랜치 필드절연플레이트(140)은, n형 드리프트영역(106) 내에서, 제1 방향을 따라 서로 반대로 배치되는 제1 측면(141) 및 제2 측면(142)을 갖는다. 채널영역(120)을 향해 배치되는 제1 측면(141)은 n형 드리프트영역(106) 내의 축적 영역(107)을 한정한다. 즉 축적 영역(107)은, 제1 채널영역(121)과 제1 측면(141) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다. n+형 드레인영역(112)을 향해 배치되는 제2 측면(142)은 n+형 드레인영역(112)의 일 측면에 직접 접한다.
채널영역(120), 축적영역(107), 및 트랜치 필드절연플레이트(140)의 일부 상부면 위에는 게이트절연층(114)이 배치된다. 게이트절연층(114) 위에는 게이트전극층(116)이 배치된다. 제2 영역에서, 게이트전극층(116)은 게이트전극층 연장부분(116E)을 포함할 수 있다. 게이트전극층 연장부분(116E)은, 게이트전극층(116)의 단부로부터 n+형 드레인영역(112) 방향을 향해 연장되도록 배치된다. 이에 따라, 제2 영역에서, 게이트전극층(116)은, 제1 영역에서의 게이트전극층(116)의 제1 게이트길이(LG1)에 게이트전극층 연장부분(116E)의 길이(LG2)를 합한 제2 게이트길이(LG3=LG1+LG2)를 갖는다. 트랜치 필드절연플레이트(140)와 수직 방향으로 중첩되도록 트랜치 필드절연플레이트(140) 위에 배치되는 게이트전극층(116) 부분은 도전성 필드플레이트로 작용할 수 있다.
도 1 내지 도 4를 참조하여 설명한 바와 같이, 본 예에 따른 수평형 전력용 집적소자(100)에 있어서, 제2 방향을 따라 n형 드리프트영역(106)의 제1 영역 및 제2 영역이 교번적으로 배치된다. n형 드리프트영역(106)의 제1 영역에는, n형 드리프트영역(106) 상부면 위에 플래너 필드절연플레이트(130)가 배치된다. n형 드리프트영역(106)의 제2 영역에는, n형 드리프트영역(106) 내에 트랜치 필드절연플레이트(140)가 배치된다. 제2 영역에서, 트랜치 필드절연플레이트(140)는, n형 드리프트영역(106) 내에서의 캐리어들의 드리프트 길이를 증가시키고, 이에 따라 n형 드리프트영역(106)과 접하는 제1 채널영역(121) 단부에서의 피크 전계(peak electric field)의 세기를 낮게 해주어 전력용 집적소자(100)의 드레인 접합 브레이크다운 전압을 증가시킨다.
그러나 제2 영역에서 캐리어들은 트랜치 필드절연플레이트(140)의 측면들 및 하부면을 따라 이동하며, 이에 따라 n형 드리프트영역(106) 내에서의 캐리어들의 드리프트 길이가 증가하여 소자의 온 저항이 증가될 수 있다. 이와 같은 온 저항의 증가는, 제1 영역에서의 n형 드리프트영역(106)의 상대적으로 짧은 드리프트 길이로 인해 보상될 수 있다. 즉 제1 영역에서 캐리어들은, 플래너 필드절연플레이트(130) 하부의 n형 드리프트영역(106) 상부 표면 부근을 따라 이동한다. 따라서 제1 영역에서 n형 드리프트영역(106)은 제2 영역에서의 n형 드리프트영역(106)에 비하여 짧은 드리프트 길이를 가지며, 이에 따라 제2 영역에서의 온 저항 증가가 보상된다. 트랜치 필드절연플레이트(140)가 제2 영역의 n형 드리프트영역(106) 내에만 배치됨으로써, 제1 영역에서의 드레인 접합 브레이크다운 전압의 감소는, 제1 영역에 배치되는 플래너 필드절연플레이트(130)에 의해 보상될 수 있다. 따라서 본 예에 따른 전력용 집적소자(100)는 드레인 접합 브레이크다운 전압 특성을 유지하면서, 온 저항 특성을 향상시킬 수 있다.
도 5는 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 6은 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다. 도 5 및 도 6에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 5 및 도 6을 참조하면, n형 드리프트영역(106) 중 n+형 드레인영역(112)에 인접하는 영역은, 채널 폭 방향인 제2 방향을 따라, 플래너 필드절연플레이트(230)가 배치되는 제1 영역과, 트랜치 필드절연플레이트(240)가 배치되는 제2 영역으로 구분될 수 있다. 플래너 필드절연플레이트(230)과 트랜치 필드절연플레이트(240)는, 제2 방향을 따라 교번적으로 배치된다. 플래너 필드절연플레이트(230)는 n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 위에 배치된다. 트랜치 필드절연플레이트(240)는, n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 내에 배치된다. 제1 방향을 따라 플래너 필드절연플레이트(230)가 배치되는 제1 영역의 단면 구조와, 제1 방향을 따라 트랜치 필드절연플레이트(240)가 배치되는 제2 영역의 단면 구조는, 각각 도 3 및 도 4를 참조하여 설명한 바와 동일하다. 플래너 필드절연플레이트(230)의 제1 측면(231) 및 트랜치 필드절연플레이트(240)의 제1 측면(241)은, 제2 방향을 향해 연장되는 동일한 제1 연장선(251) 상에 배치된다. 플래너 필드절연플레이트(230)의 제2 측면(232) 및 트랜치 필드절연플레이트(240)의 제2 측면(242)은, 제2 방향을 따라 연장되는 동일한 제2 연장선(252) 상에 배치된다. 이 제2 연장선(252)은, 제2 방향을 향한 n+형 드레인영역(112)의 일 측면의 연장선과 동일할 수 있다. 따라서, 플래너 필드절연플레이트(230) 및 트랜치 필드절연플레이트(240)는, 제1 방향을 따라 측정되는 실질적으로 동일한 길이(L2)를 가질 수 있다.
게이트전극층(216)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 플래너 필드절연플레이트(230)의 일부 영역, 및 트랜치 필드절연플레이트(240)의 일부 영역 위에 배치된다. 본 평면 구조에는 나타나지 않지만, 게이트전극층(216)과, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층이 배치된다. 게이트절연층은, 트랜치 필드절연플레이트(240)의 일부 영역 위로 연장될 수도 있다. 게이트전극층(216)의 제1 측면(216-1)은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(216)의 제2 측면(216-2)은, 플래너 필드절연플레이트(230) 및 트랜치 필드절연플레이트(240) 위에 위치한다. 이에 따라 게이트전극층(216)의 일부, 특히 제2 측면(216-2) 쪽으로의 일부 영역은 플래너 필드절연플레이트(230) 및 트랜치 필드절연플레이트(240)와 중첩된다. 게이트전극층(216)은 제2 측면(216-2)으로부터 제1 방향을 따라 돌출되어 구성되는 게이트전극층 연장부분(216E)을 포함한다. 게이트전극층 연장부분(216E)은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(216E)는, 플래너 필드절연플레이트(230)와는 중첩되지 않으면서, 트랜치 필드절연플레이트(240)와는 중첩되도록 배치된다. 게이트전극층(216)은 게이트단자(G)에 결합된다.
플래너 필드절연플레이트(230)는, 제2 방향으로 측정되는 제1 폭(W2)을 갖는다. 트랜치 필드절연플레이트(240)는, 제2 방향으로 측정되는 실질적으로 제2 폭(W3)을 갖는다. 트랜치 필드절연플레이트(240)의 제2 폭(W3)은 플래너 필드절연플레이트(230)의 제1 폭(W2)보다 크다. 따라서 본 예에 따른 수평형 전력용 집적소자(200)는, n형 드리프트영역(106) 내에서 상대적으로 긴 드리프트 길이를 갖는 제2 영역의 폭(즉, 트랜치 필드절연플레이트(240)의 제2 폭(W3))이 상대적으로 짧은 드리프트 길이를 갖는 제1 영역의 폭(즉, 플래너 필드절연플레이트(230)의 제1 폭(W2))보다 큼에 따라, 온 저항의 감소는 작을 수 있지만, 트랜치 필드절연플레이트(240)에 의한 브레이크다운 전압 증가는 더 커질 수 있다. 이에 따라 본 예에 따른 수평형 전력용 집적소자(200)는, 온 저항보다는 브레이크다운 전압 특성 특성이 상대적으로 중요한 영향을 끼치는 응용분야에 적용될 수 있다.
도 7은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 8은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다. 도 7 및 도 8에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 7 및 도 8을 참조하면, n형 드리프트영역(106) 중 n+형 드레인영역(112)에 인접하는 영역은, 채널 폭 방향인 제2 방향을 따라, 플래너 필드절연플레이트(330)가 배치되는 제1 영역과, 트랜치 필드절연플레이트(340)가 배치되는 제2 영역으로 구분될 수 있다. 플래너 필드절연플레이트(330)과 트랜치 필드절연플레이트(340)는, 제2 방향을 따라 교번적으로 배치된다. 플래너 필드절연플레이트(330)는 n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 위에 배치된다. 트랜치 필드절연플레이트(340)는, n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 내에 배치된다. 제1 방향을 따라 플래너 필드절연플레이트(330)가 배치되는 제1 영역의 단면 구조와, 제1 방향을 따라 트랜치 필드절연플레이트(340)가 배치되는 제2 영역의 단면 구조는, 각각 도 3 및 도 4를 참조하여 설명한 바와 동일하다. 플래너 필드절연플레이트(330)의 제1 측면(331) 및 트랜치 필드절연플레이트(340)의 제1 측면(341)은, 제2 방향을 향해 연장되는 동일한 제1 연장선(351) 상에 배치된다. 플래너 필드절연플레이트(330)의 제2 측면(332) 및 트랜치 필드절연플레이트(340)의 제2 측면(342)은, 제2 방향을 따라 연장되는 동일한 제2 연장선(352) 상에 배치된다. 이 제2 연장선(352)은, 제2 방향을 향한 n+형 드레인영역(112)의 일 측면의 연장선과 동일할 수 있다. 따라서, 플래너 필드절연플레이트(330) 및 트랜치 필드절연플레이트(340)는, 제1 방향을 따라 측정되는 실질적으로 동일한 길이(L3)를 가질 수 있다.
게이트전극층(316)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 플래너 필드절연플레이트(330)의 일부 영역, 및 트랜치 필드절연플레이트(340)의 일부 영역 위에 배치된다. 본 평면 구조에는 나타나지 않지만, 게이트전극층(316)과, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층이 배치된다. 게이트절연층은, 트랜치 필드절연플레이트(340)의 일부 영역 위로 연장될 수도 있다. 게이트전극층(316)의 제1 측면(316-1)은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(316)의 제2 측면(316-2)은, 플래너 필드절연플레이트(330) 및 트랜치 필드절연플레이트(340) 위에 위치한다. 이에 따라 게이트전극층(316)의 일부, 특히 제2 측면(316-2) 쪽으로의 일부 영역은 플래너 필드절연플레이트(330) 및 트랜치 필드절연플레이트(340)와 중첩된다. 게이트전극층(316)은 제2 측면(316-2)으로부터 제1 방향을 따라 돌출되어 구성되는 게이트전극층 연장부분(316E)을 포함한다. 게이트전극층 연장부분(316E)은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(316E)는, 플래너 필드절연플레이트(330)와는 중첩되지 않으면서, 트랜치 필드절연플레이트(340)와는 중첩되도록 배치된다. 게이트전극층(316)은 게이트단자(G)에 결합된다.
플래너 필드절연플레이트(330)는, 제2 방향으로 측정되는 제1 폭(W4)을 갖는다. 트랜치 필드절연플레이트(340)는, 제2 방향으로 측정되는 제2 폭(W5)을 갖는다. 트랜치 필드절연플레이트(340)의 제2 폭(W5)은 플래너 필드절연플레이트(330)의 제1 폭(W4)보다 작다. 따라서 본 예에 따른 수평형 전력용 집적소자(300)는, n형 드리프트영역(106) 내에서 상대적으로 긴 드리프트 길이를 갖는 제2 영역의 폭(즉, 트랜치 필드절연플레이트(340)의 제2 폭(W5))이 상대적으로 짧은 드리프트 길이를 갖는 제1 영역의 폭(즉, 플래너 필드절연플레이트(330)의 제1 폭(W4))보다 작음에 따라, 브레이크다운 전압은 다소 감소될 수 있지만, 온 저항을 더 감소시킬 수 있다. 이에 따라 본 예에 따른 수평형 전력용 집적소자(300)는, 브레이크다운 전압 특성보다는 온 저항 특성이 상대적으로 중요한 영향을 끼치는 응용분야에 적용될 수 있다.
도 9는 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 10은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다. 또한 도 11 및 도 12는 각각 도 10의 선 III-III' 및 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 9 내지 도 12에서 도 1 내지 도 4와 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 9 내지 도 12를 참조하면, n형 드리프트영역(106) 중 n+형 드레인영역(112)에 인접하는 영역은, 채널 폭 방향인 제2 방향을 따라, 플래너 필드절연플레이트(430)가 배치되는 제1 영역과, 트랜치 필드절연플레이트(440)가 배치되는 제2 영역으로 구분될 수 있다. 플래너 필드절연플레이트(430)과 트랜치 필드절연플레이트(440)는, 제2 방향을 따라 교번적으로 배치된다. 플래너 필드절연플레이트(430)는 n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 위에 배치된다. 트랜치 필드절연플레이트(440)는, n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 내에 배치된다. 플래너 필드절연플레이트(430) 및 트랜치 필드절연플레이트(440)는, 제2 방향으로 측정되는 실질적으로 동일한 폭(W6)을 가질 수 있다.
플래너 필드절연플레이트(430)의 제1 측면(431)은, 제2 방향을 향해 연장되는 제1 연장선(451) 상에 배치된다. 반면에 트랜치 필드절연플레이트(440)의 제1 측면(441)은, 제2 방향을 향해 연장되는 제1 연장선(451) 상에서 n+형 드레인영역(112) 쪽으로 일정 간격 떨어져 있는 연장선 상에 배치된다. 플래너 필드절연플레이트(430)의 제2 측면(432) 및 트랜치 필드절연플레이트(440)의 제2 측면(442)은, 제2 방향을 따라 연장되는 동일한 제2 연장선(452) 상에 배치된다. 이 제2 연장선(452)은, 제2 방향을 향한 n+형 드레인영역(112)의 일 측면의 연장선과 동일할 수 있다. 따라서, 채널길이방향인 제1 방향을 따라 측정되는 플래너 필드절연플레이트(430)의 제1 길이(L4)는, 제1 방향을 따라 측정되는 트랜치 필드절연플레이트(440)의 제2 길이(L5)보다 크다.
게이트전극층(416)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 플래너 필드절연플레이트(430)의 일부 영역, 및 트랜치 필드절연플레이트(440)의 일부 영역 위에 배치된다. 게이트전극층(416)은 게이트단자(G)에 결합된다. 도 11 및 도 12에 나타낸 바와 같이, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층(414)이 배치된다. 게이트절연층(414)은, 트랜치 필드절연플레이트(440)의 일부 영역 위로 연장될 수도 있다. 게이트전극층(416)의 제1 측면(416-1)은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(416)의 제2 측면(416-2)은, 플래너 필드절연플레이트(430) 및 트랜치 필드절연플레이트(440) 위에 위치한다. 이에 따라 게이트전극층(416)의 일부, 특히 제2 측면(416-2) 쪽으로의 일부 영역은 플래너 필드절연플레이트(430) 및 트랜치 필드절연플레이트(440)와 중첩된다. 게이트전극층(416)은 제2 측면(416-2)으로부터 제1 방향을 따라 돌출되어 구성되는 게이트전극층 연장부분(416E)을 포함한다. 게이트전극층 연장부분(416E)은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(416E)는, 플래너 필드절연플레이트(430)와는 중첩되지 않으면서, 트랜치 필드절연플레이트(440)와는 중첩되도록 배치된다.
도 11에 나타낸 바와 같이, 플래너 필드절연플레이트(430)가 배치되는 제1 영역에서, 게이트전극층(416)은 제1 방향을 따라 측정되는 제1 게이트길이(LG4)를 갖는다. 플래너 필드절연플레이트(430) 위에 배치되어 플래너 필드절연플레이트(430)와 수직 방향으로 중첩되는 게이트전극층(416) 부분은 도전성 필드플레이트로 작용할 수 있다. 반면에 도 12에 나타낸 바와 같이, 트랜치 필드절연플레이트(440)가 배치되는 제2 영역에서, 게이트전극층(416)은, 제1 영역에서의 게이트전극층(416)의 제1 게이트길이(LG4)에 게이트전극층 연장부분(416E)의 길이(LG5)를 합한 제2 게이트길이(LG6=LG4+LG5)를 갖는다. 트랜치 필드절연플레이트(440)와 수직 방향으로 중첩되도록 트랜치 필드절연플레이트(440) 위에 배치되는 게이트전극층(416) 부분 또한 도전성 필드플레이트로 작용할 수 있다.
도 11에 나타낸 바와 같이, 플래너 필드절연플레이트(430)은, n형 드리프트영역(106) 내에서, 제1 방향을 따라 서로 반대로 배치되는 제1 측면(431) 및 제2 측면(432)을 갖는다. 플래너 필드절연플레이트(430)의 양 측면들(431, 432) 중 채널영역(120)을 향해 배치되는 제1 측면(431)은 n형 드리프트영역(106) 내의 제1 축적 영역(407-1)을 한정한다. 즉 제1 축적 영역(407-1)은, 제1 채널영역(121)과 제1 측면(431) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다. 마찬가지로 도 12에 나타낸 바와 같이, 트랜치 필드절연플레이트(440)은, n형 드리프트영역(106) 내에서, 제1 방향을 따라 서로 반대로 배치되는 제1 측면(441) 및 제2 측면(442)을 갖는다. 채널영역(120)을 향해 배치되는 제1 측면(441)은 n형 드리프트영역(106) 내의 제2 축적 영역(407-2)을 한정한다. 즉 제2 축적 영역(407-2)은, 제1 채널영역(121)과 제1 측면(441) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다.
트랜치 필드절연플레이트(440)의 제2 길이(L5)가 플래너 필드절연플레이트(430)의 제1 길이(L4)보다 짧음에 따라, 제2 축적 영역(407-2)의 제1 방향으로의 길이는, 제1 축적 영역(407-2)의 제1 방향으로의 길이보다 상대적으로 길다. 플래너 필드절연플레이트(430)가 배치되는 제1 영역에서 캐리어는 n형 드리프트영역(106) 표면을 따라 이동하지만, 트랜치 필드절연플레이트(440)가 배치되는 제2 영역에서 캐리어는 트랜치 필드절연플레이트(440)의 측면들 및 하부면을 따라 이동한다. 따라서 트랜치 필드절연플레이트(440)가 배치되는 영역에서 온 저항은 증가된다. 본 예에 따른 수평형 전력용 집적소자(400)에 있어서, 트랜치 필드절연플레이트(440)에 의한 온 저항 증가는, 플래너 필드절연플레이트(430)가 배치되는 제1 영역에서의 온 저항 감소로 보상될 수 있으며, 더욱이 트랜치 필드절연플레이트(440)가 배치되는 제2 영역에서의 제2 축적 영역(407-2)의 길이가 상대적으로 크므로, 트랜치 필드절연플레이트(440)에 의한 온 저항 증가를 추가적으로 보상할 수 있다.
도 13은 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 생략한 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 14는 또 다른 예에 따른 수평형 전력용 집적소자에서 게이트전극층을 포함한 평면 구조를 나타내 보인 레이아웃도이다. 또한 도 15 및 도 16은 각각 도 14의 선 V-V' 및 선 VI-VI'를 따라 절단하여 나타내 보인 단면도이다. 도 13 내지 도 16에서 도 1 내지 도 4와 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 13 내지 도 16을 참조하면, n형 드리프트영역(106) 중 n+형 드레인영역(112)에 인접하는 영역은, 채널 폭 방향인 제2 방향을 따라, 플래너 필드절연플레이트(530)가 배치되는 제1 영역과, 트랜치 필드절연플레이트(540)가 배치되는 제2 영역으로 구분될 수 있다. 플래너 필드절연플레이트(530)과 트랜치 필드절연플레이트(540)는, 제2 방향을 따라 교번적으로 배치된다. 플래너 필드절연플레이트(530)는 n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 위에 배치된다. 트랜치 필드절연플레이트(540)는, n+형 드레인영역(112)과 제1 채널영역(121) 사이의 n형 드리프트영역(106) 내에 배치된다. 플래너 필드절연플레이트(530) 및 트랜치 필드절연플레이트(540)는, 제2 방향으로 측정되는 실질적으로 동일한 폭(W7)을 가질 수 있다.
트랜치 필드절연플레이트(540)의 제1 측면(541)은, 제2 방향을 향해 연장되는 제1 연장선(551) 상에 배치된다. 반면에 플래너 필드절연플레이트(530)의 제1 측면(531)은, 제2 방향을 향해 연장되는 제1 연장선(551) 상에서 n+형 드레인영역(112) 쪽으로 일정 간격 떨어져 있는 연장선 상에 배치된다. 플래너 필드절연플레이트(530)의 제2 측면(532) 및 트랜치 필드절연플레이트(540)의 제2 측면(542)은, 제2 방향을 따라 연장되는 동일한 제2 연장선(552) 상에 배치된다. 이 제2 연장선(552)은, 제2 방향을 향한 n+형 드레인영역(112)의 일 측면의 연장선과 동일할 수 있다. 따라서, 채널길이방향인 제1 방향을 따라 측정되는 플래너 필드절연플레이트(430)의 제1 길이(L6)는, 제1 방향을 따라 측정되는 트랜치 필드절연플레이트(540)의 제2 길이(L7)보다 작다.
게이트전극층(516)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 플래너 필드절연플레이트(530)의 일부 영역, 및 트랜치 필드절연플레이트(540)의 일부 영역 위에 배치된다. 게이트전극층(516)은 게이트단자(G)에 결합된다. 도 15 및 도 16에 나타낸 바와 같이, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층(514)이 배치된다. 게이트절연층(514)은, 트랜치 필드절연플레이트(540)의 일부 영역 위로 연장될 수도 있다. 게이트전극층(516)의 제1 측면(516-1)은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(516)의 제2 측면(516-2)은, 플래너 필드절연플레이트(530) 및 트랜치 필드절연플레이트(540) 위에 위치한다. 이에 따라 게이트전극층(516)의 일부, 특히 제2 측면(516-2) 쪽으로의 일부 영역은 플래너 필드절연플레이트(530) 및 트랜치 필드절연플레이트(540)와 중첩된다. 게이트전극층(516)은 제2 측면(516-2)으로부터 제1 방향을 따라 돌출되어 구성되는 게이트전극층 연장부분(516E)을 포함한다. 게이트전극층 연장부분(516E)은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(516E)는, 플래너 필드절연플레이트(530)와는 중첩되지 않으면서, 트랜치 필드절연플레이트(540)와는 중첩되도록 배치된다.
도 15에 나타낸 바와 같이, 플래너 필드절연플레이트(530)가 배치되는 제1 영역에서, 게이트전극층(516)은 제1 방향을 따라 측정되는 제1 게이트길이(LG7)를 갖는다. 플래너 필드절연플레이트(530) 위에 배치되어 플래너 필드절연플레이트(530)와 수직 방향으로 중첩되는 게이트전극층(516) 부분은 도전성 필드플레이트로 작용할 수 있다. 반면에 도 16에 나타낸 바와 같이, 트랜치 필드절연플레이트(540)가 배치되는 제2 영역에서, 게이트전극층(516)은, 제1 영역에서의 게이트전극층(516)의 제1 게이트길이(LG7)에 게이트전극층 연장부분(516E)의 길이(LG8)를 합한 제2 게이트길이(LG9=LG7+LG8)를 갖는다. 트랜치 필드절연플레이트(540)와 수직 방향으로 중첩되도록 트랜치 필드절연플레이트(540) 위에 배치되는 게이트전극층(516) 부분 또한 도전성 필드플레이트로 작용할 수 있다.
도 13에 나타낸 바와 같이, 플래너 필드절연플레이트(530)은, n형 드리프트영역(106) 내에서, 제1 방향을 따라 서로 반대로 배치되는 제1 측면(531) 및 제2 측면(532)을 갖는다. 플래너 필드절연플레이트(530)의 양 측면들(531, 532) 중 채널영역(120)을 향해 배치되는 제1 측면(531)은 n형 드리프트영역(106) 내의 제1 축적 영역(507-1)을 한정한다. 즉 제1 축적 영역(507-1)은, 제1 채널영역(121)과 제1 측면(531) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다. 마찬가지로 도 16에 나타낸 바와 같이, 트랜치 필드절연플레이트(540)은, n형 드리프트영역(106) 내에서, 제1 방향을 따라 서로 반대로 배치되는 제1 측면(541) 및 제2 측면(542)을 갖는다. 채널영역(120)을 향해 배치되는 제1 측면(541)은 n형 드리프트영역(106) 내의 제2 축적 영역(507-2)을 한정한다. 즉 제2 축적 영역(507-2)은, 제1 채널영역(211)과 제1 측면(541) 사이의 n형 드리프트영역(106) 상부영역으로 정의될 수 있다.
플래너 필드절연플레이트(540)의 제1 길이(L6)가 트랜치 필드절연플레이트(540)의 제2 길이(L7)보다 짧으므로, 제1 측적 영역(507-1)의 제1 방향으로의 길이는, 제2 축적 영역(507-2)의 제1 방향으로의 길이보다 상대적으로 길다. 플래너 필드절연플레이트(530)가 배치되는 제1 영역에서 캐리어는 n형 드리프트영역(106) 표면을 따라 이동하지만, 트랜치 필드절연플레이트(540)가 배치되는 제2 영역에서 캐리어는 트랜치 필드절연플레이트(540)의 측면들 및 하부면을 따라 이동한다. 따라서 트랜치 필드절연플레이트(540)가 배치되는 영역에서 온 저항은 증가된다. 본 예에 따른 수평형 전력용 집적소자(500)에 있어서, 트랜치 필드절연플레이트(540)에 의한 온 저항 증가는, 플래너 필드절연플레이트(530)가 배치되는 제1 영역에서 캐리어들이 n+형 드리프트영역(106)의 표면을 따라 이동함으로써 보상될 수 있으며, 더욱이 플래너 필드절연플레이트(530)가 배치되는 제1 영역에서의 제1 축적 영역(507-1)의 길이를 더 증가시킴으로써 트랜치 필드절연플레이트(540)에 의한 온 저항 증가를 추가적으로 보상할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...수평형 전력용 집적소자 102...p형 반도체층
104...p형 바디영역 106...n형 드리프트영역
108...p+형 바디컨택영역 110...n+형 소스영역
112...n+형 드레인영역 114...게이트절연층
116...게이트전극층 120...채널영역
121...제1 채널영역 122...제2 채널영역
130...플래너 필드절연플레이트 140...트랜치 필드절연플레이트

Claims (22)

  1. 제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역;
    상기 반도체층 내에서 상기 드레인영역을 둘러싸면서, 상기 제1 방향을 따라 상기 소스영역과는 채널영역에 의해 이격되도록 배치되는 제2 도전형의 드리프트영역;
    상기 드리프트영역 위에서 상기 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들;
    상기 드리프트영역 내에서 각각이 상기 제2 방향을 따라 상기 플래너 필드절연플레이트들 사이에 배치되는 복수개의 트랜치 필드절연플레이트들;
    상기 채널영역 위와 상기 드리프트영역의 일부 표면 위에 배치되는 게이트절연층; 및
    상기 게이트절연층 위에 배치되는 게이트전극층을 포함하는 수평형 전력용 집적소자.
  2. 제1항에 있어서,
    상기 소스영역을 둘러싸면서 상기 드리프트영역과 제1 방향을 따라 이격되도록 상기 반도체층 내에 배치되는 제1 도전형의 바디영역을 더 포함하는 수평형 전력용 집적소자.
  3. 제2항에 있어서,
    상기 채널영역은, 상기 바디영역과 상기 드리프트영역 사이의 제1 채널영역과, 상기 소스영역과 상기 제1 채널영역 사이의 제2 채널영역을 포함하는 수평형 전력용 집적소자.
  4. 제1항에 있어서,
    상기 소스영역, 드레인영역, 및 드리프트영역은 상기 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는 수평형 전력용 집적소자.
  5. 제1항에 있어서,
    상기 플래너 필드절연플레이트들은 상기 채널영역 및 드레인영역 사이의 드리프트영역 위에 배치되고,
    상기 트랜치 필드절연플레이트들은 상기 채널영역 및 드레인영역 사이의 드리프트영역 내에 배치되는 수평형 전력용 집적소자.
  6. 제5항에 있어서,
    상기 플래너 필드절연플레이트들 각각은 상기 드리프트영역의 상부면과 동일한 수평 레벨상의 하부면을 갖는 수평형 전력용 집적소자.
  7. 제6항에 있어서,
    상기 트랜치 필드절연플레이트들 각각은 상기 드리프트영역의 상부면과 동일한 수평 레벨상의 상부면을 갖는 수평형 전력용 집적소자.
  8. 제7항에 있어서,
    상기 플래너 필드절연플레이트들 각각 및 트랜치 필드절연플레이트들 각각은, 상기 채널영역에 인접하는 상기 드리프트영역 내의 축적영역을 노출시키는 수평형 전력용 집적소자.
  9. 제8항에 있어서,
    상기 게이트절연층 및 게이트전극층은, 상기 채널영역 및 축적영역 위에 배치되는 수평형 전력용 집적소자.
  10. 제9항에 있어서,
    상기 게이트절연층은, 상기 트랜치 필드절연플레이트들 위로 연장되도록 배치되고,
    상기 게이트전극층은 상기 플래너 필드절연플레이트들 및 트랜치 필드절연플레이트들 위로 연장되도록 배치되는 수평형 전력용 집적소자.
  11. 제10항에 있어서,
    상기 게이트전극층은, 상기 게이트전극층의 단부로부터 상기 드레인영역 방향을 향해 연장되도록 배치되는 복수개의 게이트전극층 연장부분들을 포함하는 수평형 전력용 집적소자.
  12. 제11항에 있어서,
    상기 게이트전극층 연장부분들은, 상기 제2 방향을 따라 일정 간격 이격되도록 배치되는 수평형 전력용 집적소자.
  13. 제11항에 있어서,
    상기 게이트전극층 연장부분들 각각은, 상기 플래너 필드절연플레이트와는 중첩되지 않으면서, 상기 트랜치 필드절연플레이트와는 중첩되도록 배치되는 수평형 전력용 집적소자.
  14. 제1항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭과, 상기 트랜치 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭은 실질적으로 동일한 수평형 전력용 집적소자.
  15. 제1항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭은, 상기 트랜치 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭보다 작은 수평형 전력용 집적소자.
  16. 제1항에 있어서,
    상기 플래너 필드절연플레이트들 각각의 양 측면들 중 상기 드레인영역을 향해 배치되는 측면과, 상기 트랜치 필드절연플레이트들 각각의 양 측면들 중 상기 드레인영역을 향해 배치되는 측면은 모두 상기 드레인영역의 일 측면에 정렬되는 수평형 전력용 집적소자.
  17. 제16항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭은, 상기 트랜치 필드절연플레이트의 상기 제2 방향을 따라 측정되는 폭보다 큰 수평형 전력용 집적소자.
  18. 제16항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이와, 상기 트랜치 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이는 실질적으로 동일한 수평형 전력용 집적소자.
  19. 제16항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이는, 상기 트랜치 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이보다 긴 수평형 전력용 집적소자.
  20. 제16항에 있어서,
    상기 플래너 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이는, 상기 트랜치 필드절연플레이트의 상기 제1 방향을 따라 측정되는 길이보다 짧은 수평형 전력용 집적소자.
  21. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 수평형 전력용 집적소자.
  22. 제1항에 있어서,
    상기 제1 방향은 채널길이 방향이고, 상기 제2 방향은 채널폭 방향인 수평형 전력용 집적소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190140205A (ko) * 2018-06-11 2019-12-19 에스케이하이닉스 시스템아이씨 주식회사 고전압 반도체소자 및 그 제조방법
KR20210028106A (ko) * 2019-08-29 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 연장부들을 갖는 고전압 디바이스
US11329128B2 (en) 2019-08-29 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with gate extensions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341714A1 (en) * 2012-06-20 2013-12-26 Samsung Electronics Co., Ltd. Semiconductor device having power metal-oxide-semiconductor transistor
CN103594517A (zh) * 2013-10-24 2014-02-19 中国科学院上海微系统与信息技术研究所 一种多栅soi-ldmos器件结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341714A1 (en) * 2012-06-20 2013-12-26 Samsung Electronics Co., Ltd. Semiconductor device having power metal-oxide-semiconductor transistor
CN103594517A (zh) * 2013-10-24 2014-02-19 中国科学院上海微系统与信息技术研究所 一种多栅soi-ldmos器件结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190140205A (ko) * 2018-06-11 2019-12-19 에스케이하이닉스 시스템아이씨 주식회사 고전압 반도체소자 및 그 제조방법
US11908916B2 (en) 2018-06-11 2024-02-20 Sk Hynix System Ic Inc. High voltage semiconductor device including a doped gate electrode
KR20210028106A (ko) * 2019-08-29 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 연장부들을 갖는 고전압 디바이스
US11329128B2 (en) 2019-08-29 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with gate extensions
US11908891B2 (en) 2019-08-29 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with gate extensions

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