CN117438467A - 一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法 - Google Patents

一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法 Download PDF

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Abstract

本发明提供一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法，该SiC UMOS包括：P柱、N‑drift层和埋P层；所述P柱位于P+层和所述埋P层之间，并与P+层和所述埋P层邻接；所述N‑drift层包括位于衬底上方的第一部分和位于所述埋P层之间的第二部本发明利用在N‑drift层两侧的埋P层来减小沟槽底部拐角处的电场强度，并且还增加了P柱介质层和CSL层，用于平滑电场和减小SiC UMOS的导通电阻，解决了现有技术中采用P+屏蔽层保护栅极氧化层的同时提高了导通电阻的缺点，本发明在保护栅极氧化层的同时具有较低的导通电阻，提升了SiC UMOS的电流密度。

Description

一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法。
背景技术
栅极氧化物是将MOSFET(金属氧化物半导体场效应晶体管)的栅极端子与下面的源极和漏极端子以及晶体管导通时连接源极和漏极的导电通道分开的介电层.栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，因此栅极可以承受高达5MV/cm的横向电场，以强烈调制沟道的电导。
在栅极氧化物上方是一个薄电极层，由导体制成，导体可以是铝、高掺杂硅、钨等难熔金属、硅化物或这些层的夹层。该栅电极通常称为栅极金属或栅极导体。栅极氧化物的电气特性对于栅极下方导电沟道区域的形成至关重要。在NMOS型器件中，栅极氧化物下方的区域是P型半导体衬底表面上的薄N型反型层。它是由施加的栅极电压VG的氧化物电场引起的，这被称为反转通道。它是允许电子从源极流向漏极的传导通道。对栅极氧化层施加过大的应力是MOS器件的常见故障模式，可能会导致栅极破裂或应力引起的泄漏电流。
栅极氧化层主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷。普遍认为在硅附近100nm厚的氧化层区是属于缺陷较多的区，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，导致沟槽底部拐角处的栅极氧化层容易被较大的电场击穿，现有技术中为了保护沟槽下方拐角处的栅极氧化层，在沟槽底部引入了P+屏蔽区，但是P+屏蔽区会与N-drift层形成JFET，增大导通电阻，降低SiC UMOS的器件性能。
发明内容
本发明的目的是提供一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法，该SiC UMOS利用在N-drift层两侧的埋P层来减小沟槽底部拐角处的电场强度，并且还增加了P柱介质层和CSL层，用于平滑电场和减小SiC UMOS的导通电阻，解决了现有技术中采用P+屏蔽层保护栅极氧化层的同时提高了导通电阻的缺点，本发明在保护栅极氧化层的同时具有较低的导通电阻，提升了SiC UMOS的电流密度。
一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，包括：P柱、N-drift层和埋P层；
所述P柱位于P+层和所述埋P层之间，并与P+层和所述埋P层邻接；
所述N-drift层包括位于衬底上方的第一部分和位于所述埋P层之间的第二部分；
所述N-drift层的第二部分位于所述N-drift层的第一部分的上方并与所述埋P层邻接；
所述埋P层位于N-drift层第二部分的两侧。
优选地，所述埋P层的厚度为0.4um。
优选地，所述P柱的掺杂浓度为1016cm-3。
优选地，所述埋P层的掺杂浓度为1017cm-3。
优选地，所述埋P层的顶面与沟槽的低面之间的距离大于1um。
优选地，还包括：CSL层；
所述CSL层位于P+层、P-well层和沟槽下方并与P+层、P-well层和沟槽邻接。
优选地，所述CSL层的掺杂浓度为1016cm-3。
优选地，还包括：源极、漏极、栅极、衬底、P-well层、N+层和P+层；
所述漏极位于所述衬底下方；
所述衬底位于所述N-drift层下方；
所述N-drift层位于所述P-well层下方；
所述P-well层位于所述N+层下方；
所述P+层位于所述N+层和所述P-well层侧壁；
所述源极位于所述P+层和所述N+层上方；
所述栅极位于沟槽中。
一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS制备方法，包括：
在N-drift层上层离子注入形成埋P层；
蚀刻所述N-drift层上层形成沟槽；
在N-drift层上层离子注入形成P+层、P-well层和N+层；
沉积源极和漏极，在沟槽中沉积栅极。
优选地，所述在N-drift层上层离子注入形成埋P层之后，还包括：在所述N-drift层上方和所述埋P层上方外延形成P柱和CSL层。
本发明通过在N-drift层的第二部分的两侧设置埋P层来改善栅极沟槽底部拐角处的电场分布，减弱了栅极沟槽底部拐角处的电场分布集中的问题，提升了栅极氧化层的可靠性，并且比现有技术中引入P+屏蔽层的方案产生的导通电阻低，本发明为了进一步降低SiC UMOS的导通电阻，引入了P柱和CSL层，因为CSL层的掺杂浓度比N-drift层大，掺杂浓度大导通电阻低，所以引入CSL层可以降低SiC UMOS的导通电阻，同时依靠P柱耗尽CSL层，用于SiC UMOS当承受大电压将SiC UMOS关断，提高了SiC UMOS的可靠性，保护SiC UMOS不被大电压击穿，还能够提高SiCUMOS的开关速率，降低开关损耗，在低生产成本的前提下大大提升了SiC UMOS的电气性能。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SiC UMOS结构示意图；
图2为本发明的SiC UMOS制备流程方法示意图；
图3为本发明的SiC UMOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
在栅极氧化层氧化形成之后，由于现有工艺的技术限制，不可避免地导致栅极氧化层出现缺陷，例如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。尤其是在沟槽底部拐角处，氧化层的缺陷更容易出现。栅极氧化层的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，因此沟槽底部拐角处的电场强度远远大于沟槽的其它位置，在栅极沟槽底部拐角处最易发生栅极氧化层击穿的问题。
本发明通过在N-drift层的第二部分的两侧设置埋P层来改善栅极沟槽底部拐角处的电场分布，减弱了栅极沟槽底部拐角处的电场分布集中的问题，提升了栅极氧化层的可靠性，并且比现有技术中引入P+屏蔽层的方案产生的导通电阻低，本发明为了进一步降低SiC UMOS的导通电阻，引入了P柱和CSL层，因为CSL层的掺杂浓度比N-drift层大，掺杂浓度大导通电阻低，所以引入CSL层可以降低SiC UMOS的导通电阻，同时依靠P柱耗尽CSL层，用于SiC UMOS当承受大电压将SiC UMOS关断，提高了SiC UMOS的可靠性，保护SiC UMOS不被大电压击穿，还能够提高SiCUMOS的开关速率，降低开关损耗，在低生产成本的前提下大大提升了SiC UMOS的电气性能。
实施例1
一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，包括：P柱、N-drift层和埋P层；
P柱位于P+层和埋P层之间，并与P+层和埋P层邻接；
N-drift层包括位于衬底上方的第一部分和位于埋P层之间的第二部分；
N-drift层的第二部分位于N-drift层的第一部分的上方并与埋P层邻接；
埋P层位于N-drift层第二部分的两侧。
栅极氧化层用于隔离栅极电极和衬底，起到保护和控制电流的作用，随着半导体工业的不断发展，对栅极氧化层的性能的要求也越来越高，栅极氧化层的可靠性在集成电路的设计中非常重要，在高质量的氧化层下，能够实现尽可能低的渗透率同时保证氧化层的质量，高质量的栅极氧化层可以快速将薄膜去掉和完全的沟道清除，适用于高精度的应用电路。
栅极氧化层可以提高芯片容量，栅极氧化层包括两层：硅氧化物和硅酸根，硅氧化物通常是一个非常薄的氧化层，具有良好的电气性能，可以防止铁、锡等杂质元素的杂质掺杂，从而延长晶体管的寿命。而硅酸根层的功能是保护硅氧化层，避免外界最终才会对其产生影响。为了缩小衬底与栅极之间的制造偏差，它通常使用带负电(负电荷)产品的形式，例如甲基苯二酚或三一个碘苯甲酮等。栅极氧化层被广泛应用于集成电路中，如片上系统、存储器、传感器芯片等方面。通过栅极氧化层的作用可以过滤掉大部分微弱混合流并降低器件的参数，使器件的性能和可靠性得到增强。这也是现在集成电路设计不可或缺的一部分。同时栅极氧化层也具有防潮，防尘等特殊性能，它可以简化电路板设计，减小电磁场对器件影响的强度，提高设计的效率和精度。
栅氧化层一般是采用热氧化来制备的，良好氧化层的漏电流基本上为0,并且具有较高的击穿电场强度(击穿电场强度约为10MV/cm).但是，实际上发现，在器件和电路工作时，有时会发生由于栅氧化层的漏电、并导致击穿而引起的失效；产生这种后果的根本原因就是氧化层在电压作用下性能发生了退化。
栅氧化层性能退化的表现：击穿：在栅极电压作用下，栅氧化层发生性能退化的主要表现就是击穿。这里存在两种类型的击穿：一是瞬时击穿,即是加上电压后就马上发生的击穿－短路；二是经时击穿,即是加上电压后需要经过一段时间之后才发生的击穿。MOSFET的早期失效往往就包括有栅氧化层的瞬时击穿现象。经时击穿的产生与栅氧化层中的电场(栅电压)有关。实验表明，按照引起击穿电场的大小，可以把经时击穿区分为三种不同的模式：模式A--在较低电场(1MV/cm)时就产生的击穿；模式B--在较高电场(数MV/cm)时产生的击穿；模式C--在很高电场(＞8MV/cm)时才可能产生的击穿。经时击穿的模式A往往是由于氧化层中存在针孔等缺陷的缘故，具有这种模式的早期击穿的芯片，将直接影响到芯片的成品率。由于氧化层中的针孔等缺陷主要是来自于材料和环境的污染、微粒之类的杂质，所以提高材料和工艺的纯净度对于降低出现模式A的几率、增高成品率具有重要的意义。
经时击穿的模式B往往是由于氧化层中存在微量的Na、K等碱金属和Fe、Ni等重金属杂质的缘故，这些杂质离子在较高电场作用下会发生移动，并且起着陷阱能级的作用。因此，为了提高模式B的击穿，也必须严格保证材料和工艺的纯净度，此外还必须注意晶体表面缺陷吸附重金属杂质所产生的不良影响(则需要关注衬底的结晶控制技术)。
经时击穿的模式C击穿电压很高，接近二氧化硅的固有击穿特性，这是由于氧化层中不存在杂质和缺陷的缘故。由于SiC材料的缺陷密度大，大量的栅极氧化层早期失效多年来一直在阻碍SiC MOSFET的商业化进程，SiC器件上的SiO2的物理击穿场强与Si器件上的SiO2相似。SiC上制取的SiO2的整体击穿稳定性与在Si上制取的SiO2相同。SiC MOSFET的栅极氧化层可靠性之所以不如Si MOSFET，是由“外在”的缺陷导致的。外在的缺陷是指栅极氧化层发生细微的变形，致使局部氧化层变薄。有些栅极氧化层的变形可能源自于外延层或衬底缺陷、金属杂质、颗粒，或在器件制造过程中掺入到栅极氧化层中的其他外来杂质。所以栅极氧化层的击穿模式通常为经时击穿的模式A或者经时击穿的模式B。
为了保护栅极氧化层不被击穿，本发明通过在N-drift层的第二部分的两侧设置埋P层来改善栅极沟槽底部拐角处的电场分布，减弱了栅极沟槽底部拐角处的电场分布集中的问题，提升了栅极氧化层的可靠性，并且比现有技术中引入P+屏蔽层的方案产生的导通电阻低，本发明为了进一步降低SiC UMOS的导通电阻，引入了P柱和CSL层，因为CSL层的掺杂浓度比N-drift层大，掺杂浓度大导通电阻低，所以引入CSL层可以降低SiC UMOS的导通电阻，同时依靠P柱耗尽CSL层，用于SiC UMOS当承受大电压将SiC UMOS关断，提高了SiCUMOS的可靠性，保护SiC UMOS不被大电压击穿，还能够提高SiC UMOS的开关速率，降低开关损耗，在低生产成本的前提下大大提升了SiC UMOS的电气性能。
优选地，埋P层的厚度为0.4um。
埋P层的厚度越厚，则栅极沟槽底部拐角处的电场越小，栅极氧化层的耐压能力越强，但是导通电阻会提高，导致SiC UMOS的电流通道缩小，电流密度减小，埋P层的厚度越薄，则对栅极沟槽底部拐角处的电场分布的影响就越小，栅极沟槽底部拐角处的电场就越大，栅极氧化层的耐压能力就越弱，所以在本发明实施例中。埋P层的厚度为0.4um，在最大范围内保护栅极氧化层的同时具有较小的导通电阻。
优选地，P柱的掺杂浓度为1016cm-3。
P柱的掺杂浓度会影响P柱耗尽CSL层或者N-drift层的能力，P柱的掺杂浓度越高，则越容易耗尽位于P柱内侧的CSL层或者N-drift层，P柱的掺杂浓度越低，则耗尽P柱内侧的CSL层或者N-drift层会变得困难，并且由于P柱与埋P层相连接，可以加快埋P层耗尽区的收回速度，当SiC UMOS频繁开关时，加快P耗尽区的回收。作为一个优选地实施例，本发明将P柱的掺杂浓度设置为1016cm-3。
优选地，埋P层的掺杂浓度为1017cm-3。
PN结的衬底分为P型和N型，+是重掺杂(掺杂浓度高)，-是轻掺杂(掺杂浓度低)，P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮(N)、磷(P)、砷(As)、锑(Sb)、铋(Bi)和镆(Mc)。重掺杂的掺杂浓度在1018cm-3以上，轻掺杂的掺杂浓度在重掺杂的掺杂浓度以下，埋P层的掺杂浓度越高，改变栅极沟槽底部拐角处的电场分布的能力就越强，栅极氧化层的耐压性能就越好，但是埋P层的浓度如果过高，则会提高导通电阻，降低电流密度，如果埋P层的掺杂浓度过低，则保护栅极氧化层的能力就不足，导致SiC UMOS的可靠性降低，所以本发明将埋P层的掺杂浓度设置为1017cm-3。
优选地，埋P层的顶面与沟槽的低面之间的距离大于1um。
只有埋P层的顶面与沟槽的低面之间的距离大于1um时，埋P层才能发挥改变栅极沟槽底部拐角处电场分布的作用，埋P层的顶面与沟槽的低面之间的距离可以设置为2um或者3um或者更大，具体数值根据芯片面积调整。
优选地，还包括：CSL层；
CSL层位于P+层、P-well层和沟槽下方并与P+层、P-well层和沟槽邻接。
CSL层为N型轻掺杂的半导体，掺杂浓度是指在半导体晶体中添加的杂质元素的数量。实验表明，半导体材料的掺杂浓度越高，其电阻值越小。这是因为掺杂的杂质元素形成了杂质能级，增加了半导体材料的载流子浓度，从而增加了导电性能。
具体来说，当掺杂浓度较低时，半导体中杂质能级的分布较为分散，难以产生相互作用，电阻值比较大。当掺杂浓度逐渐增大时，杂质能级之间产生相互作用，电阻值逐渐减小。但是当掺杂浓度过高时，由于杂质能级的过度交叉，反而会增加半导体的电阻。CSL层用于提高SiC MOSFET的电学性能和可靠性，CSL层(能够降低SiC UMOS的电阻来提高SiCMOSFET的工作效率和可靠性，同时，CSL层还可以降低SiC MOSFET的漏电流，提高SiCMOSFET的可靠性。CSL层的引入能够更好地降低器件的导通电阻，提升器件的电气性能。
优选地，CSL层的掺杂浓度为1016cm-3。
CSL层的掺杂浓度越高，SiC UMOS的导通电阻就越小，但是CSL层的掺杂浓度太高会导致P柱无法将CSL层耗尽，并且CSL层的浓度不能低于N-drift层，不然SiC UMOS将无法正常工作，所以本发明将CSL层的掺杂浓度设置为1016cm-3。
优选地，还包括：源极、漏极、栅极、衬底、P-well层、N+层和P+层；
漏极位于衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底位于N-drift层下方；
N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型(N型或P型)和大小。N-drift层的结构和特性直接影响MOS管的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
N-drift层位于P-well层下方；
P-well层位于N+层下方；
P+层位于N+层和P-well层侧壁；
源极位于P+层和N+层上方；
栅极位于沟槽中。
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
实施例2
一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS制备方法，包括：
S100，在N-drift层上层离子注入形成埋P层；
本发明采用离子注入的方式在N-drift层上层离子注入形成埋P层。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成(如果离子与靶的组成不同)。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S200，蚀刻N-drift层上层形成沟槽；
本发明通过蚀刻的方法形蚀刻N-drift层上层形成沟槽。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层(如热氧化后的背面清洁)。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S300，在N-drift层上层离子注入形成P+层、P-well层和N+层；
S400，沉积源极和漏极，在沟槽中沉积栅极。
金属电极沉积工艺分为化学气相沉积(CVD)和物理气相沉积(PVD)。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质(A)，则先向沉积设备输入可生成物质(A)的两种气体(B和C)，然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积(CVD)和物理气相沉积(PVD)都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850～1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅(Poly1)上形成栅电极和局部连线，第二层多晶硅(Poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(Poly3)上形成单元连线，第四层多晶硅(Poly4)和第五层多晶硅(Poly5)则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(LPCVD)，通过在反应室内(即炉管中)将三氢化砷(AH3)、三氢化磷(PH3)或二硼烷(B2H6)的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在之间，主要由沉积时的温度决定。
优选地，在N-drift层上层离子注入形成埋P层之后，还包括：在N-drift层上方和埋P层上方外延形成P柱和CSL层。
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长(CVE)、分子束外延(MBD)、原子层外延(ALE)等。在本发明实施例中，采用的是化学气相外延(CVE)来形成N-漂移层。化学气相外延与化学气相沉积(CVD)原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
本发明通过在N-drift层的第二部分的两侧设置埋P层来改善栅极沟槽底部拐角处的电场分布，减弱了栅极沟槽底部拐角处的电场分布集中的问题，提升了栅极氧化层的可靠性，并且比现有技术中引入P+屏蔽层的方案产生的导通电阻低，本发明为了进一步降低SiC UMOS的导通电阻，引入了P柱和CSL层，因为CSL层的掺杂浓度比N-drift层大，掺杂浓度大导通电阻低，所以引入CSL层可以降低SiC UMOS的导通电阻，同时依靠P柱耗尽CSL层，用于SiC UMOS当承受大电压将SiC UMOS关断，提高了SiC UMOS的可靠性，保护SiC UMOS不被大电压击穿，还能够提高SiCUMOS的开关速率，降低开关损耗，在低生产成本的前提下大大提升了SiC UMOS的电气性能。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，包括：P柱、N-drift层和埋P层；
所述P柱位于P+层和所述埋P层之间，并与P+层和所述埋P层邻接；
所述N-drift层包括位于衬底上方的第一部分和位于所述埋P层之间的第二部分；
所述N-drift层的第二部分位于所述N-drift层的第一部分的上方并与所述埋P层邻接；
所述埋P层位于N-drift层第二部分的两侧。
2.根据权利要求1所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，所述埋P层的厚度为0.4um。
3.根据权利要求2所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，所述P柱的掺杂浓度为1016cm-3。
4.根据权利要求1所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，所述埋P层的掺杂浓度为1017cm-3。
5.根据权利要求1所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，所述埋P层的顶面与沟槽的低面之间的距离大于1um。
6.根据权利要求1所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，还包括：CSL层；
所述CSL层位于P+层、P-well层和沟槽下方并与P+层、P-well层和沟槽邻接。
7.根据权利要求6所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，所述CSL层的掺杂浓度为1016cm-3。
8.根据权利要求1所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS，其特征在于，还包括：源极、漏极、栅极、衬底、P-well层、N+层和P+层；
所述漏极位于所述衬底下方；
所述衬底位于所述N-drift层下方；
所述N-drift层位于所述P-well层下方；
所述P-well层位于所述N+层下方；
所述P+层位于所述N+层和所述P-well层侧壁；
所述源极位于所述P+层和所述N+层上方；
所述栅极位于沟槽中。
9.一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS制备方法，其特征在于，包括：
在N-drift层上层离子注入形成埋P层；
蚀刻所述N-drift层上层形成沟槽；
在N-drift层上层离子注入形成P+层、P-well层和N+层；
沉积源极和漏极，在沟槽中沉积栅极。
10.根据权利要求9所述的一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS制备方法，其特征在于，所述在N-drift层上层离子注入形成埋P层之后，还包括：在所述N-drift层上方和所述埋P层上方外延形成P柱和CSL层。
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