CN103247677A - 一种双沟槽mos半导体装置及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000005260 corrosion Methods 0.000 claims description 4
- 230000007797 corrosion Effects 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种双沟槽MOS半导体装置，其是制造功率MOS器件的基本结构；本发明的半导体装置的电极可以从器件的表面引出；本发明的半导体装置制造的器件具有更高的电流密度。本发明还提供了一种沟槽肖特基半导体装置的制备方法。
Description
技术领域
本发明涉及到一种双沟槽MOS半导体装置，本发明还涉及一种双沟槽MOS半导体装置的制备方法。本发明的半导体装置是制造功率整流器件的基本结构。
背景技术
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到MOS结构的半导体器件已成为器件发展的重要趋势，其具有开关速度快、工作频率高、电压控制好等特点，是较为理想的功率器件。
功率MOS器件随着反向偏压从高到低，其沟道电阻所占器件的导通电阻比例逐渐升高，特别对于低压功率MOS器件较低沟道电阻具有重要的意义。
发明内容
本发明针对上述问题提出，提供种双沟槽MOS半导体装置及其制备方法。
一种双沟槽MOS半导体装置，其特征在于：包括：衬底层，为半导体材料构成；漂移层，位于衬底层之上，为第一导电半导体材料；多个
第一类型沟槽，位于漂移层中，第一类型沟槽内壁设置有第二导电半导体材料层，其中第二导电半导体材料层为第二导电半导体材料构成，第二导电半导体材料层形成的沟槽内设置有第一导电半导体材料层，其中第一导电半导体材料层为第一导电半导体材料构成；多个第二类型沟槽，第二类型沟槽与第一类型沟槽不平行且相互交叉，第二类型沟槽内壁设置有绝缘层，为绝缘材料构成，绝缘层形成的沟槽内设置有杂质掺杂多晶硅或金属。所述的漂移层、第一导电半导体材料层、第一导电半导体材料层和杂质掺杂多晶硅表面可以设置有绝缘材料。所述的第一类型沟槽之间的漂移层中可以设置有高浓度杂质掺杂区，高浓度杂质掺杂区为高浓度杂质掺杂的半导体材料构成。所述的高浓度杂质掺杂区可以与衬底层相连。所述的高浓度杂质掺杂区可以通过器件表面引出漏极电极。所述的高浓度杂质掺杂区与第一类型沟槽距离小于或等于第一类型沟槽与衬底层的距离。所述的第二导电半导体材料层为MOS结构的沟道区，与其相连的电极可以从其形成的沟槽底部引出，也可以从其形成的沟槽底部引出。所述的第一导电半导体材料层可以形成沟槽，也可以完全填充第二导电半导体材料层所形成沟槽。所述的第二类型沟槽与第一类型沟槽相互垂直。所述的第二类型沟槽深度大于第一类型沟槽深度。所述的电极设置在高浓度杂质掺杂区表面时，可以在芯片表面通过金属布线实现多个MOS器件的电极间互联。所述的衬底层和漂移层之间可以部分区域设置绝缘材料进行隔离。
一种双沟槽MOS半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层表面形成一种绝缘介质材料；进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质材料，然后刻蚀，去除部分裸露半导体材料形成沟槽；在沟槽内壁形成漂移层、第二导电半导体材料层和第一导电半导体材料层；去除第一导电半导体材料层形成的沟槽底部第一导电半导体材料，在沟槽内形成高浓度杂质掺杂的第二导电半导体材料，进行表面平整化，在表面形成一种绝缘介质材料；进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质材料，然后刻蚀，去除部分裸露半导体材料形成第二类型沟槽；在沟槽内壁形成绝缘层在绝缘层内形成多晶硅材料。
本发明的半导体装置具有比传统的平面MOS器件具有更大的沟道面积，因此具有更高的电流密度，从而可以改善器件的正向导通特性。
本发明的半导体装置的漏极电极可以从器件的表面引出，从而可以在芯片制造过程中，实现器件的互联，省去了封装互联流程，降低具有互联电路的制造成本。
本发明的半导体装置在接反向偏压时，耗尽层水平方向扩展，因此省去了器件的终端结构，因此可以节省芯片面积，降低芯片的制造成本。
本发明还提供了一种双沟槽MOS半导体装置的制备方法。
附图说明
图1为本发明的一种双沟槽MOS半导体装置剖面示意图；
其中，
1、衬底层；
2、漂移层；
3、高浓度杂质掺杂区；
4、第二导电半导体材料层；
5、第一导电半导体材料层；
6、绝缘层；
7、多晶硅；
9、栅极金属层
10、漏极金属层；
11、源极金属层。
具体实施方式
实施例1
图1为本发明的一种双沟槽MOS半导体装置剖面图，下面结合图1详细说明本发明的半导体装置。
一种双沟槽MOS半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层2，位于衬底层1之上，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E15/CM3，厚度为8um；高浓度杂质掺杂区3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E18/CM3；第二导电半导体材料层4，位于衬底层1之上，为P导电类型半导体硅材料，硼原子的掺杂浓度为1E16/CM3，；第一导电半导体材料层5，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E18/CM3，第一导电半导体材料层5之间为高浓度掺杂的第二导电半导体材料；绝缘层6，为半导体硅材料氧化物；多晶硅7，位于沟槽内，为半导体多晶硅材料；器件上表面附有表面金属层，为器件引出栅极金属层9、漏极金属层10和源极金属层11。
其制作工艺包括如下步骤：
第一步、在衬底层表面1形成绝缘层6；
第二步、进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质材料，然后刻蚀，去除部分裸露半导体材料形成沟槽；
第三步、在沟槽内壁形成漂移层2、第二导电半导体材料层4和第一导电半导体材料层5；
第四步、去除第一导电半导体材料层4形成的沟槽底部第一导电半导体材料，在沟槽内形成高浓度杂质掺杂的第二导电半导体材料，进行表面平整化，在表面形成绝缘层6；
第五步、进行光刻腐蚀工艺，半导体材料表面去除部分绝缘层6，然后刻蚀，去除部分裸露半导体材料形成第二类型沟槽；在沟槽内壁形成绝缘层6在绝缘层内形成多晶硅7；
第六步、在表面淀积表面金属层，进行光刻腐蚀工艺，形成栅极金属层9、漏极金属层10和源极金属层11，如图1所示。
过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (12)
1.一种双沟槽MOS半导体装置，其特征在于：包括：
衬底层，为半导体材料构成；
漂移层，位于衬底层之上，为第一导电半导体材料；多个
第一类型沟槽，位于漂移层中，第一类型沟槽内壁设置有
第二导电半导体材料层，其中第二导电半导体材料层为第二导电半导体材料构成，第二导电半导体材料层形成的沟槽内设置有
第一导电半导体材料层，其中第一导电半导体材料层为第一导电半导体材料构成；多个
第二类型沟槽，第二类型沟槽与第一类型沟槽不平行且相互交叉，第二类型沟槽内壁设置有
绝缘层，为绝缘材料构成，绝缘层形成的沟槽内设置有多晶硅或金属。
2.如权利要求1所述的半导体装置，其特征在于：所述的漂移层、第一导电半导体材料层、第二导电半导体材料层和多晶硅表面可以设置有绝缘材料。
3.如权利要求1所述的半导体装置，其特征在于：所述的第一类型沟槽之间的漂移层中可以设置有高浓度杂质掺杂区，高浓度杂质掺杂区为高浓度杂质掺杂的半导体材料构成。
4.如权利要求3所述的半导体装置，其特征在于：所述的高浓度杂质掺杂区可以与衬底层相连。
5.如权利要求3所述的半导体装置，其特征在于：所述的高浓度杂质掺杂区可以通过器件表面引出漏极电极，可以在芯片表面通过金属布线实现多个MOS器件的电极间互联。
6.如权利要求1所述的半导体装置，其特征在于：所述的高浓度杂质掺杂区与第一类型沟槽距离小于或等于第一类型沟槽与衬底层的距离。
7.如权利要求1所述的半导体装置，其特征在于：所述的第二导电半导体材料层为MOS结构的沟道区，与其相连的电极可以从其形成的沟槽底部引出，也可以从其形成的沟槽底部引出。
8.如权利要求1所述的半导体装置，其特征在于：所述的第一导电半导体材料层可以形成沟槽，也可以完全填充第二导电半导体材料层所形成沟槽。
9.如权利要求1所述的半导体装置，其特征在于：所述的第二类型沟槽与第一类型沟槽相互垂直。
10.如权利要求1所述的半导体装置，其特征在于：所述的第二类型沟槽深度大于第一类型沟槽深度。
11.如权利要求1所述的半导体装置，其特征在于：所述的衬底层和漂移层之间可以部分区域设置绝缘材料进行隔离。
12.如权利要求1所述的一种双沟槽MOS半导体装置的制备方法，其特征在于：包括如下步骤：
1)在衬底层表面形成一种绝缘介质材料；
2)进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质材料，然后刻蚀，去除部分裸露半导体材料形成沟槽；
3)在沟槽内壁形成漂移层、第二导电半导体材料层和第一导电半导体材料层；
4)去除第一导电半导体材料层形成的沟槽底部第一导电半导体材料，在沟槽内形成高浓度杂质掺杂的第二导电半导体材料，进行表面平整化，在表面形成一种绝缘介质材料；
5)进行光刻腐蚀工艺，半导体材料表面去除部分绝缘介质材料，然后刻蚀，去除部分裸露半导体材料形成第二类型沟槽；在沟槽内壁形成绝缘层在绝缘层内形成多晶硅材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100275202A CN103247677A (zh) | 2012-02-07 | 2012-02-07 | 一种双沟槽mos半导体装置及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100275202A CN103247677A (zh) | 2012-02-07 | 2012-02-07 | 一种双沟槽mos半导体装置及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103247677A true CN103247677A (zh) | 2013-08-14 |
Family
ID=48927053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100275202A Pending CN103247677A (zh) | 2012-02-07 | 2012-02-07 | 一种双沟槽mos半导体装置及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103247677A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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