JP3728073B2 - 電界効果によって制御可能な半導体デバイス及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、第１の導電形の少なくとも１つのドレイン領域と、第１の導電形の少なくとも１つのソース領域と、少なくとも１つのゲート電極と、第１の導電形のバルク領域とを備えた半導体基体から構成され、ゲート電極が半導体基体全体に対して絶縁されている電界効果によって制御可能な縦形半導体デバイスとその製造方法に関する。
【０００２】
【従来の技術】
この種の電界効果によって制御可能な半導体デバイスは例えばＭＯＳ形電界効果トランジスタ（ＭＯＳ−ＦＥＴ）である。ＭＯＳ−ＦＥＴはずっと以前から知られており、例えばシーメンス−データブック１９９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートランジスタ及びダイオード」（第２９頁以降）に記載されている。このデータブックの第３０頁の図４にはこの種のパワートランジスタの原理構成が示されている。そこに示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳトランジスタである。この種のトランジスタにおいてｎ+ 基板は下にドレイン金属化層を備えた担持体として使われる。ｎ+ 基板上には、カットオフ電圧に応じて種々異なった厚みにされかつ相応してドープされたｎ- エピタキシャル層が施される。その上に位置しｎ+ ポリシリコンから成るゲートは絶縁性シリコン二酸化物内へ埋込まれ、ｐウエル及びｎ+ ソース領域のための注入マスクとして使われる。ソース金属化層は全構造体を覆い、チップの個々のトランジスタセルを並列接続する。この縦方向に構成されたパワートランジスタのその他の詳細は上記データブックの第３０頁以降に記載されている。
【０００３】
この種の装置の欠点はドレイン−ソース負荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の増大と共に増大する点である。というのは、エピタキシャル層の厚みが増加しなければならないからである。５０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ωｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば約１０Ωｍｍ2 の値へ増大する。
【０００４】
横形ＭＯＳ−ＦＥＴとは異なり、縦形ＭＯＳ−ＦＥＴはほぼ垂直な電流流れ方向を有する。このことは電流がウエハ表面側からウエハ裏面側へ流れることを意味している。この種の縦形ＭＯＳ−ＦＥＴの場合、ソース端子及びゲート端子はウエハ表面側にあり、一方ドレイン端子はウエハ裏面側を介して接触化される。これによって縦形ＭＯＳ−ＦＥＴは、横形ＭＯＳ−ＦＥＴに比べて省スペース的に半導体チップ上に集積することができ、それによりデバイスをコスト的に有利に製造することができるという利点を有する。
【０００５】
縦形ＭＯＳ−ＦＥＴは通常ウエハ裏面側が冷却体もしくは装置ケースに固定される。このような装置の欠点は、ドレインの裏面側接触と、通常装置のアース電位にある冷却体との間に絶縁層を設けなければならない点である。この絶縁層によってドレイン裏面側接触と冷却体との間の熱抵抗が高められる。これによってウエハ裏面側を介する熱排出が少なくなる。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、このような欠点を持たない電界効果によって制御可能な縦形半導体デバイスとその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は本発明によれば、電界効果によって制御可能な縦形半導体デバイスに関しては、ソース端子がウエハ裏面側にあり、ドレイン端子及びゲート端子がウエハ表面側にあることによって解決される。
【０００８】
さらに上記の課題は本発明によれば、電界効果によって制御可能な縦形半導体デバイスの製造方法に関しては、半導体基体のバルク領域上に内部領域を形成する種々のエピタキシャル層を析出させる工程と、その内部領域上にドレイン領域及びソース領域をエピタキシャル析出させる工程と、ウエハ表面側を構造化し接触領域及び高ドープされたソース領域をイオン注入によって設ける工程と、ウエハ表面側を新たに構造化し中間セル領域を異方性エッチングする工程と、エッチングマスクを使用してチャネル領域をイオン注入によって設ける工程と、エッチングマスクを使用して薄いシリコン二酸化物層をゲート酸化物として中間セル領域のトレンチ壁上に熱的に設け、中間セル領域にポリシリコンをゲート材料として充填し、過剰なポリシリコンを中間セル領域からエッチング除去し中間セル領域にシリコン二酸化物層をゲート材料として充填する工程と、ウエハ表面側を再び構造化しソース領域の領域内にトレンチをバルク領域内まで異方性エッチングする工程と、引き続いてトレンチの壁上に薄い酸化物を設け、このトレンチに導電材料を充填する工程と、ウエハ裏面側でソース端子を大面積にて金属化する工程と、ウエハ表面側のドレイン端子及びゲート端子を対応する接触のところで金属化し中間酸化物によって互いに絶縁する工程と、ソース端子をろうによって冷却体に導電的に取付ける工程とが実行されることによって解決される。
【０００９】
請求項２による実施態様では、ウエハ裏面側のソース端子は絶縁層を介することなく冷却体，特に銅ブロックに直接固定される。ソース接触と冷却体との間の熱抵抗はその場合約５倍小さくなる。特に銅の非常に良い熱伝導率によって、ウエハ裏面側を介する熱排出を改善することが可能になる。本発明によるデバイスはこれによってさらに小形化することができる。
【００１０】
請求項３乃至５は縦形ＭＯＳ−ＦＥＴの実施態様を示す。即ち、導電材料を充填された垂直トレンチが設けられる。その導電材料としては好ましくはチタン窒化物、高ドープされたポリシリコン、金属ケイ化物又は金属がそれらの良導電率に基づいて使用される。トレンチはウエハ表面側のソース領域をウエハ裏面側のバルク領域に短絡する。電流はこれによって低抵抗でウエハ表面側からウエハ裏面側のソース端子へ導かれる。その際に重要なことは、ウエハ表面側とウエハ裏面側との間の低抵抗接続を保証するためにバルク領域が十分高くドープされていることである。
【００１１】
請求項６による実施態様では、ゲート電極及びゲート酸化物を設けた垂直中間セル領域が設けられる。ゲート電極は半導体基体内へ移され、これによって高い降伏電圧を持ち同時に低いオン抵抗ＲONを持つＭＯＳ−ＦＥＴを有利に実現することができる。
【００１２】
請求項７による実施態様では、中間セル領域の下にはイオン注入され高ドープされたチャネル領域が設けられる。このいわゆるチャネル注入によってＭＯＳ−ＦＥＴのチャネルの閾値電圧は的確に設定することができる。
【００１３】
請求項８はドレイン領域内の接触領域に関する。ドレイン端子のためのこの接触領域は、半導体と金属化層とのオーミック接触を保証するために、十分に高いドーピング濃度を有しなければならない。注入によって精密に決定可能なドーピング量を導入することができ、従って所望の領域に所望のドーピング濃度を設定することができる。
【００１４】
ゲート電極の構成は請求項９に記載されている。ゲート材料としてここではポリシリコンが使用される。というのは、ポリシリコンはプロセス技術的に簡単に取扱うことができ、良導電率を有するからである。
【００１５】
請求項１０は本発明による半導体デバイスの好ましい製造方法に関する。
【００１６】
【実施例】
次に、本発明を図面に示された実施例に基づいて詳細に説明する。
【００１７】
図１はウエハ裏面側にソース端子を備えた本発明による縦形ＭＯＳ−ＦＥＴの実施例を示す。半導体基体（例えばシリコンウエハ）１はｎ+ ドープされている。処理されていない半導体基体１は同時にバルク領域１０を形成している。ウエハの表面側１１ではバルク領域１０上に順々にｐ+ ドープされた層とｐ- ドープされた層とがエピタキシャル析出で設けられている。以下においてはこれらの層は内部層５と称する。この内部層５の上にはドレイン領域２及びソース領域３が同様にエピタキシャル析出で設けられている。ドレイン領域２及びソース領域３は同じドーピング、この場合ｎドーピングを有している。ドレイン領域２及びソース領域３におけるドーピング濃度は等しいことが望ましいが、必ずしもそうしなければならないという訳ではない。ドレイン領域２及びソース領域３は互いに離間しており、その場合ドレイン領域２とソース領域３との間隔はそれぞれ中間セル領域６によって規定されている。この中間セル領域６は半導体基体１内へ垂直に設けられたトレンチの形状を有している。このトレンチは半導体基体１のウエハ表面側１１から垂直にドレイン領域２及びソース領域３を越えて半導体基体１の内部層５内へ延びている。中間セル領域６は内部層５内まで延びることが望ましいが、必ずしもそうしなければならないという訳ではない。より正確に言うと深さは任意に選定可能である。
【００１８】
中間セル領域６はゲート電極４を含んでいる。このゲート電極４はゲート端子Ｇに接続されている。ゲート材料としてプロセス技術的に簡単な取扱性と良導電率とのために高ドープされたポリシリコンを使用すると好ましい。又はゲート酸化物として良導電率のために同様にチタン窒化物又は金属ケイ化物を使用することもできる。ゲート電極４はゲート酸化物１４によって隣接のドレイン領域２、ソース領域３ならびに内部層５から絶縁されている。ゲート電極４は要求に応じて種々異なった形態に形成することができる。この場合、ゲート電極４は上方へ向かって徐々に細くされた瓶の形状を有している。ゲート酸化物１４として熱成長されたシリコン酸化物を使用するのが好ましい。中間セル領域６を構成するトレンチの頂部または先端部をむしろＵ字状に形成すると非常に有利である。
【００１９】
ドレイン領域はｎ+ ドープされた埋込み領域を有し、接触領域８を形成している。この接触領域８は通常の金属化層を介して電気的に接続される。ドレイン接触の全体は短絡されて、ドレイン端子Ｄを形成している。これによって多数の同種のＭＯＳ−ＦＥＴが並列に接続され、それによって制御可能な電力を付加的に増大させることができる。ドレイン接触は中間酸化物１５によってゲート端子Ｇから絶縁されている。
【００２０】
ソース領域３は同様にｎ+ ドープされた埋込み領域３´を有している。本発明によれば、ソース領域３´内へ垂直トレンチ１３がエッチングされる。この垂直トレンチ１３の少なくとも一部分はドープされたポリシリコン、チタン窒化物又は金属から構成された導電材料を含んでいる。垂直トレンチ１３はｎ+ ドープされたソース領域３´とバルク領域１０との短絡路を形成している。
【００２１】
ウエハ裏面側１２ではバルク領域１０が大面積で通常の金属化層を介して電気的に接続される。この金属化層はソース端子Ｓを形成している。
【００２２】
内部層５内には中間セル領域６の直ぐ下にｐ+ ドープされた領域７が設けられると有利である。この領域は以下においてはチャネル領域７と称する。基礎をなすテクノロジー工程は一般にチャネルドーピングと称されている。チャネルドーピングの場合、精密に決定可能なドーピング濃度をもたらすことによってＭＯＳ−ＦＥＴの閾値電圧は正確に決められる。チャネルドーピングの場合、エッチングされゲート電極４及びゲート酸化物１４をまだ設けていない中間セル領域６を注入マスクとして使用すると有利である。チャネル領域７がｐ+ ドープされた薄いエピタキシャル層によって内部層５とドレイン領域２及びソース領域３との間に形成されるようにすることもできる。
【００２３】
ゲート電極４にゲート電圧を印加すると、電流の流れがウエハ裏面側１２のソース端子Ｓからバルク領域１０及び垂直トレンチ１３を介してｎ+ ドープされたソース領域３´へ生ずる。電流はそのｎ+ ドープされたソース領域３´から中間セル領域６の下に形成されたチャネルを介してドレイン領域２、従ってドレイン端子Ｄへ流れる。
【００２４】
ウエハ裏面側１２ではソース端子Ｓは絶縁層を介することなく冷却体もしくは装置ケース９に固定される。従って、ソース領域のアース電位は装置アースの電位と同じになる。冷却体９として銅ブロックを使用すると好ましい。銅の非常に高い熱伝導率によって、半導体基体１の迅速な熱排出が保証される。
【００２５】
図１に示されたＭＯＳ−ＦＥＴはノーマリオフ形ｎチャネルＭＯＳ−ＦＥＴと称されている。ここではドレイン領域２及びソース領域３とチャネル領域７との導電形は異なっている。勿論、本発明によるＭＯＳ−ＦＥＴはノーマリオン形トランジスタとして実現することもできる。このためにはチャネル領域７の導電形はドレイン領域２及びソース領域３の導電形と同じでなければならない。しかしながら、このノーマリオン形ＭＯＳ−ＦＥＴの場合、チャネル領域７はドレイン領域２及びソース領域３に接触していなければならない。ドレイン領域２及びソース領域３がｐドープされ、バルク領域がｎドープされる場合、同様にｐチャネルＭＯＳ−ＦＥＴを実現することができる。
【００２６】
次に、本発明によるパワーＭＯＳ−ＦＥＴの製造方法の一例を説明する。この製造方法では次の工程が実行される。
【００２７】
バルク領域１０を同時に形成している半導体基体１上には順々に内部領域５のｐ+ 及びｐ- ドープされた層とドレイン領域２及びソース領域３とがエピタキシャル析出で設けられる。ウエハ表面側１１が構造化され、ドレイン領域２の接触領域８及び高ドープされたソース領域３´がイオン注入によって設けられる。ウエハ表面側１１は新たに構造化され、中間セル領域６が異方性エッチングされる。存在するエッチングマスクを使用して、ｐ+ ドープされた領域７が内部層５内にイオン注入によって設けられる。引き続いて薄い熱的シリコン二酸化物層がゲート酸化物１４として中間セル領域６内へ設けられる。この中間セル領域６はｐドープされたポリシリコンをゲート電極４の材料として充填される。過剰なポリシリコンは中間セル領域６からエッチング除去され、中間セル領域６はシリコン二酸化物を充填される。ウエハ表面側１１は新たに構造化され、トレンチ１３がバルク領域１０内まで異方性エッチングされる。引き続いてトレンチ１３の壁上に薄い酸化物が設けられ、トレンチ１３がチタン窒化物又はドープされたポリシリコンを充填される。ウエハ裏面側１２のソース端子Ｓは大面積にて金属化される。ウエハ表面側１１が構造化され、そしてドレイン端子Ｄ及びゲート端子Ｇが対応する接触のところで金属化され、中間酸化物１５によって互いに絶縁される。ソース端子Ｓは導電性のろうによって冷却体９上に固定される。
【００２８】
ウエハ裏面側にソース端子を備えた本発明によるＭＯＳ−ＦＥＴは次のような重要な利点を奏する。すなわち、このいわゆるソースダウン（Ｓｏｕｒｃｅ−Ｄｏｗｎ）形トランジスタを用いると、ドレンイダウン（Ｄｒａｉｎ−Ｄｏｗｎ）形トランジスタに比較して、冷却体に結合されたウエハ裏面側を介する損失パワーの排出を改善することができる。ソースダウン形トランジスタではソース接触と冷却体との間に絶縁層を必要としないので、熱抵抗は約５倍ほど少なくなる。これによって、当該半導体デバイスはさらに小形化することができる。
【図面の簡単な説明】
【図１】本発明による縦形ＭＯＳ−ＦＥＴの実施例を示す概略断面図。
【符号の説明】
１ 半導体基体
２ ドレイン領域
３、３´ ソース領域
４ ゲート電極
５ 内部層
６ 中間セル領域
７ チャネル領域
８ ドレイン領域のチャネル領域
９ 銅ブロック（冷却体）
１０ バルク領域
１１ ウエハ表面側
１２ ウエハ裏面側
１３ 垂直トレンチ
１４ ゲート酸化物
１５ 中間酸化物
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子
【発明の属する技術分野】
本発明は、第１の導電形の少なくとも１つのドレイン領域と、第１の導電形の少なくとも１つのソース領域と、少なくとも１つのゲート電極と、第１の導電形のバルク領域とを備えた半導体基体から構成され、ゲート電極が半導体基体全体に対して絶縁されている電界効果によって制御可能な縦形半導体デバイスとその製造方法に関する。
【０００２】
【従来の技術】
この種の電界効果によって制御可能な半導体デバイスは例えばＭＯＳ形電界効果トランジスタ（ＭＯＳ−ＦＥＴ）である。ＭＯＳ−ＦＥＴはずっと以前から知られており、例えばシーメンス−データブック１９９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートランジスタ及びダイオード」（第２９頁以降）に記載されている。このデータブックの第３０頁の図４にはこの種のパワートランジスタの原理構成が示されている。そこに示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳトランジスタである。この種のトランジスタにおいてｎ+ 基板は下にドレイン金属化層を備えた担持体として使われる。ｎ+ 基板上には、カットオフ電圧に応じて種々異なった厚みにされかつ相応してドープされたｎ- エピタキシャル層が施される。その上に位置しｎ+ ポリシリコンから成るゲートは絶縁性シリコン二酸化物内へ埋込まれ、ｐウエル及びｎ+ ソース領域のための注入マスクとして使われる。ソース金属化層は全構造体を覆い、チップの個々のトランジスタセルを並列接続する。この縦方向に構成されたパワートランジスタのその他の詳細は上記データブックの第３０頁以降に記載されている。
【０００３】
この種の装置の欠点はドレイン−ソース負荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の増大と共に増大する点である。というのは、エピタキシャル層の厚みが増加しなければならないからである。５０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ωｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば約１０Ωｍｍ2 の値へ増大する。
【０００４】
横形ＭＯＳ−ＦＥＴとは異なり、縦形ＭＯＳ−ＦＥＴはほぼ垂直な電流流れ方向を有する。このことは電流がウエハ表面側からウエハ裏面側へ流れることを意味している。この種の縦形ＭＯＳ−ＦＥＴの場合、ソース端子及びゲート端子はウエハ表面側にあり、一方ドレイン端子はウエハ裏面側を介して接触化される。これによって縦形ＭＯＳ−ＦＥＴは、横形ＭＯＳ−ＦＥＴに比べて省スペース的に半導体チップ上に集積することができ、それによりデバイスをコスト的に有利に製造することができるという利点を有する。
【０００５】
縦形ＭＯＳ−ＦＥＴは通常ウエハ裏面側が冷却体もしくは装置ケースに固定される。このような装置の欠点は、ドレインの裏面側接触と、通常装置のアース電位にある冷却体との間に絶縁層を設けなければならない点である。この絶縁層によってドレイン裏面側接触と冷却体との間の熱抵抗が高められる。これによってウエハ裏面側を介する熱排出が少なくなる。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、このような欠点を持たない電界効果によって制御可能な縦形半導体デバイスとその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は本発明によれば、電界効果によって制御可能な縦形半導体デバイスに関しては、ソース端子がウエハ裏面側にあり、ドレイン端子及びゲート端子がウエハ表面側にあることによって解決される。
【０００８】
さらに上記の課題は本発明によれば、電界効果によって制御可能な縦形半導体デバイスの製造方法に関しては、半導体基体のバルク領域上に内部領域を形成する種々のエピタキシャル層を析出させる工程と、その内部領域上にドレイン領域及びソース領域をエピタキシャル析出させる工程と、ウエハ表面側を構造化し接触領域及び高ドープされたソース領域をイオン注入によって設ける工程と、ウエハ表面側を新たに構造化し中間セル領域を異方性エッチングする工程と、エッチングマスクを使用してチャネル領域をイオン注入によって設ける工程と、エッチングマスクを使用して薄いシリコン二酸化物層をゲート酸化物として中間セル領域のトレンチ壁上に熱的に設け、中間セル領域にポリシリコンをゲート材料として充填し、過剰なポリシリコンを中間セル領域からエッチング除去し中間セル領域にシリコン二酸化物層をゲート材料として充填する工程と、ウエハ表面側を再び構造化しソース領域の領域内にトレンチをバルク領域内まで異方性エッチングする工程と、引き続いてトレンチの壁上に薄い酸化物を設け、このトレンチに導電材料を充填する工程と、ウエハ裏面側でソース端子を大面積にて金属化する工程と、ウエハ表面側のドレイン端子及びゲート端子を対応する接触のところで金属化し中間酸化物によって互いに絶縁する工程と、ソース端子をろうによって冷却体に導電的に取付ける工程とが実行されることによって解決される。
【０００９】
請求項２による実施態様では、ウエハ裏面側のソース端子は絶縁層を介することなく冷却体，特に銅ブロックに直接固定される。ソース接触と冷却体との間の熱抵抗はその場合約５倍小さくなる。特に銅の非常に良い熱伝導率によって、ウエハ裏面側を介する熱排出を改善することが可能になる。本発明によるデバイスはこれによってさらに小形化することができる。
【００１０】
請求項３乃至５は縦形ＭＯＳ−ＦＥＴの実施態様を示す。即ち、導電材料を充填された垂直トレンチが設けられる。その導電材料としては好ましくはチタン窒化物、高ドープされたポリシリコン、金属ケイ化物又は金属がそれらの良導電率に基づいて使用される。トレンチはウエハ表面側のソース領域をウエハ裏面側のバルク領域に短絡する。電流はこれによって低抵抗でウエハ表面側からウエハ裏面側のソース端子へ導かれる。その際に重要なことは、ウエハ表面側とウエハ裏面側との間の低抵抗接続を保証するためにバルク領域が十分高くドープされていることである。
【００１１】
請求項６による実施態様では、ゲート電極及びゲート酸化物を設けた垂直中間セル領域が設けられる。ゲート電極は半導体基体内へ移され、これによって高い降伏電圧を持ち同時に低いオン抵抗ＲONを持つＭＯＳ−ＦＥＴを有利に実現することができる。
【００１２】
請求項７による実施態様では、中間セル領域の下にはイオン注入され高ドープされたチャネル領域が設けられる。このいわゆるチャネル注入によってＭＯＳ−ＦＥＴのチャネルの閾値電圧は的確に設定することができる。
【００１３】
請求項８はドレイン領域内の接触領域に関する。ドレイン端子のためのこの接触領域は、半導体と金属化層とのオーミック接触を保証するために、十分に高いドーピング濃度を有しなければならない。注入によって精密に決定可能なドーピング量を導入することができ、従って所望の領域に所望のドーピング濃度を設定することができる。
【００１４】
ゲート電極の構成は請求項９に記載されている。ゲート材料としてここではポリシリコンが使用される。というのは、ポリシリコンはプロセス技術的に簡単に取扱うことができ、良導電率を有するからである。
【００１５】
請求項１０は本発明による半導体デバイスの好ましい製造方法に関する。
【００１６】
【実施例】
次に、本発明を図面に示された実施例に基づいて詳細に説明する。
【００１７】
図１はウエハ裏面側にソース端子を備えた本発明による縦形ＭＯＳ−ＦＥＴの実施例を示す。半導体基体（例えばシリコンウエハ）１はｎ+ ドープされている。処理されていない半導体基体１は同時にバルク領域１０を形成している。ウエハの表面側１１ではバルク領域１０上に順々にｐ+ ドープされた層とｐ- ドープされた層とがエピタキシャル析出で設けられている。以下においてはこれらの層は内部層５と称する。この内部層５の上にはドレイン領域２及びソース領域３が同様にエピタキシャル析出で設けられている。ドレイン領域２及びソース領域３は同じドーピング、この場合ｎドーピングを有している。ドレイン領域２及びソース領域３におけるドーピング濃度は等しいことが望ましいが、必ずしもそうしなければならないという訳ではない。ドレイン領域２及びソース領域３は互いに離間しており、その場合ドレイン領域２とソース領域３との間隔はそれぞれ中間セル領域６によって規定されている。この中間セル領域６は半導体基体１内へ垂直に設けられたトレンチの形状を有している。このトレンチは半導体基体１のウエハ表面側１１から垂直にドレイン領域２及びソース領域３を越えて半導体基体１の内部層５内へ延びている。中間セル領域６は内部層５内まで延びることが望ましいが、必ずしもそうしなければならないという訳ではない。より正確に言うと深さは任意に選定可能である。
【００１８】
中間セル領域６はゲート電極４を含んでいる。このゲート電極４はゲート端子Ｇに接続されている。ゲート材料としてプロセス技術的に簡単な取扱性と良導電率とのために高ドープされたポリシリコンを使用すると好ましい。又はゲート酸化物として良導電率のために同様にチタン窒化物又は金属ケイ化物を使用することもできる。ゲート電極４はゲート酸化物１４によって隣接のドレイン領域２、ソース領域３ならびに内部層５から絶縁されている。ゲート電極４は要求に応じて種々異なった形態に形成することができる。この場合、ゲート電極４は上方へ向かって徐々に細くされた瓶の形状を有している。ゲート酸化物１４として熱成長されたシリコン酸化物を使用するのが好ましい。中間セル領域６を構成するトレンチの頂部または先端部をむしろＵ字状に形成すると非常に有利である。
【００１９】
ドレイン領域はｎ+ ドープされた埋込み領域を有し、接触領域８を形成している。この接触領域８は通常の金属化層を介して電気的に接続される。ドレイン接触の全体は短絡されて、ドレイン端子Ｄを形成している。これによって多数の同種のＭＯＳ−ＦＥＴが並列に接続され、それによって制御可能な電力を付加的に増大させることができる。ドレイン接触は中間酸化物１５によってゲート端子Ｇから絶縁されている。
【００２０】
ソース領域３は同様にｎ+ ドープされた埋込み領域３´を有している。本発明によれば、ソース領域３´内へ垂直トレンチ１３がエッチングされる。この垂直トレンチ１３の少なくとも一部分はドープされたポリシリコン、チタン窒化物又は金属から構成された導電材料を含んでいる。垂直トレンチ１３はｎ+ ドープされたソース領域３´とバルク領域１０との短絡路を形成している。
【００２１】
ウエハ裏面側１２ではバルク領域１０が大面積で通常の金属化層を介して電気的に接続される。この金属化層はソース端子Ｓを形成している。
【００２２】
内部層５内には中間セル領域６の直ぐ下にｐ+ ドープされた領域７が設けられると有利である。この領域は以下においてはチャネル領域７と称する。基礎をなすテクノロジー工程は一般にチャネルドーピングと称されている。チャネルドーピングの場合、精密に決定可能なドーピング濃度をもたらすことによってＭＯＳ−ＦＥＴの閾値電圧は正確に決められる。チャネルドーピングの場合、エッチングされゲート電極４及びゲート酸化物１４をまだ設けていない中間セル領域６を注入マスクとして使用すると有利である。チャネル領域７がｐ+ ドープされた薄いエピタキシャル層によって内部層５とドレイン領域２及びソース領域３との間に形成されるようにすることもできる。
【００２３】
ゲート電極４にゲート電圧を印加すると、電流の流れがウエハ裏面側１２のソース端子Ｓからバルク領域１０及び垂直トレンチ１３を介してｎ+ ドープされたソース領域３´へ生ずる。電流はそのｎ+ ドープされたソース領域３´から中間セル領域６の下に形成されたチャネルを介してドレイン領域２、従ってドレイン端子Ｄへ流れる。
【００２４】
ウエハ裏面側１２ではソース端子Ｓは絶縁層を介することなく冷却体もしくは装置ケース９に固定される。従って、ソース領域のアース電位は装置アースの電位と同じになる。冷却体９として銅ブロックを使用すると好ましい。銅の非常に高い熱伝導率によって、半導体基体１の迅速な熱排出が保証される。
【００２５】
図１に示されたＭＯＳ−ＦＥＴはノーマリオフ形ｎチャネルＭＯＳ−ＦＥＴと称されている。ここではドレイン領域２及びソース領域３とチャネル領域７との導電形は異なっている。勿論、本発明によるＭＯＳ−ＦＥＴはノーマリオン形トランジスタとして実現することもできる。このためにはチャネル領域７の導電形はドレイン領域２及びソース領域３の導電形と同じでなければならない。しかしながら、このノーマリオン形ＭＯＳ−ＦＥＴの場合、チャネル領域７はドレイン領域２及びソース領域３に接触していなければならない。ドレイン領域２及びソース領域３がｐドープされ、バルク領域がｎドープされる場合、同様にｐチャネルＭＯＳ−ＦＥＴを実現することができる。
【００２６】
次に、本発明によるパワーＭＯＳ−ＦＥＴの製造方法の一例を説明する。この製造方法では次の工程が実行される。
【００２７】
バルク領域１０を同時に形成している半導体基体１上には順々に内部領域５のｐ+ 及びｐ- ドープされた層とドレイン領域２及びソース領域３とがエピタキシャル析出で設けられる。ウエハ表面側１１が構造化され、ドレイン領域２の接触領域８及び高ドープされたソース領域３´がイオン注入によって設けられる。ウエハ表面側１１は新たに構造化され、中間セル領域６が異方性エッチングされる。存在するエッチングマスクを使用して、ｐ+ ドープされた領域７が内部層５内にイオン注入によって設けられる。引き続いて薄い熱的シリコン二酸化物層がゲート酸化物１４として中間セル領域６内へ設けられる。この中間セル領域６はｐドープされたポリシリコンをゲート電極４の材料として充填される。過剰なポリシリコンは中間セル領域６からエッチング除去され、中間セル領域６はシリコン二酸化物を充填される。ウエハ表面側１１は新たに構造化され、トレンチ１３がバルク領域１０内まで異方性エッチングされる。引き続いてトレンチ１３の壁上に薄い酸化物が設けられ、トレンチ１３がチタン窒化物又はドープされたポリシリコンを充填される。ウエハ裏面側１２のソース端子Ｓは大面積にて金属化される。ウエハ表面側１１が構造化され、そしてドレイン端子Ｄ及びゲート端子Ｇが対応する接触のところで金属化され、中間酸化物１５によって互いに絶縁される。ソース端子Ｓは導電性のろうによって冷却体９上に固定される。
【００２８】
ウエハ裏面側にソース端子を備えた本発明によるＭＯＳ−ＦＥＴは次のような重要な利点を奏する。すなわち、このいわゆるソースダウン（Ｓｏｕｒｃｅ−Ｄｏｗｎ）形トランジスタを用いると、ドレンイダウン（Ｄｒａｉｎ−Ｄｏｗｎ）形トランジスタに比較して、冷却体に結合されたウエハ裏面側を介する損失パワーの排出を改善することができる。ソースダウン形トランジスタではソース接触と冷却体との間に絶縁層を必要としないので、熱抵抗は約５倍ほど少なくなる。これによって、当該半導体デバイスはさらに小形化することができる。
【図面の簡単な説明】
【図１】本発明による縦形ＭＯＳ−ＦＥＴの実施例を示す概略断面図。
【符号の説明】
１ 半導体基体
２ ドレイン領域
３、３´ ソース領域
４ ゲート電極
５ 内部層
６ 中間セル領域
７ チャネル領域
８ ドレイン領域のチャネル領域
９ 銅ブロック（冷却体）
１０ バルク領域
１１ ウエハ表面側
１２ ウエハ裏面側
１３ 垂直トレンチ
１４ ゲート酸化物
１５ 中間酸化物
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子
Claims (11)
- ウエハ表面側（１１）とウエハ裏面側（１２）とを持った半導体基体（１）内に集積された、電界効果により制御可能な半導体デバイスであって、
第１の導電形の少なくとも１つのドレイン領域（２、８）と、
ウエハ表面側（１１）にあり、第１の導電形の少なくとも１つのソース領域（３、３’）と、
ゲート酸化物（１４）により半導体基体（１）に対して絶縁されたゲート電極（４）と、
ウエハ表面側（１１）に設けられたドレイン端子（Ｄ）及びゲート端子（Ｇ）と、
ウエハ裏面側（１２）の領域内でソース端子（Ｓ）と接触している第１導電形のバルク領域（１０）と、
導電性の材料で充填されており、ウエハ表面側（１１）にあるソース領域（３、３’）と半導体基体（１）のバルク領域（１０）を短絡する垂直トレンチ（１３）と
を備えることを特徴とする半導体デバイス。 - ソース端子（Ｓ）が冷却体（９）に固定されたことを特徴とする請求項１記載の半導体デバイス。
- 冷却体（９）が銅ブロックであることを特徴とする請求項２記載の半導体デバイス。
- 半導体基体（１）のバルク領域（１０）が非常に高いドーピング濃度を有することを特徴とする請求項１から３の１つに記載の半導体デバイス。
- トレンチ（１３）の導電材料がチタン窒化物又はドープされたポリシリコン又は金属を含むことを特徴とする請求項１記載の半導体デバイス。
- バルク領域（１０）が１０ 18 ｃｍ -3 以上のドーピング濃度を有することを特徴とする請求項４又は５記載の半導体デバイス。
- ドレイン領域（２、８）とソース領域（３、３’）とを離間させる複数の中間セル領域（６）が設けられ、該領域（６）内にそれぞれゲート電極（４）及びゲート酸化物（１４）が設けられたことを特徴とする請求項１乃至６の１つに記載の半導体デバイス。
- 中間セル領域（６）の直ぐ下に、それぞれ第１の導電形又は第２の導電形のチャネル領域（７）がイオン注入によって設けられたことを特徴とする請求項７記載の半導体デバイス。
- ドレイン領域（２）内に、非常に高いドーピング濃度を有しイオン注入によって半導体基体（１）内へ入れられた接触領域（８）が設けられたことを特徴とする請求項１乃至８の１つに記載の半導体デバイス。
- ゲート電極（４）の材料が高ドープされたポリシリコンであることを特徴とする請求項１乃至９の１つに記載の半導体デバイス。
- 以下の工程を経て、電界効果により制御可能な半導体デバイスを製造する方法。
ウエハ表面側（１１）とウエハ裏面側（１２）とを有する板状の半導体基体（１）を準備する工程、
半導体基体（１）のバルク領域（１０）上に内部領域（５）を形成するエピタキシャル層を析出させる工程、
内部領域（５）上にドレイン領域（２）及びソース領域（３）をエピタキシャル析出させる工程、
ウエハ表面側（１１）にイオン注入を行い、接触領域（８）及び高ドープされたソース領域（３’）を設ける工程、
ウエハ表面側（１１）に新たに異方性エッチングを行い、中間セル領域（６）をする工程、
前記エッチング時のマスクを使用したイオン注入によってチャネル領域（７）を設ける工程、
エッチングマスクを使用して薄いシリコン二酸化物層をゲート酸化物（１４）として中間セル領域（６）のトレンチ壁上に熱的に設け、中間セル領域（６）にポリシリコンをゲート材料として充填し、過剰なポリシリコンを中間セル領域（６）からエッチング除去して中間セル領域（６）にシリコン二酸化物層をゲート材料として充填する工程、
ウエハ表面側（１１）を再び異方性エッチングし、ソース領域（３、３’）の領域内に、バルク領域（１０）まで達するトレンチ（１３）を形成する工程、
トレンチ（１３）の壁上に薄い酸化物を設け、引き続いてトレンチ（１３）に導電材料を充填する工程、
ウエハ裏面側（１２）に大面積の金属層を設け、ソース端子（Ｓ）を形成する工程、
ウエハ表面側（１１）のドレイン端子（Ｄ）及びゲート端子（Ｇ）に対応する個所に金属層を設け、かつ中間酸化物（１５）によってこれら金属層を互いに絶縁する工程および
ソース端子（Ｓ）をろうによって冷却体（９）に導電的に固定する工程。
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| US6124612A (en) * | 1998-01-15 | 2000-09-26 | Siemens Aktiengesellschaft | FET with source-substrate connection and method for producing the FET |
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| US6653691B2 (en) * | 2000-11-16 | 2003-11-25 | Silicon Semiconductor Corporation | Radio frequency (RF) power devices having faraday shield layers therein |
| DE10061529A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Feldeffekt gesteuertes Halbleiterbauelement und Verfahren |
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| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| KR100593445B1 (ko) * | 2004-02-13 | 2006-06-28 | 삼성전자주식회사 | 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그제조방법들 |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| CN100416854C (zh) * | 2004-09-02 | 2008-09-03 | 国际整流器公司 | 顶部漏极型金属氧化物半导体栅控器件 |
| DE102004045966B4 (de) * | 2004-09-22 | 2006-08-31 | Infineon Technologies Austria Ag | Vertikal-Feldeffekttransistor in Source-Down-Struktur |
| DE102005013533B4 (de) * | 2005-03-23 | 2010-04-29 | Infineon Technologies Austria Ag | Halbbrücken-/Vollbrücken-Schaltungsanordnung sowie dafür geeigneter p-Kanal-MOS-Feldeffekttransistor |
| JP2008536316A (ja) | 2005-04-06 | 2008-09-04 | フェアチャイルド・セミコンダクター・コーポレーション | トレンチゲート電界効果トランジスタおよびその形成方法 |
| JP2006324488A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2007184553A (ja) | 2005-12-06 | 2007-07-19 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7960781B2 (en) * | 2008-09-08 | 2011-06-14 | Semiconductor Components Industries, Llc | Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method |
| US10205017B2 (en) * | 2009-06-17 | 2019-02-12 | Alpha And Omega Semiconductor Incorporated | Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS) |
| US8372714B2 (en) * | 2010-06-28 | 2013-02-12 | Macronix International Co., Ltd. | Semiconductor device and method of manufacturing a semiconductor device |
| TWI396230B (zh) * | 2010-06-30 | 2013-05-11 | Macronix Int Co Ltd | 半導體裝置及其製造方法 |
| US8519473B2 (en) | 2010-07-14 | 2013-08-27 | Infineon Technologies Ag | Vertical transistor component |
| US8373449B2 (en) | 2010-12-30 | 2013-02-12 | Infineon Technologies Ag | Circuit arrangement including a common source sense-FET |
| US20120168819A1 (en) * | 2011-01-03 | 2012-07-05 | Fabio Alessio Marino | Semiconductor pillar power MOS |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| US8471331B2 (en) | 2011-08-15 | 2013-06-25 | Semiconductor Components Industries, Llc | Method of making an insulated gate semiconductor device with source-substrate connection and structure |
| US8816503B2 (en) * | 2011-08-29 | 2014-08-26 | Infineon Technologies Austria Ag | Semiconductor device with buried electrode |
| US10032878B2 (en) | 2011-09-23 | 2018-07-24 | Infineon Technologies Ag | Semiconductor device with a semiconductor via and laterally connected electrode |
| US9324829B2 (en) | 2011-09-23 | 2016-04-26 | Infineon Technologies Ag | Method of forming a trench electrode device with wider and narrower regions |
| CN103137655B (zh) * | 2011-11-29 | 2016-04-20 | 万国半导体股份有限公司 | 具有底部源极的功率mosfet器件及其制作方法 |
| JP2013131512A (ja) * | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2013145770A (ja) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US8546875B1 (en) * | 2012-03-14 | 2013-10-01 | Infineon Technologies Austria Ag | Vertical transistor having edge termination structure |
| US9123559B2 (en) | 2013-05-31 | 2015-09-01 | Infineon Technologies Ag | Method for producing a semiconductor component |
| WO2015028838A1 (en) | 2013-08-27 | 2015-03-05 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture therefor |
| US9837526B2 (en) | 2014-12-08 | 2017-12-05 | Nxp Usa, Inc. | Semiconductor device wtih an interconnecting semiconductor electrode between first and second semiconductor electrodes and method of manufacture therefor |
| US9443845B1 (en) | 2015-02-23 | 2016-09-13 | Freescale Semiconductor, Inc. | Transistor body control circuit and an integrated circuit |
| US9472662B2 (en) * | 2015-02-23 | 2016-10-18 | Freescale Semiconductor, Inc. | Bidirectional power transistor with shallow body trench |
| US10348295B2 (en) | 2015-11-19 | 2019-07-09 | Nxp Usa, Inc. | Packaged unidirectional power transistor and control circuit therefore |
| TWI601295B (zh) * | 2016-08-25 | 2017-10-01 | 綠星電子股份有限公司 | 斷閘極金氧半場效電晶體 |
| US11404370B2 (en) * | 2019-11-27 | 2022-08-02 | Infineon Technologies Ag | Failure structure in semiconductor device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL157456B (nl) * | 1968-07-30 | 1978-07-17 | Philips Nv | Halfgeleiderinrichting in een isolerende kunststofomhulling. |
| US4446476A (en) * | 1981-06-30 | 1984-05-01 | International Business Machines Corporation | Integrated circuit having a sublayer electrical contact and fabrication thereof |
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
| US4791462A (en) * | 1987-09-10 | 1988-12-13 | Siliconix Incorporated | Dense vertical j-MOS transistor |
| US4835586A (en) * | 1987-09-21 | 1989-05-30 | Siliconix Incorporated | Dual-gate high density fet |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| JPH07249770A (ja) * | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
| JP3325736B2 (ja) * | 1995-02-09 | 2002-09-17 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
-
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