KR19980024482A - 전계효과에 의해 제어 가능한 수직 반도체 소자 - Google Patents
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Abstract
본 발명은
- 하나 이상의 제 1 도전형 드레인 구역,
- 하나 이상의 제 1 도전형 소오스 구역,
- 전체 반도체 몸체에 대해 절연된 하나 이상의 게이트 전극,
- 제 1 도전형 벌크 구역(8)을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자에 있어서,
- 소오스 단자(S)가 기판 후면(12)에 배치되고,
- 드레인 단자(D) 및 게이트 단자(G)가 기판 앞면(11)에 배치되는 반도체 소자에 관한 것이다.
Description
본 발명은
- 하나 이상의 제 1 도전형 드레인 구역,
- 하나 이상의 제 1 도전형 소오스 구역,
- 전체 반도체 몸체에 대해 절연된 하나 이상의 게이트 전극,
- 제 1 도전형 벌크 구역(8)을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자에 관한 것이다.
전계효과에 의해 제어 가능한 이러한 반도체 소자는 예컨대 MOSFET이다. MOSFET는 오래 전부터 공지되어 있으며, 예컨대 Siemens-Datenbuch 1993/94 SIPMOS-Halbleiter, Leistungstransistoren und Dioden, 페이지 29 이하에 개시되어 있다. 상기 Datenbuch의 페이지 30의 도 4는 이러한 파워 트랜지스터의 기본적인 구성을 나타낸다. 거기에 도시된 트랜지스터는 수직 n-채널-SIPMOS-트랜지스터이다. 이러한 트랜지스터에서는 n+기판이 그 아래놓인 드레인 금속층을 가진 지지체로 사용된다. n+기판 위에는 n-에피택시층이 배치된다. 상기 에피택시층은 차단전압에 따라 상이한 두께를 가지며 상응하게 도핑된다. 그 위에 놓인 n+폴리실리콘 게이트가 절연 실리콘이산화물내로 매립되고 p-웰 및 n+소오스 구역에 대한 주입 마스크로 사용된다. 소오스 금속층은 전체 구조물을 덮으며 칩의 개별 트랜지스터 셀을 병렬로 접속시킨다. 상기 수직으로 구성된 파워 트랜지스터의 다른 세부 사항은 상기 Datenbuch의 페이지 30 이하에 제시된다.
이러한 배치의 단점은 반도체 소자의 전압 강도가 증가함에 따라 드레인-소오스-부하 구간의 온-상태 저항(Ron)이 증가해야 한다는 것이며, 그 이유는 에피택시 층의 두께가 커져야 하기 때문이다. 50 V 일 때, 표면에 관련한 온-상태 저항(Ron)은 대략 0.20 Ω ㎟ 이고, 1000 V의 차단 전압에서는 예컨대 약 10 Ω ㎟ 의 값으로 상승한다.
측면 MOSFET와는 달리, 수직 MOSFET는 수직의 전류 흐름 방향을 갖는다. 즉, 전류는 기판 앞면으로부터 기판 후면으로 흐른다. 본 발명에 따른 수직 MOSFET에서는 소오스 및 게이트 단자가 기판 앞면에 배치되는 한편, 드레인 단자는 기판 후면 위에서 접촉된다. 이로 인해, 수직 MOSFET는 측면 MOSFET에 비해 작은 장소를 차지하며 반도체 칩상에 통합될 수 있고, 그에 따라 소자가 보다 저렴하게 제조될 수 있다는 장점을 갖는다.
수직 MOSFET는 통상적으로 기판 후면에서 냉각체 또는 장치 하우징에 고정된다. 이러한 배치의 단점은 드레인 후면 콘택과, 통상적으로 장치의 접지 전위에 접속된 냉각체 사이에, 절연층이 제공되어야 한다는 것이다. 상기 절연층에 의해 드레인 후면 콘택과 냉각체 사이의 열저항이 증가된다. 이것은 기판 후면을 통한 열 전도를 감소시킨다.
본 발명의 목적은 전술한 단점을 갖지 않는, 전계 효과에 의해 제어 가능한 수직 반도체 소자를 제공하는 것이다.
도 1은 기판 후면에 소오스 단자를 가진 본 발명에 따른 수직 MOSFET의 실시예.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체 몸체 2: 드레인 구역
3, 3': 소오스 구역 4: 게이트 전극
5: 내부 구역 6: 중간 셀 구역
7: 채널 구역 8: 접촉 구역
9: 냉각체 10: 벌크 구역
11: 기판 앞면 12: 기판 후면
13: 수직 트렌치 14: 게이트 산화물
15: 중간 산화물 D: 드레인 단자
G: 게이트 단자 S: 소오스 단자
상기 목적은 본 발명에 따라 청구범위 제 1항의 특징에 의해 달성된다. 여기서는 기판 후면에 소오스 단자를 가진, 전계효과에 의해 제어 가능한 수직 반도체 소자가 제시된다.
본 발명의 실시예에 따르면, 기판 후면에서 소오스 단자가 절연층 없이 직접 냉각체, 특히 구리 블록상에 고정된다. 이 경우, 소오스 콘택과 냉각체 사이의 열 저항이 약 팩터 5 정도 감소된다. 이로 인해, 특히 구리의 매우 양호한 열 전도성에 의해 기판 후면을 통한 개선된 열 전도가 가능해진다. 따라서, 본 발명에 따른 소자가 보다 소형화될 수 있다.
본 발명의 다른 실시예에 따르면, 전도성 재료로 채워진 수직 트렌치가 제공된다. 전도성 재료로는 티탄 질화물, 하이 도핑된 폴리실리콘, 금속 실리콘 화합물 또는 금속이 그것의 양호한 전도성으로 인해 바람직하게 사용된다. 트렌치는 기판 앞면에 있는 소오스 구역과 기판 후면에 있는 벌크 구역을 단락시킨다. 이로 인해, 전류는 낮은 옴저항으로 기판 앞면으로부터 기판 후면에 있는 소오스 단자로 흐른다. 이 경우, 기판 앞면과 기판 후면 사이의 낮은 저항 접속을 보장하기 위해, 벌크 구역이 충분히 많이 도핑된다는 것이 중요하다.
본 발명의 또다른 실시예에서는 게이트 전극과 게이트 산화물이 배치된 수직 중간 셀 구역이 제공된다. 이 경우, 게이트 전극이 반도체 몸체내로 옮겨짐으로써, 바람직하게는 높은 파괴 전압과 동시에 낮은 온-상태 전압(Ron)을 가진 MOSFET가 구현될 수 있다.
본 발명의 또다른 실시예에 따르면, 중간 셀 구역 아래 이온 주입된, 하이 도핑된 채널 구역이 제공된다. 이러한 소위 채널 주입에 의해 MOSFET 채널의 차단 전압이 의도된 바대로 설정될 수 있다.
청구범위 제 8항은 드레인 구역내의 접촉 구역에 관한 것이다. 드레인 단자에 대한 접촉 구역은 충분히 높은 도핑 농도를 갖기 때문에, 반도체와 금속층 사이의 옴 접촉이 보장된다. 이온 주입에 의해, 정확히 측정될 수 있는 도핑 도우즈가 투입될 수 있고 그에 따라 소정 도핑 농도가 소정 범위로 설정될 수 있다.
청구범위 제 9항은 게이트 전극의 실시예에 관한 것이다. 여기서는 게이트 재료로서 폴리실리콘이 사용되는데, 그 이유는 그것이 공정 기술상 간단히 처리될 수 있고 양호한 전도성을 갖기 때문이다.
청구범위 제 10항은 본 발명에 따른 반도체 소자의 바람직한 제조방법에 관한 것이다.
본 발명을 첨부된 도면에 도시된 실시예를 참고로 보다 구체적으로 설명하면 하기와 같다.
도 1은 기판의 후면에 소오스 단자를 가진 본 발명에 따른 수직 MOSFET의 실시예를 나타낸다. 반도체 몸체(1), 예컨대 실리콘 기판은 n+도핑되어 있다. 처리되지 않은 반도체 몸체(1)는 동시에 벌크 구역(10)을 형성한다. 기판의 앞면에서 벌크 구역(10)상에는 p+도핑된 층 및 p_도핑된 층이 차례로 에피택셜하게 성장된다. 이하에서, 상기 층은 내부 구역(5)이라 한다. 내부 구역(5) 위에는 마찬가지로 에피택셜하게 성장된 드레인 구역(2) 및 소오스 구역(3)이 배치된다. 드레인 구역(2) 및 소오스 구역(3)은 동일한 도핑, 본 경우에는 n-도핑을 갖는다. 그러나, 드레인 구역(2) 및 소오스 구역(3)의 도핑 농도가 반드시 동일할 필요는 없다.
드레인 구역(2) 및 소오스 구역(3)은 서로 이격되며, 드레인 구역(2)과 소오스 구역(3) 사이의 간격은 중간 셀 구역(6)을 규정한다. 중간 셀 구역(6)은 반도체 몸체(1)내로 수직으로 뻗은 트렌치의 형상을 갖는다. 상기 트렌치는 반도체 몸체(1)의 기판 앞면(11)으로부터 수직으로 드레인 구역(2) 및 소오스 구역(3)을 거쳐 반도체 몸체(1)의 내부 구역(5)내로 연장된다. 그러나, 중간 셀 구역(6)이 반드시 내부 구역(5)내에 까지 연장될 필요는 없다. 오히려, 깊이는 자유로이 선택될 수 있다.
중간 셀 구역(6)은 게이트 전극(4)을 포함한다. 게이트 전극(4)은 게이트 단자에 접속된다. 게이트 재료로는 그것의 공정 기술상 간단한 처리가능성 때문에 그리고 그것의 양호한 전도성 때문에 바람직하게는 하이 도핑된 폴리실리콘이 사용될 수 있다. 게이트 전극(4)은 게이트 산화물(14)에 의해 인접한 드레인 구역(2) 및 소오스 구역(3) 또는 내부 구역(5)으로부터 절연된다. 게이트 전극(4)은 필요에 따라 상이하게 형성될 수 있다. 본 경우에는 게이트 전극(4)은 상부로 가늘어지는 병의 형상을 갖는다. 게이트 산화물(14)로는 바람직하게는 열적으로 성장된 실리콘이산화물이 사용된다. 중간 셀 구역(6)의 정점선 또는 전환점을 U형으로 형성하는 것이 특히 바람직하다.
드레인 구역은 매립된 n+도핑구역을 포함하며, 접촉구역(8)을 형성한다. 접촉 구역(8)은 통상의 금속층을 통해 전기 접촉된다. 드레인 콘택의 전체가 단락되고 드레인 단자(D)를 형성한다. 이로인해, 다수의 동일한 방식의 MOS-FET가 병렬로 접속됨으로써, 제어 가능한 출력이 부가로 상승될 수 있다. 드레인 콘택은 중간 산화물(15)에 의해 게이트 단자(G)로부터 절연된다.
소오스 구역(3)은 마찬가지로 매립된 n+도핑구역(3')을 포함한다. 본 발명에 따라 수직 트렌치(13)가 소오스 구역(3')내로 에칭된다. 상기 수직 트렌치(13)는 적어도 부분적으로 도핑된 폴리실리콘, 티탄 질화물, 또는 금속으로 이루어진 전도성 물질을 포함한다. 수직 트렌치(13)는 n+도핑된 소오스 구역(3')과 벌크 구역(10) 사이의 단락을 형성한다.
기판 후면(12)에서 벌크 구역(10)의 큰 표면이 통상의 금속층 위에 접촉된다. 상기 금속층은 소오스 단자(S)를 형성한다.
바람직하게는 중간 셀 구역(6) 바로 아래 p+도핑구역(7)이 내부 구역(5)내로 형성된다. 상기 구역은 이하에서 채널구역(7)이라 한다. 기초가 되는 기술은 일반적으로 채널 도핑이라 한다. 채널 도핑시 정확하게 측정가능한 도핑농도에 의해 MOSFET에 대한 차단전압이 정확히 정해질 수 있다. 채널 도핑시 게이트 전극(4) 및 게이트 산화물(14)이 아직 형성되지 않은, 에칭된 중간 셀 구역(6)이 바람직하게는 주입 마스크로서 사용될 수 있다. 또한, 채널 구역(7)이 내부구역(5)과 드레인/소오스 구역(2, 3) 사이의 p+도핑된 얇은 에피택시층으로 형성될 수도 있다.
게이트 전극(4)에 게이트 전압을 인가할 때, 전류흐름은 기판 후면(12)에 있는 소오스 단자(S)로부터 벌크구역(10) 및 수직 트렌치(13)를 거쳐 n+도핑된 소오스 구역(3')으로 흐른다. 거기서 부터 전류는 중간 셀 구역(6) 아래 형성된 채널을 통해 드레인 구역(2)으로 그리고 그에 따라 드레인 단자(D)로 흐른다.
기판 후면(12)에서 소오스 단자(S)는 절연층 없이 냉각체 또는 장치 하우징(9)상에 고정된다. 소오스 구역의 접지 전위는 바람직하게는 장치의 접지 전위와 동일하다. 냉각체(9)로는 바람직하게는 구리 블록이 사용된다. 구리의 매우 높은 열 전도성에 의해 반도체 몸체(1)의 신속한 열전도가 보장된다.
도 1에 도시된 MOSFET는 자체 차단 n 채널 MOSFET라고 불린다. 여기서, 드레인/소오스 구역(2, 3) 및 채널 구역(7)의 도전형은 상이하다. 물론, 본 발명에 따른 MOSFET는 자체 전도(self conducting) 트랜지스터로도 구현될 수 있다. 이것을 위해, 채널구역(7)의 도전형이 드레인/소오스 구역(2, 3)의 도전형과 동일해야 한다. 상기 자체 전도 MOSFET에서는 채널 구역(7)이 드레인 구역 및 소오스 구역(2, 3)과 접촉해야 한다. 드레인/소오스 구역(2, 3)이 p 도핑되고 벌크 구역이 n 도핑되면, p 채널 MOSFET가 구현될 수 있다.
도 1을 참고로 본 발명에 따른 파워 MOSFET의 제조방법을 설명하면, 하기와 같다:
동시에 벌크 구역(10)을 형성하는 반도체 몸체(1)상에 차례로 내부 구역(5)의 p+및 p-도핑된 층 및 드레인/소오스 구역(2), (3)을 에피택셜하게 형성한다. 기판 앞면(11)을 구조화하고 이온 주입에 의해 드레인 구역(2)의 접촉 구역(8) 및 하이 도핑된 소오스 구역(3')을 형성한다. 재차 기판 앞면(11)을 구조화하고, 중간 셀 구역(6)을 비등방성 에칭한다. 기존의 에칭 마스크를 사용하여 p+도핑구역(7)을 내부 구역(5)내에 이온주입에 의해 형성한다. 그리고 나서, 게이트 산화물(14)로서 얇은 열적 실리콘이산화물층을 중간 셀 구역(6)내로 제공한다. 중간 셀 구역(6)을 게이트 전극(4)의 재료인 도핑된 폴리실리콘으로 채운다. 초과량분의 폴리실리콘을 중간 셀 구역(6)으로부터 에칭해내고, 중간 셀 구역(6)을 실리콘이산화물로 채운다. 기판 앞면(11)을 재차 구조화하고 트렌치(13)를 벌크 구역(10)내에 까지 비등방성 에칭한다. 부가 트렌치(13)의 벽상에 얇은 산화물을 제공하고, 트렌치(13)를 티탄 질화물 또는 도핑된 폴리실리콘으로 채운다. 소오스 단자(S)의 큰 표면을 기판 후면(12)에 금속 증착시킨다. 기판 앞면(11)을 구조화하고 드레인 단자(D) 및 게이트 단자(G)를 대응하는 콘택에 증착시키고 중간 산화물(15)에 의해 서로 절연시킨다. 소오스 단자(S)를 전도성 납땜에 의해 냉각체(9)상에 고정시킨다.
기판 후면에 소오스 단자를 가진 본 발명에 따른 MOSFET에서는 중요한 장점이 나타난다: 소위 소오스-다운-트랜지스터에 의해 드레인-다운-트랜지스터에 비해 개선된, 냉각체에 접속된 기판 후면을 통한 손실 전력 방출이 가능하다. 소오스-다운 트랜지스터에서는 소오스 콘택과 냉각체 사이에 절연층이 필요하지 않기 때문에, 열 저항이 약 팩터 5 정도 작아진다. 따라서, 반도체 소자가 보다 소형화될 수 있다.
Claims (10)
- - 하나 이상의 제 1 도전형 드레인 구역,- 하나 이상의 제 1 도전형 소오스 구역,- 전체 반도체 몸체에 대해 절연된 하나 이상의 게이트 전극,- 제 1 도전형 벌크 구역(8)을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자에 있어서,- 소오스 단자(S)가 기판 후면(12)에 배치되고,- 드레인 단자(D) 및 게이트 단자(G)가 기판 앞면(11)에 배치되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항에 있어서, 소오스 단자(S)가 냉각체(9), 특히 구리 블록상에 고정되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항 또는 2항에 있어서,- 반도체 몸체(1)의 벌크구역(10)이 매우 높은 도핑 농도를 가지며 기판 후면(12)에서 소오스 단자(S)에 접촉되고,- 기판 앞면(11)에 있는 소오스 구역(3, 3') 그리고 반도체 몸체(1)의 벌크구역(10)을 단락시키는 전도성 물질로 채워진 수직 트렌치가 제공되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 3항에 있어서, 트렌치(13)의 전도성 물질이 티탄 질화물 또는 도핑된 폴리실리콘 또는 금속을 포함하는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 3항 또는 4항에 있어서, 벌크 구역(10)이 도핑 농도 1018cm-3를 갖는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항 내지 5항 중 어느 한 항에 있어서, 드레인 구역(2,8) 및 소오스 구역(3, 3')을 이격시키는 중간 셀 구역(6)이 제공되며, 상기 중간 셀 구역(6)내에는 게이트 전극(4) 및 게이트 산화물(14)이 배치되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 6항에 있어서, 중간 셀 구역(6) 바로 아래 제 1 또는 제 2 도전형의 채널 구역(7)이 이온 주입에 의해 형성되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항 내지 7항 중 어느 한 항에 있어서, 접촉 구역(8)이 드레인 구역(2)내에 제공되고, 상기 접촉 구역(8)은 매우 높은 도핑농도를 가지며 이온 주입에 의해 반도체 몸체(1)내에 형성되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항 내지 8항 중 어느 한 항에 있어서, 게이트 전극(4)의 재료가 하이 도핑된 폴리실리콘인 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자.
- 제 1항 내지 9항 중 어느 한 항에 따른 전계효과에 의해 제어 가능한 수직 반도체 소자의 제조 방법에 있어서,- 반도체 몸체(1)의 벌크구역(10) 상에 내부구역(5)의 상이한 에피택시층을 증착하는 단계,- 내부 구역(5)상에 드레인/소오스 구역(2,3)을 에피택셜하게 증착하는 단계,- 기판 앞면(11)을 구조화하고, 이온 주입에 의해 접촉구역(8) 및 하이 도핑된 소오스 구역(3')을 형성하는 단계,- 기판 앞면(11)을 재차 구조화하고, 중간 셀 구역(6)을 비등방성 에칭하는 단계,- 에칭 마스크를 사용해서 이온 주입에 의해 채널구역(7)을 형성하는 단계,- 에칭 마스크를 사용해서 중간 셀 구역(6)의 트렌치 벽상에 게이트 산화물(14)로서 얇은 실리콘이산화물층을 열에 의해 제공하며, 중간 셀 구역(6)을 게이트 물질인 폴리실리콘으로 채우고, 초과량분의 폴리실리콘을 중간 셀 구역(6)으로부터 에칭하며, 중간 셀 구역(6)을 게이트 물질인 실리콘이산화물로 채우는 단계,- 기판 앞면(11)을 재차 구조화하고 소오스 구역(3, 3')의 영역에서 트렌치(13)를 벌크 구역(10)의 깊이내에 까지 비등방성 에칭하는 단계,- 부가의 트렌치(13)의 벽상에 얇은 산화물을 제공하며 부가의 트렌치(13)를 전도성 물질로 채우는 단계,- 기판 후면(12)에서 소오스 단자(S)의 큰 표면을 증착하는 단계,- 기판 앞면(11)에서 드레인 단자(D) 및 게이트 단자(G)를 대응하는 콘택에 증착하고 중간 산화물(15)에 의해 서로 절연시키는 단계,- 소오스 단자(S)를 납땜에 의해 냉각체(9)상에 전도적으로 고정시키는 단계를 포함하는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자의 제조 방법.
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