CN100416854C - 顶部漏极型金属氧化物半导体栅控器件 - Google Patents

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CN100416854C CNB2005100958505A CN200510095850A CN100416854C CN 100416854 C CN100416854 C CN 100416854C CN B2005100958505 A CNB2005100958505 A CN B2005100958505A CN 200510095850 A CN200510095850 A CN 200510095850A CN 100416854 C CN100416854 C CN 100416854C
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Abstract

一种沟槽型顶部漏极型金属氧化物半导体栅控器件,其在管芯顶部具有漏极电极,以及在管芯底部表面具有源极电极。所述器件通过控制连接在漏极和栅极区域之间的电压来导通。所述器件单元具有本体短路沟槽和栅极沟槽。栅极多晶硅设置于所述栅极沟槽的底部、以及邻近于薄栅极氧化层(其为沟道区域形成衬)设置,并具有最小的漏极漂移区域重叠。本体短路沟槽的底部包含将本体区域短路到沟道区域的接触部分。本体短路、顶部漏极区域和栅极多晶硅同时被硅化。栅极沟槽在其顶部加宽以提高Qgd特征。本体短路沟槽和栅极沟槽同时用空隙填充材料来填充。

Description

顶部漏极型金属氧化物半导体栅控器件相关申请本申请要求在2004年9月2日提交的第60/606,596号美国临时申请 的优先权,该申请的全部内容通过引用合并入本文。本申请还涉及由丹尼尔'M'金泽尔在2005年3月4日提交的题为 "顶部漏极型MOSFET"的第11/042,993号美国专利申请,该申请的全 部内容也通过引用合并入本文。技术领域本发明涉及例如MOSFET(金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)等的金属氧化物半导体栅控器件(MOS栅控器 件)以及它们的制造工艺,更具体地说,本发明涉及这样一种器件,在 该器件中,漏极被设置在含有其中形成器件的管芯或晶片的表面的结的 顶面上。背景技术垂直导电的MOS栅控器件是公知的。这里,MOS栅控器件指的是 MOSFET、 IGBT等。垂直导电的器件指的是这样一种器件,其中通过管 芯的电流传导路径的至少一部分与管芯的平面垂直。而管芯(die)则指 的是从晶片分割(singulate)出的单个管芯或芯片,其中晶片内所有的管 芯在分割之前同时得到处理。术语管芯、晶片和芯片可互换使用。图1示出了使用沟槽型工艺的公知类型的垂直导电MOSFET。图1 是贯穿MOSFET管芯的截面图并示出了器件的一个单元。常规上采用相 互相对地横向布置的多个相同的这种单元。这些单元可为平行条,或者 圓形、矩形、正方形、六边形或其它任何多边形拓朴结构的闭合单元, 并且可呈现相同的截面图。图1所示器件的漏极处在管芯的底部上,其 源极和栅极则处在相对的表面上。在图1中,晶片或管芯具有单晶硅的N+衬底20 (例如浮动区域), 其具有包括漂移区21的顶部外延生长的N型硅层。P型基被注入和扩散 入外延层以形成P基区22,而N型#1注入和扩散以形成N+源区层23。 分开的沟槽24和25 (或者分开或封闭的单元)形成于晶片的顶部中。二 氧化硅或其它绝缘衬垫(lmer)具有厚的底部30和薄的垂直栅部31,它 们容纳了导电性多晶硅栅极32。顶部氧化物部分33完成对栅多晶硅32 的绝缘封闭。然后,源极40被淀积在晶片或芯片的顶部并填充沟槽24 以使得N+源23和P基短路,从而使由区域21、 22和23形成的寄生双极 型晶体管失效。导电性漏极41被常规地形成在管芯的底部上。在操作中,向栅极32和源极40之间施加栅极导通电势将使得覆盖 (line) 了氧化层31的P基22的表面处的浓度(concentration)反转 (invert) , /人而使得大多数载流子/人漏极41向源极40垂直流动。对于许多应用而言,非常希望降低栅极和漏极之间的电容并由此降 低电荷Qgd和Qswitch,并且希望降低图1的MOS栅控器件管芯的导通 电阻RosoN以及栅电阻。还希望提供这样一种MOS栅控管芯结构,它可 被封装到多种外壳中,可与其它的管芯共同封装在一起并同时具有降低 的封装电阻、最小化的寄生电感(stray inductance)以及良好的散热能力。顶部漏极型MOS栅控器件在由丹尼尔.M.金泽尔于2005年3月4 日提交并转让给本共同发明的受让人的题为"顶部漏极型MOSFET (IR-2471 )"的第11/042,993号共同未决申请中得到了概括的说明。与 常规MOSFET相比,这种器件具有相反的源极和漏极。因此,它的漏极 结构和栅极结构都形成在芯片的顶部中,而其源极则位于芯片的底部。 分开的垂直栅极沟槽被形成入管芯或晶片的顶部。基区或沟道可逆区被 设置成与沟槽壁相邻,并且被埋在上部漂移区之下。设置在栅极沟槽之底短路。这一新颖的功能反转使R'Qsw和R*A相对于现有技术产生了显著的 改进(分别为60%和26% )。它进一步使栅电阻降低四倍以及为管芯的 共同封装提供了多种封装选择。更具体地说,这种结构能够降低漏-栅重叠并且减少了在栅极和漏极之间使用较厚的氧化层,从而能够产生降低的Qgd和Q,。这种设计还能够实现较高的单元密度并可消除JFET效应和降低RDS0N。最后,这种设计可使栅电阻减小。 发明内容图2是本发明的新颖的顶部漏极型器件的一个单元的剖面示意图。 图中所示的器件为N沟道器件,但是可转换其所有导电类型从而产生P 沟道器件。管芯或晶片具有N+衬底50,在衬底50的上表面上形成有N— 型外延硅层。P型注入和扩散形成了埋入的P基或沟道51,而N+注入和 扩散则在N漂移区层53的顶部中形成漏区层52。三个沟槽60、 61和62 被形成入管芯或晶片的顶部,从而形成所示的单个单元。外沟槽60和62 为栅极沟槽,它们分别具有垂直的二氧化硅(或其它绝缘物)底层63和 64,并且分别具有垂直的栅极氧化层65和66。导电性多晶硅层67和68 被形成入沟槽60和62,并且分别通过氧化层63、 65和64、 66与周围的 硅绝缘。然后,氧化填充物69和70分别在多晶硅栅极67和68上方填 充沟槽60和62。中央沟槽61在其底部接纳导电层71以使得P基51和N+衬底50连 通(短路)。然后,沟槽61的其余部分被填充绝缘氧化物72。可为具有少量硅成分的铝的漏极75被形成在管芯和晶片的顶部上 方,而导电性源极76则被形成在晶片和管芯底部上。为了使得图2的器件导通,施加到栅极67、 68和衬底50之间的电 势将沿着基区51的垂直表面形成反转区(inversion region),以使得大 多数载流子(电子)能够从顶部漏极75向底部源极76传导。需再次注 意,所有导电类型可以被反转以形成P沟道器件,而不是图中所示的N 沟道器件。与图l相比,图2所示结构的效果使得漏极漂移区53和栅极67、 68 之间的重叠减小,从而产生较低的Qgd和Q,另外,较厚的氧化层65、 66可用于栅极67、 68和漏极漂移区53之间,这样再次降低了 Qgd和Qsw。此外,单元密度可以比图1中的单元密度更大以进一步降低RosoN。而且,JFET效应的消除会进一 步降低RDS0N。通常,对于具有等价设计的20伏N沟道MOSFET(由国际整流器公 司商业销售的)而言,与图1的器件相比,图2所示的顶部漏极型器件 结构的品质因数(FOM)被显著降低,如下面的表1所示。表1工艺的FOM 图1 (1.8拔丈米间3巨) 实测 图2 顶部漏极型FET (1.8樣支米间if巨) 模拟 相对于常规器件 的FOM降低(% )RsixAA@Vgs=4.5V (mQ -mm2) 15.5 11.5 26%RsixQswitch (mQ -nC) 48.3 19.1 60%Rs,xQgd (mQ -nC) 38.6 17.0 56%RslxQgd (mQ -nC) 103.7 36.9 64%本发明进一步包括在图2的器件的结构和制造工艺上的一系列的改进。因此,作为第一个改进,本体短路(body short)、漏极区和栅极多 晶硅的上表面被同时硅化(silicided)以降低其各自的电阻。另外,多晶硅栅极和其沟槽壁之间的漏极氧化层的厚度被增加从而使Q(3D灵敏度最小化。另外,为了简化工艺,本体短路沟槽和主沟槽被同时填充。 作为对工艺的进一步改进,提供了 一种新颖型的顺序蚀刻工艺以用 于形成栅极多晶硅槽。因此,必须精确地控制栅极多晶硅槽以保持最小 电容。出于这一目的,在进行沟槽蚀刻时,首先进行第一次蚀刻以形成 第一深度,然后形成厚的氧化层,之后淀积氮化物并对沟槽底部进行各 向异性蚀刻。然后进行第二次蚀刻并且在新的表面上形成栅极氧化物。8现在多晶硅槽的深度不是十分关键,因为沟槽顶部厚的氧化物降低了栅 电容。蚀刻是自对准的,并且可以使用角度注入以使沟槽深度的重要性 进一步被减小。可以为硅化物栅极设置浅的多晶硅槽。在以下对于图3至图6的优选工艺顺序的说明中详细描述了上述特 征,这些工艺顺序形成了例如图2中示意性示出的器件。附图说明图1是现有技术的沟槽型MOSFET的单元的剖^L图;图2是顶部漏极型MOSFET的单元的剖视图;图3是经过早期工艺顺序(其中形成了体沟槽和栅沟槽)之后根据 本发明制造的单元的剖视图;图4是在沟槽中填充多晶硅之后类似于图3的剖-见图;图5是在选择性地去除多晶硅的、对所选区域进行注入、以及对漏、 源和栅区进行硅化之后类似于图4的剖^L图;图6是淀积金属之后类似于图5的剖视图。具体实施方式首先参照图3,其中示出了管芯或者晶片中的一个单元,该单元具有 沟槽和本体短路沟槽。因此,管芯包括其顶表面上具有外延层81的N+ 本体80。层81中注入并且扩散有P型层82,或者可选地,可以在形成 外延层之前在N+本体80中扩散形成P层或者沟道层82。然后在P层82 的顶部注入并且扩散(或者生长)N型漂移区83。然后在层83的顶部淀积氮化硅层85。然后利用本领域技术人员所公知的常规的掩膜和蚀刻步骤,蚀刻出 本体短路沟槽91和栅极沟槽92,使所述沟槽穿通氮化物层85进入漂移 区83,并且将区域83分割为分开的多个台型(mesa)部分。然后在通过沟槽91和92所形成的台型部分的顶部上方和沟槽内形 成相对较厚的氧化物分隔层100。然后蚀刻氧化物以在漂移区83的侧面 形成氧化物分隔部分,在图中示出为沟槽91中的氧化层100a和沟槽92 中的氧化层100b。氧化层100a和100b是漏极氧化层并且相对较厚,从而灵敏地最小化Qgd,这一点在后面将可以看出。然后再次蚀刻硅以使沟槽深入至基区82的底部。然后,在沟槽91和92的侧壁和底部生长相对较薄的栅氧化层110 和111。这些栅氧化层的厚度与漏氧化层100a和100b的厚度相比相对较 薄,从而使得开启器件的阈值电压相对较低。然后如图4所示,在晶片或者管芯的顶部淀积导电性多晶硅层120, 以填充所有的沟槽91和92。如图5所示,部分蚀刻去除沟槽91和92中的多晶硅120,在沟槽 92的底部中留下其高度稍高于栅极氧化部分111水平面的栅极多晶硅 121。然后如图5所示,掩蔽住沟槽92并且全部蚀刻去除沟槽91中所保 留的多晶硅。如图5所示,台型部分上方的氧化层100和氮化层85也被 去除。在沟槽91的底部注入P+注入物,然后如图5所示进一步蚀刻沟槽。 注意,在图5中,沟槽91的底部形成了高导电性的N+"原注入部分 130,并且在N+"主入部分130上方形成P+本体注入部分131。这使得在 本体80和基区82之间形成了有效的体短路,这一点正是沟槽91的最终 目的。在图5中还进行了 N+源的注入和激活,用以形成N+漏区140。 在图5中随后进行硅化(siliciding)操作以在漏区140上方形成导电 性硅化物层150,并且在栅多晶硅121顶部形成硅化物层151。也可以在 沟槽91的底部使用相同的导电性硅化物(例如硅化物152)以通过区域 130和131使得N+本体80和P型沟道82电短路。然后用适合的空隙填充材料160 (它可以采用适当的氧化物)填充图 5中所示的沟槽91和92。如图6所示,空隙填充材料被从沟道之间的台 型部分移除。然后在管芯或晶片的顶部施加作为漏极金属电极的正面金 属170并使其与漏区140相接触。然后在晶片的底部施加图6中的背面 金属171 (器件的源极金属)。可以注意到,图6的器件的工作方式将与图2中所描述的相同。 虽然根据特定的实施方案对本发明进行了描述,但是对于本领域技 术人员来说许多其它的变化和修改以及其它用途将是显而易见的。因此, 优选为本发明不受本文特定公开的限制。

Claims (11)

1. 一种顶部漏极型金属氧化物半导体栅控器件,包括: 半导体本体,其具有一种导电类型;具有与所述一种导电类型相反的导电类型的基层,其位于所述半导体本体之上;具有所述一种导电类型的漂移区,其位于所述基层之上;多个横向分开的金属氧化物半导体栅控单元,各个所述单元都包括本体短路沟槽和与所述本体短路沟槽分开的栅极沟槽,并在所述沟槽之间限定出台面;所述本体短路沟槽和所述栅极沟槽基本上垂直于所述半导体本体的平面延伸,并延伸穿过所述漂移区和所述基层;所述本体短路沟槽的底部具有将所述基层连接到所述半导体本体的本体短路接触部分;所述栅极沟槽具有覆盖其壁的栅氧化层,所述栅氧化层沿所述基层的深度的至少一部分延伸;导电性多晶硅栅电极,其填充于所述栅极沟槽的底部;导电率增大的漏极区,其形成在所述台面顶部;导电性正面漏极电极,其连接至所述导电率增大的漏极区;导电性源极电极,其连接到所述半导体本体的底部;注入区,其具有所述一种导电类型,并具有比所述半导体本体更大的电荷浓度,所述注入区位于所述本体短路沟槽的底部,以增进所述本体短路接触部分和所述半导体本体之间的接触;以及本体短路注入区,其具有所述相反的导电类型,并具有比所述基层更高的导电率,所述本体短路注入区从所述基层的下部跨越所述本体短路沟槽,并与所述本体短路接触部分相接触。
2. 如权利要求1所述的器件,其中,所述一种导电类型为N型导电性。
3. 如权利要求1所述的器件,还包括位于所述多晶硅栅极电极和所 述浓度增大的漏极区域之上的导电性硅化物层。
4. 如权利要求1所述的器件,其中,所述本体短路沟槽的底部处的 所述接触部分为导电性硅化物。
5. 如权利要求3所述的器件,其中,所述本体短路沟槽的底部处的 所述接触部分为导电性硅化物。
6. 如权利要求1所述的器件,其中,所述栅极沟槽的底部具有第一 宽度,并沿其长度穿过所述基层;所述栅极沟槽的顶部具有延伸到所述 第一宽度的第二宽度;所述第二宽度部分填充有绝缘装填物并且宽于所 述第一宽度。
7. —种顶部漏极型金属氧化物半导体栅控器件,包括:半导体本体, 其具有一种导电类型;具有相反的导电类型的基层,其位于所述半导体 本体之上;具有所述一种导电类型的漂移区,其位于所述基层之上;至 少一个栅极沟槽,其基本上垂直于所述半导体本体的平面延伸,并延伸 穿过所述漂移区和所述基层;所述栅极沟槽具有覆盖其壁的栅氧化层, 所述栅氧化层沿所述基层的深度的至少 一部分延伸;限定出栅极电极的 导电性多晶硅物质,其沿所述栅氧化层的长度填充所迷栅极沟槽的底部; 导电性漏极电极,其连接至所述漂移区层的顶面;导电性源极电极,连 接于所述半导体本体;本体短路沟槽,其与所述栅极沟槽分开,并从所述漂移区的顶部延 伸到所述半导体本体内;导电性本体短路接触部分,其位于所述本体短 路沟槽的底部;注入区,其具有所述一种导电类型,并具有比所述半导体本体更大 的电荷浓度,所述注入区位于所述本体短路沟槽的底部,以增进所述本 体短路接触部分和所述半导体本体之间的接触;以及本体短路注入区, 其具有所述相反的导电类型,并具有比所述基层更高的导电率,所述本 体短路注入区从所述基层的下部跨越所述本体短路沟槽,并与所述本体 短路接触部分相接触。
8. 如权利要求7所述的器件,还包括导电率增加的漏极区域,其具 有所述一种导电类型,并且形成在所述漂移区的顶部以用于加强与所述导电性漏极电极的接触。
9. 如权利要求7所述的器件,其中,所述一种导电类型为N型导电性。
10. 如权利要求8所述的器件,还包括位于所述多晶硅栅极电极和所 述浓度增大的漏极区域之上的导电性硅化物层。
11. 如权利要求7所述的器件,其中,所述本体短路接触部分为导电 性硅化物。
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