JPH09321282A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH09321282A JPH09321282A JP13182496A JP13182496A JPH09321282A JP H09321282 A JPH09321282 A JP H09321282A JP 13182496 A JP13182496 A JP 13182496A JP 13182496 A JP13182496 A JP 13182496A JP H09321282 A JPH09321282 A JP H09321282A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- insulating film
- gate electrode
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 48
- 239000011229 interlayer Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 3
- 210000004027 cell Anatomy 0.000 description 20
- 239000010410 layer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 210000001744 T-lymphocyte Anatomy 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来、ＤＭＯＳＦＥＴのチャネルストッパ部
の拡散領域を、ＦＥＴセル部と同時に形成する場合、チ
ャネルストッパ部のフィールド酸化膜を除去する工程が
必要であった。 【解決手段】 ＦＥＴセル領域と同時にチャネルストッ
パ部のフィールド酸化膜を除去し、エッジがフィールド
酸化膜上にあり、他のエッジが基板上にあるるゲート電
極を設け、その電極と自己整合的に、ベース拡散領域及
びソース拡散領域を形成する。
の拡散領域を、ＦＥＴセル部と同時に形成する場合、チ
ャネルストッパ部のフィールド酸化膜を除去する工程が
必要であった。 【解決手段】 ＦＥＴセル領域と同時にチャネルストッ
パ部のフィールド酸化膜を除去し、エッジがフィールド
酸化膜上にあり、他のエッジが基板上にあるるゲート電
極を設け、その電極と自己整合的に、ベース拡散領域及
びソース拡散領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、二重拡散型絶縁ゲ
ート電界効果トランジスタに関するもので、特にチップ
サイズを拡大することなく従来の二重拡散型絶縁ゲート
電界効果トランジスタと同様の逆耐圧特性を保ち、素子
形成工程を簡略化することに係わる。
ート電界効果トランジスタに関するもので、特にチップ
サイズを拡大することなく従来の二重拡散型絶縁ゲート
電界効果トランジスタと同様の逆耐圧特性を保ち、素子
形成工程を簡略化することに係わる。
【０００２】
【従来の技術】図２は、従来の二重拡散型絶縁ゲート電
界効果トランジスタ（Double-diffused ＭＯＳＦＥＴ、
以下ＤＭＯＳＦＥＴと呼ぶ）のチップ終端部の断面図を
示す。チップ終端部には、ＦＥＴセル領域２１の他にチ
ャネルストッパ領域２２が設けられている。
界効果トランジスタ（Double-diffused ＭＯＳＦＥＴ、
以下ＤＭＯＳＦＥＴと呼ぶ）のチップ終端部の断面図を
示す。チップ終端部には、ＦＥＴセル領域２１の他にチ
ャネルストッパ領域２２が設けられている。
【０００３】このＤＭＯＳトランジスタの製造工程を以
下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エピタ
キシャル層２を形成し、Ｎ型半導体基板を作成する。こ
の半導体基板の全面にフィールド酸化膜３を形成し、Ｆ
ＥＴセル領域２１のフィールド酸化膜３を除去する。こ
のとき、チャネルストッパ領域２２はフィールド酸化膜
３で覆われたままである。
下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エピタ
キシャル層２を形成し、Ｎ型半導体基板を作成する。こ
の半導体基板の全面にフィールド酸化膜３を形成し、Ｆ
ＥＴセル領域２１のフィールド酸化膜３を除去する。こ
のとき、チャネルストッパ領域２２はフィールド酸化膜
３で覆われたままである。
【０００４】その後、ＦＥＴセル領域２１にゲート絶縁
膜６を形成し、ゲート絶縁膜６上に例えばポリシリコン
を堆積させ、リンを拡散させてポリシリコンの抵抗値を
下げる。その後、フォトリソグラフィー技術を用いてパ
ターニングを行いゲート電極７を形成する。
膜６を形成し、ゲート絶縁膜６上に例えばポリシリコン
を堆積させ、リンを拡散させてポリシリコンの抵抗値を
下げる。その後、フォトリソグラフィー技術を用いてパ
ターニングを行いゲート電極７を形成する。
【０００５】続いて、Ｎ−領域２内にゲート電極７と自
己整合的に例えばボロンをイオン注入し、熱拡散を行い
Ｐ型ベース拡散領域４を形成する。その後、レジストを
塗布し、チャネルストッパ領域を開口するようにパター
ニングを行い、チャネルストッパ領域のフィールド酸化
膜を除去する。
己整合的に例えばボロンをイオン注入し、熱拡散を行い
Ｐ型ベース拡散領域４を形成する。その後、レジストを
塗布し、チャネルストッパ領域を開口するようにパター
ニングを行い、チャネルストッパ領域のフィールド酸化
膜を除去する。
【０００６】続いて、例えば砒素をイオン注入し、熱拡
散を行い、ＦＥＴセル領域２１にＮ＋ソース拡散領域５
を形成すると同時に、チャネルストッパ領域２２にＮ＋
拡散領域９を形成する。
散を行い、ＦＥＴセル領域２１にＮ＋ソース拡散領域５
を形成すると同時に、チャネルストッパ領域２２にＮ＋
拡散領域９を形成する。
【０００７】その後、ＣＶＤ法により酸化膜を堆積して
層間絶縁膜８を形成し、この層間絶縁膜にコンタクトを
開口して、ＦＥＴセル領域２１のＮ＋ソース拡散領域に
接続されるソース電極１１と、チャネルストッパ領域２
２のＮ＋拡散領域９に接続されるドレイン電極１０を形
成する。
層間絶縁膜８を形成し、この層間絶縁膜にコンタクトを
開口して、ＦＥＴセル領域２１のＮ＋ソース拡散領域に
接続されるソース電極１１と、チャネルストッパ領域２
２のＮ＋拡散領域９に接続されるドレイン電極１０を形
成する。
【０００８】このチャネルストッパ領域のＮ＋拡散領域
９は、ＦＥＴセル領域を取り囲むように設けられ、これ
に接続されたドレイン電極１０が周回して配置されてい
る。このチャネルストッパ領域により、ソース・ドレイ
ン間の逆耐圧特性は安定なものにされる。
９は、ＦＥＴセル領域を取り囲むように設けられ、これ
に接続されたドレイン電極１０が周回して配置されてい
る。このチャネルストッパ領域により、ソース・ドレイ
ン間の逆耐圧特性は安定なものにされる。
【０００９】
【発明が解決しようとする課題】従来のＤＭＯＳＦＥＴ
において、ＦＥＴセル領域２１はＮ−型基板とＰ型ベー
ス拡散領域４とＮ＋型ソース拡散領域５とにより形成さ
れているのに対し、チャネルストッパ領域はＮ＋型ソー
ス拡散領域５と同時に形成されるＮ＋型拡散領域９で形
成されている。上述のように、チャネルストッパ領域の
拡散領域９とＦＥＴセル領域のソース拡散領域５とを同
時に形成するために、チャネルストッパ領域にある厚膜
のフィールド酸化膜３を除去する必要がある。したがっ
て、このフィールド酸化膜除去のためのリソグラフィ工
程が１回以上必要となり、工程が複雑になり生産コスト
が上がる。
において、ＦＥＴセル領域２１はＮ−型基板とＰ型ベー
ス拡散領域４とＮ＋型ソース拡散領域５とにより形成さ
れているのに対し、チャネルストッパ領域はＮ＋型ソー
ス拡散領域５と同時に形成されるＮ＋型拡散領域９で形
成されている。上述のように、チャネルストッパ領域の
拡散領域９とＦＥＴセル領域のソース拡散領域５とを同
時に形成するために、チャネルストッパ領域にある厚膜
のフィールド酸化膜３を除去する必要がある。したがっ
て、このフィールド酸化膜除去のためのリソグラフィ工
程が１回以上必要となり、工程が複雑になり生産コスト
が上がる。
【００１０】本発明は、上記課題に鑑み、チャネルスト
ッパ領域とＦＥＴセル領域を同一のリソグラフィ工程で
同時に形成し、従来のドレイン・ソース間の逆耐圧特性
を保ちつつ、素子形成工程を簡略にすることを目的とす
る。
ッパ領域とＦＥＴセル領域を同一のリソグラフィ工程で
同時に形成し、従来のドレイン・ソース間の逆耐圧特性
を保ちつつ、素子形成工程を簡略にすることを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するため、第１導電型の半導体基板と、半導体基板上
に、互いにフィールド酸化膜により離間されて設けられ
たＦＥＴセル領域とチャネルストッパ領域と、ＦＥＴセ
ル領域の表面上に設けられた第１のゲート絶縁膜と、第
１のゲート絶縁膜上に設けられた第１のゲート電極と、
第１のゲート電極と自己整合的にＦＥＴセル領域内に設
けられた第２導電型の第１のベース拡散領域と、第１の
ゲート電極と自己整合的に第１のベース拡散領域内に設
けられた第１導電型のソース拡散領域と、チャネルスト
ッパ領域の表面上に端部がフィールド絶縁膜と接して設
けられた第２のゲート絶縁膜と、一端が第２のゲート絶
縁膜上に他端がフィールド酸化膜上に設けられた第２の
ゲート電極と、第２のゲート電極と自己整合的にチャネ
ルストッパ領域内に設けられた第２導電型の第２のベー
ス拡散領域と、第２のゲート電極と自己整合的に第２の
ベース拡散領域内に設けられた第１導電型のドレイン拡
散領域と、第２のゲート電極及びドレイン領域に接続さ
れたドレイン電極とを具備する。
決するため、第１導電型の半導体基板と、半導体基板上
に、互いにフィールド酸化膜により離間されて設けられ
たＦＥＴセル領域とチャネルストッパ領域と、ＦＥＴセ
ル領域の表面上に設けられた第１のゲート絶縁膜と、第
１のゲート絶縁膜上に設けられた第１のゲート電極と、
第１のゲート電極と自己整合的にＦＥＴセル領域内に設
けられた第２導電型の第１のベース拡散領域と、第１の
ゲート電極と自己整合的に第１のベース拡散領域内に設
けられた第１導電型のソース拡散領域と、チャネルスト
ッパ領域の表面上に端部がフィールド絶縁膜と接して設
けられた第２のゲート絶縁膜と、一端が第２のゲート絶
縁膜上に他端がフィールド酸化膜上に設けられた第２の
ゲート電極と、第２のゲート電極と自己整合的にチャネ
ルストッパ領域内に設けられた第２導電型の第２のベー
ス拡散領域と、第２のゲート電極と自己整合的に第２の
ベース拡散領域内に設けられた第１導電型のドレイン拡
散領域と、第２のゲート電極及びドレイン領域に接続さ
れたドレイン電極とを具備する。
【００１２】また、本発明は、上記課題を解決するた
め、第１導電型の半導体基板上の全面にフィールド酸化
膜を形成する工程と、ＦＥＴセル領域上及びチャネルス
トッパ領域上のフィールド絶縁膜を除去する工程と、Ｆ
ＥＴセル領域及びチャネルストッパ領域の半導体基板上
にゲート絶縁膜を形成し、ゲート絶縁膜上に導電体を形
成し、パターニングを行ってＦＥＴセル領域に第１のゲ
ート電極を形成し、チャネルストッパ領域に一部がフィ
ールド絶縁膜上にあり、一部が半導体基板上にある第２
のゲート電極を形成する工程と、第１及び第２のゲート
電極と自己整合的にイオン注入をし、熱拡散を行い、第
２導電型のベース拡散領域を形成する工程と、第１及び
第２のゲート電極と自己整合的にイオン注入をし、熱拡
散を行い、第１導電型のソース・ドレイン拡散領域を形
成する工程と、層間絶縁膜を堆積し、第１及び第２のゲ
ート電極、ソース拡散領域及びドレイン拡散領域にコン
タクト開口を形成する工程と、第２の電極及びドレイン
領域を接続する配線を形成する工程とを具備する。
め、第１導電型の半導体基板上の全面にフィールド酸化
膜を形成する工程と、ＦＥＴセル領域上及びチャネルス
トッパ領域上のフィールド絶縁膜を除去する工程と、Ｆ
ＥＴセル領域及びチャネルストッパ領域の半導体基板上
にゲート絶縁膜を形成し、ゲート絶縁膜上に導電体を形
成し、パターニングを行ってＦＥＴセル領域に第１のゲ
ート電極を形成し、チャネルストッパ領域に一部がフィ
ールド絶縁膜上にあり、一部が半導体基板上にある第２
のゲート電極を形成する工程と、第１及び第２のゲート
電極と自己整合的にイオン注入をし、熱拡散を行い、第
２導電型のベース拡散領域を形成する工程と、第１及び
第２のゲート電極と自己整合的にイオン注入をし、熱拡
散を行い、第１導電型のソース・ドレイン拡散領域を形
成する工程と、層間絶縁膜を堆積し、第１及び第２のゲ
ート電極、ソース拡散領域及びドレイン拡散領域にコン
タクト開口を形成する工程と、第２の電極及びドレイン
領域を接続する配線を形成する工程とを具備する。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の実施例を示す。
図１は、ＤＭＯＳＦＥＴのチップ終端部の断面を示す。
以下、図２と同一の構成要素には同一の符号を付し、説
明を省略する。
施の形態を説明する。図１は、本発明の実施例を示す。
図１は、ＤＭＯＳＦＥＴのチップ終端部の断面を示す。
以下、図２と同一の構成要素には同一の符号を付し、説
明を省略する。
【００１４】本発明のＤＭＯＳトランジスタの製造工程
を以下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エ
ピタキシャル層２を形成して、Ｎ型半導体基板を作成す
る。続いて、この半導体基板の全面にフィールド酸化膜
３を形成する。その後、ＦＥＴセル領域２１とチップ終
端領域２３のフィールド酸化膜３を除去する。
を以下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エ
ピタキシャル層２を形成して、Ｎ型半導体基板を作成す
る。続いて、この半導体基板の全面にフィールド酸化膜
３を形成する。その後、ＦＥＴセル領域２１とチップ終
端領域２３のフィールド酸化膜３を除去する。
【００１５】続いて、ＦＥＴセル領域２１及びチップ終
端領域２３にそれぞれゲート絶縁膜６、１６を形成し、
ゲート絶縁膜６、１６上に例えばＣＶＤ法でポリシリコ
ンを成長させる。その後、フォトリソグラフィー技術を
用いてパターニングを行いゲート電極７、１７を形成す
る。この際、チップ終端部のポリシリコン１７は、ＦＥ
Ｔセル領域２１のゲートポリシリコン７とは分離され、
一部分がフィールド酸化膜３上に存在し、他の部分がゲ
ート酸化膜１６上に存在するようにパターニングされ
る。
端領域２３にそれぞれゲート絶縁膜６、１６を形成し、
ゲート絶縁膜６、１６上に例えばＣＶＤ法でポリシリコ
ンを成長させる。その後、フォトリソグラフィー技術を
用いてパターニングを行いゲート電極７、１７を形成す
る。この際、チップ終端部のポリシリコン１７は、ＦＥ
Ｔセル領域２１のゲートポリシリコン７とは分離され、
一部分がフィールド酸化膜３上に存在し、他の部分がゲ
ート酸化膜１６上に存在するようにパターニングされ
る。
【００１６】その後、ポリシリコン電極７、１７をマス
クとしてＰ型ベース拡散領域４、１４及びＮ型ソース・
ドレイン拡散領域５、１５をイオン注入技術と熱拡散技
術を用いて順次形成する。
クとしてＰ型ベース拡散領域４、１４及びＮ型ソース・
ドレイン拡散領域５、１５をイオン注入技術と熱拡散技
術を用いて順次形成する。
【００１７】続いて、層間絶縁膜８を堆積し、コンタク
トを開口する。チップ終端部２３では、コンタクトは、
Ｎ型拡散領域１５上とポリシリコン電極１７上に開けら
れる。その後、Ａｌ等の金属をスパッタ法により堆積
し、パターニングして電極を形成する。チップ終端部２
３では、Ｎ型拡散領域１５とポリシリコン電極１７は同
一のドレイン電極１０に接続される。
トを開口する。チップ終端部２３では、コンタクトは、
Ｎ型拡散領域１５上とポリシリコン電極１７上に開けら
れる。その後、Ａｌ等の金属をスパッタ法により堆積
し、パターニングして電極を形成する。チップ終端部２
３では、Ｎ型拡散領域１５とポリシリコン電極１７は同
一のドレイン電極１０に接続される。
【００１８】本実施例において、ドレイン電極に逆バイ
アスが加えられたとき、図３（ｂ）に示すように、チッ
プ終端部のポリシリコン電極１７の下のゲート絶縁膜１
６の下の基板に電子が蓄積され、導電型がＮ−からＮ＋
に変わる。これによりチップ終端部は、図３（ａ）に示
す従来のチャネルストッパ構造のドレインに逆バイアス
をかけた場合と同様に、チャネルストッパとしての役割
を果たすことが可能になる。図３の１２は空乏層を示
し、１３は電子の蓄積層を示す。
アスが加えられたとき、図３（ｂ）に示すように、チッ
プ終端部のポリシリコン電極１７の下のゲート絶縁膜１
６の下の基板に電子が蓄積され、導電型がＮ−からＮ＋
に変わる。これによりチップ終端部は、図３（ａ）に示
す従来のチャネルストッパ構造のドレインに逆バイアス
をかけた場合と同様に、チャネルストッパとしての役割
を果たすことが可能になる。図３の１２は空乏層を示
し、１３は電子の蓄積層を示す。
【００１９】チップ終端部のポリシリコン電極は、チャ
ネルストッパとしての役割を果たすように、適正な位置
に適切な長さで配置される必要がある。特に、図４
（ａ）のＡＡ’で示される、逆バイアスが加えられたと
きに電子が蓄積されてＮ−基板がＮ＋に変化する蓄積層
１３の長さは適切に設定される必要がある。例えば、Ｎ
−基板の抵抗率が２０Ω・ｃｍである場合、ＡＡ’の距
離は１５μｍ以上必要である。この距離が短いと、図４
（ｂ）に示すように、ドレインに逆バイアスが加えられ
たとき、ＦＥＴセル領域から伸びてきた空乏層１２がチ
ップ終端部のＰ型拡散領域にまで達し、ドレイン・ソー
ス間の逆バイアスリーク電流が発生してしまう。図５
（ａ）及び図５（ｂ）は、図４（ａ）及び図４（ｂ）の
逆耐圧特性をそれぞれ示す。なお、チップ終端部のポリ
シリコン電極１７は、必ずエッジがフィールド酸化膜３
上になければならない。ポリシリコン電極１７がフィー
ルド酸化膜３上にない場合、ポリシリコン電極１７とフ
ィールド酸化膜３間にＰ型の領域が形成されてしまい、
チャネルストッパとしての役割を果たさなくなる。ま
た、逆耐圧信頼性の問題も生じる。以上、Ｎチャネル型
ＤＭＯＳＦＥＴについて述べたが、Ｐチャネル型ＭＯＳ
ＦＥＴやＩＧＢＴについても本発明を適用できる。
ネルストッパとしての役割を果たすように、適正な位置
に適切な長さで配置される必要がある。特に、図４
（ａ）のＡＡ’で示される、逆バイアスが加えられたと
きに電子が蓄積されてＮ−基板がＮ＋に変化する蓄積層
１３の長さは適切に設定される必要がある。例えば、Ｎ
−基板の抵抗率が２０Ω・ｃｍである場合、ＡＡ’の距
離は１５μｍ以上必要である。この距離が短いと、図４
（ｂ）に示すように、ドレインに逆バイアスが加えられ
たとき、ＦＥＴセル領域から伸びてきた空乏層１２がチ
ップ終端部のＰ型拡散領域にまで達し、ドレイン・ソー
ス間の逆バイアスリーク電流が発生してしまう。図５
（ａ）及び図５（ｂ）は、図４（ａ）及び図４（ｂ）の
逆耐圧特性をそれぞれ示す。なお、チップ終端部のポリ
シリコン電極１７は、必ずエッジがフィールド酸化膜３
上になければならない。ポリシリコン電極１７がフィー
ルド酸化膜３上にない場合、ポリシリコン電極１７とフ
ィールド酸化膜３間にＰ型の領域が形成されてしまい、
チャネルストッパとしての役割を果たさなくなる。ま
た、逆耐圧信頼性の問題も生じる。以上、Ｎチャネル型
ＤＭＯＳＦＥＴについて述べたが、Ｐチャネル型ＭＯＳ
ＦＥＴやＩＧＢＴについても本発明を適用できる。
【００２０】
【発明の効果】以上説明したように、本発明のＤＭＯＳ
ＦＥＴは、ＦＥＴセルの形成と同時にチップ終端部にＭ
ＯＳ構造のチャネルストッパの機能を果たす領域を形成
することで、従来と同様のドレイン・ソース間の逆耐圧
特性を確保しつつ、製造工程を簡略にし、生産コストを
下げることができる。
ＦＥＴは、ＦＥＴセルの形成と同時にチップ終端部にＭ
ＯＳ構造のチャネルストッパの機能を果たす領域を形成
することで、従来と同様のドレイン・ソース間の逆耐圧
特性を確保しつつ、製造工程を簡略にし、生産コストを
下げることができる。
【図１】本発明の実施例を示す図。
【図２】従来のＤＭＯＳＦＥＴの断面図。
【図３】ＤＭＯＳＦＥＴに逆バイアス電圧を印加したと
きの状態を示す図。
きの状態を示す図。
【図４】ＤＭＯＳＦＥＴに逆バイアス電圧を印加したと
きの状態を示す図。
きの状態を示す図。
【図５】逆耐圧特性を示す図。
１…高濃度シリコン基板、 ２…エピタキシャル層、 ３…フィールド絶縁膜、 ４…ベース拡散領域、 ５…ソース拡散領域、 ６…ゲート酸化膜、 ７…ゲート電極、 ８…層間絶縁膜、 ９…拡散領域、 １０…ドレイン電極、 １１…ソース電極、 １２…空乏層、 １３…蓄積層。
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に、互いにフィールド酸化膜により離
間されて設けられたＦＥＴセル領域とチャネルストッパ
領域と、 前記ＦＥＴセル領域の表面上に設けられた第１のゲート
絶縁膜と、 前記第１のゲート絶縁膜上に設けられた第１のゲート電
極と、 前記ＦＥＴセル領域内に前記第１のゲート電極と自己整
合的に設けられた第２導電型の第１のベース拡散領域
と、 前記第１のベース拡散領域内に前記第１のゲート電極と
自己整合的に設けられた第１導電型のソース拡散領域
と、 前記チャネルストッパ領域の表面上に端部が前記フィー
ルド絶縁膜と接して設けられた第２のゲート絶縁膜と、 一端が前記第２のゲート絶縁膜上に他端が前記フィール
ド酸化膜上に設けられた第２のゲート電極と、 前記チャネルストッパ領域内に前記第２のゲート電極と
自己整合的に設けられた第２導電型の第２のベース拡散
領域と、 前記第２のベース拡散領域内に前記第２のゲート電極と
自己整合的に設けられた第１導電型のドレイン拡散領域
と、 前記第２のゲート電極及び前記ドレイン領域に接続され
たドレイン電極とを具備することを特徴とする半導体装
置。 - 【請求項２】 前記第２のゲート絶縁膜は、前記ＦＥＴ
セル領域と前記チャネルストッパ領域との間に基板抵抗
率が２０Ω・ｃｍ程度の場合１５μｍ以上あることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板上の全面にフィ
ールド酸化膜を形成する工程と、 ＦＥＴセル領域上及びチャネルストッパ領域上の前記フ
ィールド絶縁膜を除去する工程と、 前記ＦＥＴセル領域及びチャネルストッパ領域の半導体
基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に
導電体を形成し、パターニングを行って前記ＦＥＴセル
領域に第１のゲート電極を形成し、前記チャネルストッ
パ領域に一部が前記フィールド絶縁膜上にあり、一部が
前記半導体基板上にある第２のゲート電極を形成する工
程と、 前記第１及び第２のゲート電極と自己整合的にイオン注
入をし、熱拡散を行い、第２導電型のベース拡散領域を
形成する工程と前記第１及び第２のゲート電極と自己整
合的にイオン注入をし、熱拡散を行い、第１導電型のソ
ース・ドレイン拡散領域を形成する工程と、 層間絶縁膜を堆積し、前記第１及び第２のゲート電極、
前記ソース拡散領域及びドレイン拡散領域にコンタクト
開口を形成する工程と、 前記第２の電極及び前記ドレイン領域を接続する配線を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13182496A JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13182496A JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321282A true JPH09321282A (ja) | 1997-12-12 |
| JP3376209B2 JP3376209B2 (ja) | 2003-02-10 |
Family
ID=15066966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13182496A Expired - Lifetime JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376209B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5957171B2 (ja) | 2010-06-30 | 2016-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-05-27 JP JP13182496A patent/JP3376209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3376209B2 (ja) | 2003-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6566690B2 (en) | Single feature size MOS technology power device | |
| US7585732B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
| JP3728073B2 (ja) | 電界効果によって制御可能な半導体デバイス及びその製造方法 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US5366914A (en) | Vertical power MOSFET structure having reduced cell area | |
| US8035112B1 (en) | SIC power DMOSFET with self-aligned source contact | |
| US20050205897A1 (en) | High voltage insulated-gate transistor | |
| US20030057478A1 (en) | Mos-gated power semiconductor device | |
| JPH08222735A (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JPH09219512A (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| US6548864B2 (en) | High density MOS technology power device | |
| JPH1126758A (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| JPH1187240A (ja) | 半導体装置とその製造方法 | |
| JPH0897413A (ja) | 半導体装置およびその製造方法 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JP2001094099A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP3376209B2 (ja) | 半導体装置とその製造方法 | |
| JPH10107269A (ja) | 電界効果によって制御可能な半導体デバイス及びその製造方法 | |
| JP2759472B2 (ja) | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 | |
| JP2519541B2 (ja) | 半導体装置 | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JP2003163351A (ja) | 絶縁ゲート型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071129 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081129 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091129 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101129 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101129 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111129 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121129 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131129 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |