JPH0897413A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】
【目的】 ソース−ドレイン間耐圧あるいはエミッタ−
コレクタ間耐圧としきい値とを独立に制御でき、耐圧を
十分に高くしつつ、適切なしきい値を実現できる縦型Ｍ
ＯＳＦＥＴ，縦型ＩＢＧＴならびにこれらの製造方法を
提供する。 【構成】 ＭＯＳＦＥＴは、シリコン基板１０と、この
シリコン基板１０の一方の面上にゲート絶縁膜１２を介
して形成されたゲート電極１４と、シリコン基板１０に
形成された第１導電型のソース領域１６と、このソース
領域１６に連続し、チャネル形成領域１８ａを含む第２
導電型のチャネルドープ領域１８と、シリコン基板１０
の他方の面側に形成された第１導電型のドレイン領域２
０を有し、さらに、ソース領域１６およびチャネルドー
プ領域１８の深さ方向の下端に接し、かつ、ソース領域
およびチャネルドープ領域のシリコン基板の面方向の領
域をほぼカバーする状態で形成された絶縁膜３０を含
む。ＩＧＢＴも同様に、エミッタ領域およびチャネルド
ープ領域の下に絶縁膜３０を有する。
コレクタ間耐圧としきい値とを独立に制御でき、耐圧を
十分に高くしつつ、適切なしきい値を実現できる縦型Ｍ
ＯＳＦＥＴ，縦型ＩＢＧＴならびにこれらの製造方法を
提供する。 【構成】 ＭＯＳＦＥＴは、シリコン基板１０と、この
シリコン基板１０の一方の面上にゲート絶縁膜１２を介
して形成されたゲート電極１４と、シリコン基板１０に
形成された第１導電型のソース領域１６と、このソース
領域１６に連続し、チャネル形成領域１８ａを含む第２
導電型のチャネルドープ領域１８と、シリコン基板１０
の他方の面側に形成された第１導電型のドレイン領域２
０を有し、さらに、ソース領域１６およびチャネルドー
プ領域１８の深さ方向の下端に接し、かつ、ソース領域
およびチャネルドープ領域のシリコン基板の面方向の領
域をほぼカバーする状態で形成された絶縁膜３０を含
む。ＩＧＢＴも同様に、エミッタ領域およびチャネルド
ープ領域の下に絶縁膜３０を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、詳しくは電力用途などに好適に用いら
れる縦型のＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと
いう）および縦型のＭＯＳ・バイポーラ複合トラジスタ
（以下、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒという）に関す
る。
製造方法に関し、詳しくは電力用途などに好適に用いら
れる縦型のＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと
いう）および縦型のＭＯＳ・バイポーラ複合トラジスタ
（以下、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒという）に関す
る。
【０００２】
【従来の技術】従来の縦型ｎチャネルＭＯＳＦＥＴの構
造を図９に模式的に示す。このタイプの装置において
は、基板１０の一方の面上にゲート絶縁膜１２を介して
ゲート電極１４が形成され、このゲート電極１４の両側
に位置するようにシリコン基板１０内にドーピングによ
ってｎ+ 型ソース領域１６，１６が形成されている。こ
のｎ+ 型ソース領域１６の周囲にはｐ- 型チャネルドー
プ領域１８が形成されている。さらにシリコン基板１０
の他方の面上にはドレイン電極２２が形成され、このド
レイン電極２２に接する状態でシリコン基板１０内にｎ
+ 型ドレイン領域２０が形成されている。この装置にお
いては、ゲート電極１４の直下に形成されるチャネルを
経由してシリコン基板１０の厚さ方向（たて方向）にド
レイン電流が流れる。
造を図９に模式的に示す。このタイプの装置において
は、基板１０の一方の面上にゲート絶縁膜１２を介して
ゲート電極１４が形成され、このゲート電極１４の両側
に位置するようにシリコン基板１０内にドーピングによ
ってｎ+ 型ソース領域１６，１６が形成されている。こ
のｎ+ 型ソース領域１６の周囲にはｐ- 型チャネルドー
プ領域１８が形成されている。さらにシリコン基板１０
の他方の面上にはドレイン電極２２が形成され、このド
レイン電極２２に接する状態でシリコン基板１０内にｎ
+ 型ドレイン領域２０が形成されている。この装置にお
いては、ゲート電極１４の直下に形成されるチャネルを
経由してシリコン基板１０の厚さ方向（たて方向）にド
レイン電流が流れる。
【０００３】このような縦型ＭＯＳＦＥＴにおける主要
な破壊モードの１つとして、インダクタンス負荷におけ
る逆起電力破壊が挙げられる。これは、主として、図９
に示す寄生ｎｐｎトランジスタのターンオンによる電流
集中に起因する場合が多い。そして、ドレイン電極２２
に高電圧が印加された場合、図９において鎖線で示す領
域Ｄに空乏層が生じ、電流集中に起因する絶縁破壊は空
乏層の幅が一番狭い部分、すなわちｎ+ 型ソース領域１
６の直下の領域Ａで生ずる。これは、空乏層の幅が狭い
ほど電界が強いことによる。したがって、ソース−ドレ
イン間の絶縁破壊を防止するためには、空乏層の幅を大
きくすることが有効であり、そのためにはｐ- 型チャネ
ルドープ領域１８の前記領域Ａの深さ方向の距離を大き
くし、かつ、その不純物濃度を増加させることが有効で
ある。
な破壊モードの１つとして、インダクタンス負荷におけ
る逆起電力破壊が挙げられる。これは、主として、図９
に示す寄生ｎｐｎトランジスタのターンオンによる電流
集中に起因する場合が多い。そして、ドレイン電極２２
に高電圧が印加された場合、図９において鎖線で示す領
域Ｄに空乏層が生じ、電流集中に起因する絶縁破壊は空
乏層の幅が一番狭い部分、すなわちｎ+ 型ソース領域１
６の直下の領域Ａで生ずる。これは、空乏層の幅が狭い
ほど電界が強いことによる。したがって、ソース−ドレ
イン間の絶縁破壊を防止するためには、空乏層の幅を大
きくすることが有効であり、そのためにはｐ- 型チャネ
ルドープ領域１８の前記領域Ａの深さ方向の距離を大き
くし、かつ、その不純物濃度を増加させることが有効で
ある。
【０００４】しかしながら、ｐ- 型チャネルドープ領域
１８は、不純物を注入し熱拡散によって形成されるた
め、その深さを大きく、かつ、不純物濃度を増加させる
と、チャネルが形成される領域Ｂにおける距離および不
純物濃度もそれに伴って増大するため、しきい値が上昇
してしまう。このように、ソース−ドレイン間耐圧とし
きい値とはトレードオフの関係にあり、それぞれを独立
して制御することができない。
１８は、不純物を注入し熱拡散によって形成されるた
め、その深さを大きく、かつ、不純物濃度を増加させる
と、チャネルが形成される領域Ｂにおける距離および不
純物濃度もそれに伴って増大するため、しきい値が上昇
してしまう。このように、ソース−ドレイン間耐圧とし
きい値とはトレードオフの関係にあり、それぞれを独立
して制御することができない。
【０００５】このような問題点は、ＭＯＳ部を内蔵する
ＩＧＢＴにおいても同様に発生する。つまり、ＩＧＢＴ
においてもエミッタ−コレクタ間の耐圧としきい値とを
独立に制御できず、エミッタ−コレクタ耐圧としきい値
特性とを高いレベルで両立させることは困難であった。
ＩＧＢＴにおいても同様に発生する。つまり、ＩＧＢＴ
においてもエミッタ−コレクタ間の耐圧としきい値とを
独立に制御できず、エミッタ−コレクタ耐圧としきい値
特性とを高いレベルで両立させることは困難であった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ソー
ス−ドレイン間耐圧としきい値とを独立に制御できるよ
うにし、ソース−ドレイン間耐圧を十分に高くしつつ、
適切なしきい値を実現できる構造の縦型ＭＯＳＦＥＴを
提供することにある。
ス−ドレイン間耐圧としきい値とを独立に制御できるよ
うにし、ソース−ドレイン間耐圧を十分に高くしつつ、
適切なしきい値を実現できる構造の縦型ＭＯＳＦＥＴを
提供することにある。
【０００７】また、本発明の他の目的は、エミッタ−コ
レクタ間耐圧としきい値とを独立に制御できるように
し、エミッタ−コレクタ間耐圧を十分高くしつつ、適切
なしきい値を実現できる縦型ＩＧＢを提供することにあ
る。
レクタ間耐圧としきい値とを独立に制御できるように
し、エミッタ−コレクタ間耐圧を十分高くしつつ、適切
なしきい値を実現できる縦型ＩＧＢを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の手段として、本発明のＭＯＳ型半導体装置は、シリコ
ン基板と、このシリコン基板の一方の面上にゲート絶縁
膜を介して形成されたゲート電極と、前記シリコン基板
に形成されたソース領域と、このソース領域に連続し、
チャネルが形成されうる領域を含むチャネル形成領域
と、前記シリコン基板の他方の面側に形成されたドレイ
ン領域と、前記ソース領域および前記チャネル形成領域
の深さ方向の下端に位置し、かつ、これらのソース領域
およびチャネル形成領域の少なくとも一部を含む前記シ
リコン基板の面方向の領域に沿う状態で前記シリコン基
板内に形成された絶縁膜と、を含むことを特徴としてい
る。
の手段として、本発明のＭＯＳ型半導体装置は、シリコ
ン基板と、このシリコン基板の一方の面上にゲート絶縁
膜を介して形成されたゲート電極と、前記シリコン基板
に形成されたソース領域と、このソース領域に連続し、
チャネルが形成されうる領域を含むチャネル形成領域
と、前記シリコン基板の他方の面側に形成されたドレイ
ン領域と、前記ソース領域および前記チャネル形成領域
の深さ方向の下端に位置し、かつ、これらのソース領域
およびチャネル形成領域の少なくとも一部を含む前記シ
リコン基板の面方向の領域に沿う状態で前記シリコン基
板内に形成された絶縁膜と、を含むことを特徴としてい
る。
【０００９】上記ＭＯＳ型半導体装置は、例えば以下の
工程（ａ）〜（ｆ）を含むことを特徴とする製造方法に
よって得ることができる。 （ａ）ドレイン領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィおよびエッチングによって所定のパターンを
有する絶縁膜を形成する工程、（ｃ）前記絶縁膜および
露出した前記第２シリコン層の表面に連続的にシリコン
層を形成して、前記第２シリコン層と連続する第３シリ
コン層を形成する工程、（ｄ）前記第３シリコン層上
に、ゲート絶縁膜およびゲート電極を積層して形成する
工程、（ｅ）不純物をドープしてチャネル形成領域を形
成する工程、および（ｆ）前記ゲート電極をマスクとし
て不純物をドープしてソース領域を形成する工程。
工程（ａ）〜（ｆ）を含むことを特徴とする製造方法に
よって得ることができる。 （ａ）ドレイン領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィおよびエッチングによって所定のパターンを
有する絶縁膜を形成する工程、（ｃ）前記絶縁膜および
露出した前記第２シリコン層の表面に連続的にシリコン
層を形成して、前記第２シリコン層と連続する第３シリ
コン層を形成する工程、（ｄ）前記第３シリコン層上
に、ゲート絶縁膜およびゲート電極を積層して形成する
工程、（ｅ）不純物をドープしてチャネル形成領域を形
成する工程、および（ｆ）前記ゲート電極をマスクとし
て不純物をドープしてソース領域を形成する工程。
【００１０】本発明のＭＯＳ・バイポーラ複合型半導体
装置は、シリコン基板と、このシリコン基板の一方の面
上にゲート絶縁膜を介して形成されたゲート電極と、前
記シリコン基板に形成されたエミッタ領域と、このエミ
ッタ領域に連続し、チャネルが形成されうる領域を含む
チャネル形成領域と、前記シリコン基板の他方の面側に
形成されたコレクタ領域と、前記エミッタ領域および前
記チャネル形成領域の深さ方向の下端に位置し、かつ、
これらのエミッタ領域およびチャネル形成領域の少なく
とも一部を含む前記シリコン基板の面方向の領域に沿う
状態で前記シリコン基板内に形成された絶縁膜と、を含
むことを特徴としている。
装置は、シリコン基板と、このシリコン基板の一方の面
上にゲート絶縁膜を介して形成されたゲート電極と、前
記シリコン基板に形成されたエミッタ領域と、このエミ
ッタ領域に連続し、チャネルが形成されうる領域を含む
チャネル形成領域と、前記シリコン基板の他方の面側に
形成されたコレクタ領域と、前記エミッタ領域および前
記チャネル形成領域の深さ方向の下端に位置し、かつ、
これらのエミッタ領域およびチャネル形成領域の少なく
とも一部を含む前記シリコン基板の面方向の領域に沿う
状態で前記シリコン基板内に形成された絶縁膜と、を含
むことを特徴としている。
【００１１】上記ＭＯＳ・バイポーラ複合型半導体装置
は、例えば以下の工程（ａ）〜（ｆ）を含むことを特徴
とする製造方法によって得られる。 （ａ）コレクタ領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィおよびエッチングによって所定のパターンを
有する絶縁膜を形成する工程、（ｃ）前記絶縁膜および
露出した前記第２シリコン層の表面に連続的にシリコン
層を形成して、前記第２シリコン層と連続する第３シリ
コン層を形成する工程、（ｄ）前記第３シリコン層上
に、ゲート絶縁膜およびゲート電極を積層して形成する
工程、（ｅ）不純物をドープしてチャネル形成領域を形
成する工程、および（ｆ）前記ゲート電極をマスクとし
て不純物をドープしてエミッタ領域を形成する工程。
は、例えば以下の工程（ａ）〜（ｆ）を含むことを特徴
とする製造方法によって得られる。 （ａ）コレクタ領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィおよびエッチングによって所定のパターンを
有する絶縁膜を形成する工程、（ｃ）前記絶縁膜および
露出した前記第２シリコン層の表面に連続的にシリコン
層を形成して、前記第２シリコン層と連続する第３シリ
コン層を形成する工程、（ｄ）前記第３シリコン層上
に、ゲート絶縁膜およびゲート電極を積層して形成する
工程、（ｅ）不純物をドープしてチャネル形成領域を形
成する工程、および（ｆ）前記ゲート電極をマスクとし
て不純物をドープしてエミッタ領域を形成する工程。
【００１２】
【作用】本発明のＭＯＳ型半導体装置（ＭＯＳＦＥＴ）
においては、前記ソースおよび前記チャネル形成領域の
深さ方向の下端に位置し、かつ、これらのソース領域お
よびチャネル形成領域の少なくとも一部を含む前記シリ
コン基板の面方向の領域に沿う状態で絶縁膜を形成する
ことにより、シリコン基板内にｎｐｎ接合が形成されな
い。したがって、例えば寄生ｎｐｎトランジスタによる
電流集中に起因する絶縁破壊を防止することができる。
また、前記絶縁膜を形成することによって絶縁分離がな
され、ソース−ドレイン耐圧を十分に大きくできる。そ
の結果、チャネル形成領域の深さ方向の距離および不純
物濃度を考慮する必要がなくなるため、チャネル形成領
域の距離および不純物濃度を耐圧特性とは独立に設定す
ることができ、したがって適切なしきい値を実現するこ
とができる。
においては、前記ソースおよび前記チャネル形成領域の
深さ方向の下端に位置し、かつ、これらのソース領域お
よびチャネル形成領域の少なくとも一部を含む前記シリ
コン基板の面方向の領域に沿う状態で絶縁膜を形成する
ことにより、シリコン基板内にｎｐｎ接合が形成されな
い。したがって、例えば寄生ｎｐｎトランジスタによる
電流集中に起因する絶縁破壊を防止することができる。
また、前記絶縁膜を形成することによって絶縁分離がな
され、ソース−ドレイン耐圧を十分に大きくできる。そ
の結果、チャネル形成領域の深さ方向の距離および不純
物濃度を考慮する必要がなくなるため、チャネル形成領
域の距離および不純物濃度を耐圧特性とは独立に設定す
ることができ、したがって適切なしきい値を実現するこ
とができる。
【００１３】また、本発明のＭＯＳ・バイポーラ複合型
半導体装置（ＩＧＢＴ）においても、上記ＭＯＳＦＥＴ
と同様に、前記エミッタ領域および前記チャネル形成領
域の深さ方向の下端に位置し、かつ、これらのエミッタ
領域およびチャネル形成領域の少なくとも一部を含む前
記シリコン基板の面方向の領域に沿う状態で絶縁膜を形
成することにより、シリコン基板内にｎｐｎ接合が形成
されず、これに起因する絶縁破壊を防止することがき
る。また、絶縁膜を形成することによってチャネル形成
領域の深さ方向の距離および不純物濃度を考慮する必要
がなくなるため、チャネル形成領域の距離および不純物
濃度を所定の値に制御することができ、適切なしきい値
を実現することができる。
半導体装置（ＩＧＢＴ）においても、上記ＭＯＳＦＥＴ
と同様に、前記エミッタ領域および前記チャネル形成領
域の深さ方向の下端に位置し、かつ、これらのエミッタ
領域およびチャネル形成領域の少なくとも一部を含む前
記シリコン基板の面方向の領域に沿う状態で絶縁膜を形
成することにより、シリコン基板内にｎｐｎ接合が形成
されず、これに起因する絶縁破壊を防止することがき
る。また、絶縁膜を形成することによってチャネル形成
領域の深さ方向の距離および不純物濃度を考慮する必要
がなくなるため、チャネル形成領域の距離および不純物
濃度を所定の値に制御することができ、適切なしきい値
を実現することができる。
【００１４】このように、本発明の半導体装置によれ
ば、従来トレードオフの関係にあった耐圧特性としきい
値特性とを高いレベルで両立することが可能となった。
ば、従来トレードオフの関係にあった耐圧特性としきい
値特性とを高いレベルで両立することが可能となった。
【００１５】
【実施例】以下、本発明の好適な実施例を図面に基づい
て詳細に説明する。
て詳細に説明する。
【００１６】第１実施例 本発明に係るＭＯＳＦＥＴの一例について、図１を参照
しながら説明する。図示したｎチャネルＭＯＳＦＥＴ１
００は、シリコン基板１０の一方の面上にゲート絶縁膜
１２を介してゲート電極１４が形成されている。ゲート
絶縁膜１２としては、例えば酸化シリコン膜が用いら
れ、ゲート電極１４としては例えばｎ+ 型多結晶シリコ
ン膜が用いられる。
しながら説明する。図示したｎチャネルＭＯＳＦＥＴ１
００は、シリコン基板１０の一方の面上にゲート絶縁膜
１２を介してゲート電極１４が形成されている。ゲート
絶縁膜１２としては、例えば酸化シリコン膜が用いら
れ、ゲート電極１４としては例えばｎ+ 型多結晶シリコ
ン膜が用いられる。
【００１７】ゲート電極１４の両側のシリコン基板１０
には、第１導電型（ｎ+ 型）ソース領域１６，１６が形
成されている。これらソース領域１６，１６の周囲に
は、第２導電型（ｐ- 型）チャネルドープ領域１８，１
８がそれぞれ形成されている。このチャネルドープ領域
１８におけるゲート電極１４直下の部分は、チャネル形
成領域１８ａを構成する。そして、このチャネル形成領
域１８ａの長さＬおよび不純物濃度は所定のしきい値が
得られるように設定される。
には、第１導電型（ｎ+ 型）ソース領域１６，１６が形
成されている。これらソース領域１６，１６の周囲に
は、第２導電型（ｐ- 型）チャネルドープ領域１８，１
８がそれぞれ形成されている。このチャネルドープ領域
１８におけるゲート電極１４直下の部分は、チャネル形
成領域１８ａを構成する。そして、このチャネル形成領
域１８ａの長さＬおよび不純物濃度は所定のしきい値が
得られるように設定される。
【００１８】そして、本発明の特徴的な構成として、前
記ソース領域１６およびチャネルドープ領域１８の深さ
方向の最下端に絶縁膜３０が設けられている。この絶縁
膜３０は、ソース領域１６およびチャネルドープ領域１
８のシリコン基板１０の主面方向における領域をほぼ完
全にカバーする状態で形成されている。このような絶縁
膜３０を設けることにより、シリコン基板１０内にｎｐ
ｎ接合が形成されず、寄生ｎｐｎトランジスタに起因す
る絶縁破壊を防止することができる。言い換えれば、絶
縁膜３０は、絶縁破壊の原因となりうるｎｐｎ接合を形
成しないためにソース領域１６および少なくとも一部の
チャネルドープ領域１８の直下の領域をカバーし、絶縁
膜３０の端部からの空乏層よりチャネルドープ領域１８
が空乏化してパンチスルーによる電流が流れないこと、
ドレイン電流の流れを阻害しない領域に形成されている
こと、などを考慮して形成される。そして、絶縁膜３０
の形成領域は要求されるソース−ドレイン間耐圧によっ
ても異なり、さらにソース−ドレイン間耐圧はチャネル
形成領域のドープ量，チャネル長などに依存するため、
これらのファクターによって規定される。この絶縁膜３
０は、例えばＳｉＯ2 ，Ｓｉ3 Ｎ4 などによって構成さ
れる。
記ソース領域１６およびチャネルドープ領域１８の深さ
方向の最下端に絶縁膜３０が設けられている。この絶縁
膜３０は、ソース領域１６およびチャネルドープ領域１
８のシリコン基板１０の主面方向における領域をほぼ完
全にカバーする状態で形成されている。このような絶縁
膜３０を設けることにより、シリコン基板１０内にｎｐ
ｎ接合が形成されず、寄生ｎｐｎトランジスタに起因す
る絶縁破壊を防止することができる。言い換えれば、絶
縁膜３０は、絶縁破壊の原因となりうるｎｐｎ接合を形
成しないためにソース領域１６および少なくとも一部の
チャネルドープ領域１８の直下の領域をカバーし、絶縁
膜３０の端部からの空乏層よりチャネルドープ領域１８
が空乏化してパンチスルーによる電流が流れないこと、
ドレイン電流の流れを阻害しない領域に形成されている
こと、などを考慮して形成される。そして、絶縁膜３０
の形成領域は要求されるソース−ドレイン間耐圧によっ
ても異なり、さらにソース−ドレイン間耐圧はチャネル
形成領域のドープ量，チャネル長などに依存するため、
これらのファクターによって規定される。この絶縁膜３
０は、例えばＳｉＯ2 ，Ｓｉ3 Ｎ4 などによって構成さ
れる。
【００１９】また、ソース−ドレイン間耐圧の大きさ
は、主として絶縁膜３０の厚みに依存するので、デバイ
スの種類，規格，用途等に応じて、十分なソース−ドレ
イン耐圧が得られるように設定される。
は、主として絶縁膜３０の厚みに依存するので、デバイ
スの種類，規格，用途等に応じて、十分なソース−ドレ
イン耐圧が得られるように設定される。
【００２０】シリコン基板１０の他方の面側にはｎ+ 型
ドレイン領域２０が形成され、このドレイン領域２０の
表面にはドレイン電極２２が形成されている。
ドレイン領域２０が形成され、このドレイン領域２０の
表面にはドレイン電極２２が形成されている。
【００２１】このｎチャネルＭＯＳＦＥＴ１００におい
ては、ゲート電極１４に印加される電圧を制御すること
によって、チャネル形成領域１８ａにｎチャネルが形成
され、ソース領域１６とドレイン領域２０とが導通し、
ドレイン電流が流れる。
ては、ゲート電極１４に印加される電圧を制御すること
によって、チャネル形成領域１８ａにｎチャネルが形成
され、ソース領域１６とドレイン領域２０とが導通し、
ドレイン電流が流れる。
【００２２】そして、ｎ+ 型ソース領域１６およびｐ-
型チャネルドープ領域１８の直下に絶縁膜３０を有する
ことにより、シリコン基板１０内に耐圧の低いｎｐｎ接
合が形成されず、したがって例えば寄生ｎｐｎトランジ
スタによる電流集中に起因する絶縁破壊を確実に防止す
ることができる。また、絶縁膜３０を形成することによ
ってソース−ドレイン耐圧を十分に大きくすることがで
きるため、従来のＭＯＳＦＥＴのようにチャネルドープ
領域の深さならびに不純物濃度を制御することによるソ
ース−ドレイン耐圧の確保を考慮する必要がなくなる。
その結果、チャネル形成領域１８ａの距離および不純物
濃度を独立して設定することができ、適切なしきい値を
実現することができる。
型チャネルドープ領域１８の直下に絶縁膜３０を有する
ことにより、シリコン基板１０内に耐圧の低いｎｐｎ接
合が形成されず、したがって例えば寄生ｎｐｎトランジ
スタによる電流集中に起因する絶縁破壊を確実に防止す
ることができる。また、絶縁膜３０を形成することによ
ってソース−ドレイン耐圧を十分に大きくすることがで
きるため、従来のＭＯＳＦＥＴのようにチャネルドープ
領域の深さならびに不純物濃度を制御することによるソ
ース−ドレイン耐圧の確保を考慮する必要がなくなる。
その結果、チャネル形成領域１８ａの距離および不純物
濃度を独立して設定することができ、適切なしきい値を
実現することができる。
【００２３】上述したＭＯＳＦＥＴにおいては、第１導
電型をｎ型、第２導電型をｐ型として構成したｎチャネ
ルＭＯＳＦＥＴについて説明したが、本発明は第１導電
型をｐ型、第２導電型をｎ型としたｐチャネルＭＯＳＦ
ＥＴに適用することも可能である。
電型をｎ型、第２導電型をｐ型として構成したｎチャネ
ルＭＯＳＦＥＴについて説明したが、本発明は第１導電
型をｐ型、第２導電型をｎ型としたｐチャネルＭＯＳＦ
ＥＴに適用することも可能である。
【００２４】次に、前記ｎチャネルＭＯＳＦＥＴ１００
の製造方法の一例について説明する。 （Ａ）まず、図２（Ａ）に示すように、ｎ+ 型単結晶シ
リコン基板（第１シリコン層）１０ａ上にｎ- 型単結晶
シリコン層（第２シリコン層）１０ｂをエピタキシャル
成長によって形成する。次いで、図２（Ｂ）に示すよう
に、通常の熱酸化法等によりｎ- 型シリコン層１０ｂ上
に、酸化シリコン（ＳｉＯ2 ）膜３０ａを形成し、さら
に図２（Ｃ）に示すように、酸化シリコン膜３０ａの一
部を通常のフォトリソグラフィおよび反応性イオンエッ
チングにより除去してパターニングを行ない、絶縁膜３
０を形成する。
の製造方法の一例について説明する。 （Ａ）まず、図２（Ａ）に示すように、ｎ+ 型単結晶シ
リコン基板（第１シリコン層）１０ａ上にｎ- 型単結晶
シリコン層（第２シリコン層）１０ｂをエピタキシャル
成長によって形成する。次いで、図２（Ｂ）に示すよう
に、通常の熱酸化法等によりｎ- 型シリコン層１０ｂ上
に、酸化シリコン（ＳｉＯ2 ）膜３０ａを形成し、さら
に図２（Ｃ）に示すように、酸化シリコン膜３０ａの一
部を通常のフォトリソグラフィおよび反応性イオンエッ
チングにより除去してパターニングを行ない、絶縁膜３
０を形成する。
【００２５】次いで、図３（Ｄ）に示すように、通常の
固相成長（ＳＰＥ）法等により、すなわち、例えば絶縁
膜３０およびｎ- 型単結晶シリコン層１０ｂの表面に、
例えば超高真空中での蒸着法またはＣＶＤ法等により非
晶質シリコン層を堆積させ、例えば６００℃前後の熱処
理によりエピタキシャル成長を行なって単結晶シリコン
層（第３シリコン層）１０ｃを形成する。
固相成長（ＳＰＥ）法等により、すなわち、例えば絶縁
膜３０およびｎ- 型単結晶シリコン層１０ｂの表面に、
例えば超高真空中での蒸着法またはＣＶＤ法等により非
晶質シリコン層を堆積させ、例えば６００℃前後の熱処
理によりエピタキシャル成長を行なって単結晶シリコン
層（第３シリコン層）１０ｃを形成する。
【００２６】次いで、図３（Ｅ）に示すように、単結晶
シリコン層１０ｃの表面に通常の熱酸化法等によって酸
化シリコン膜を成膜し、続いて通常のＣＶＤなどの方法
によってポリシリコン膜を成膜する。これを通常のフォ
トリソグラフィおよび反応性イオンエッチング等により
パターニングしてゲート絶縁膜１２およびゲート電極１
４を形成する。ゲート電極１４を構成するポリシリコン
膜には、例えば拡散またはイオン注入でｎ型不純物、例
えばリンがドープされ、所定のシート抵抗に調整されて
いる。
シリコン層１０ｃの表面に通常の熱酸化法等によって酸
化シリコン膜を成膜し、続いて通常のＣＶＤなどの方法
によってポリシリコン膜を成膜する。これを通常のフォ
トリソグラフィおよび反応性イオンエッチング等により
パターニングしてゲート絶縁膜１２およびゲート電極１
４を形成する。ゲート電極１４を構成するポリシリコン
膜には、例えば拡散またはイオン注入でｎ型不純物、例
えばリンがドープされ、所定のシート抵抗に調整されて
いる。
【００２７】次いで、図４（Ｆ）に示すように、ｐ型の
不純物として例えばホウ素（Ｂ+ ）をイオン注入等によ
ってドープしたのち熱拡散を行なってｐ- 型チャネルド
ープ領域１８を形成する。この工程では、固相成長によ
って形成された単結晶シリコン層１０ｃは、このときの
加熱処理による熱拡散によりｎ- 型単結晶シリコン層１
０ｂとほぼ同じ不純物濃度となり、両者のシリコン層１
０ｂおよび１０ｃはほぼ均質となる。そして、前記第１
シリコン層１０ａ、第２シリコン層１０ｂおよび第３シ
リコン層１０ｃの積層体が前記シリコン基板１０に相当
する。
不純物として例えばホウ素（Ｂ+ ）をイオン注入等によ
ってドープしたのち熱拡散を行なってｐ- 型チャネルド
ープ領域１８を形成する。この工程では、固相成長によ
って形成された単結晶シリコン層１０ｃは、このときの
加熱処理による熱拡散によりｎ- 型単結晶シリコン層１
０ｂとほぼ同じ不純物濃度となり、両者のシリコン層１
０ｂおよび１０ｃはほぼ均質となる。そして、前記第１
シリコン層１０ａ、第２シリコン層１０ｂおよび第３シ
リコン層１０ｃの積層体が前記シリコン基板１０に相当
する。
【００２８】次いで、図４（Ｇ）に示すように、ゲート
電極１４をマスクとしてｎ型の不純物、例えばヒ素（Ａ
ｓ+ ）をイオン注入することにより、自己整合的にｎ+
型ソース領域１６，１６を形成することができる。その
後、ＢＰＳＧを付着させ、加熱して層間絶縁膜２６を形
成し、さらに電極を取出すためのコンタクトホールを形
成する。そののち、アルミニウムなどの金属層を通常の
成膜方法によって形成し、必要部分を残してエッチング
を行ない、ソース電極２４およびドレイン電極２２を含
む配線層を形成する。
電極１４をマスクとしてｎ型の不純物、例えばヒ素（Ａ
ｓ+ ）をイオン注入することにより、自己整合的にｎ+
型ソース領域１６，１６を形成することができる。その
後、ＢＰＳＧを付着させ、加熱して層間絶縁膜２６を形
成し、さらに電極を取出すためのコンタクトホールを形
成する。そののち、アルミニウムなどの金属層を通常の
成膜方法によって形成し、必要部分を残してエッチング
を行ない、ソース電極２４およびドレイン電極２２を含
む配線層を形成する。
【００２９】以上の工程によって、第１実施例に係るｎ
チャネルＭＯＳＦＥＴ１００を製造することができる。
なお、ｐチャネルＭＯＳＦＥＴも、基本的にはｎチャネ
ルＭＯＳＦＥＴと同様のプロセスによって形成すること
ができる。
チャネルＭＯＳＦＥＴ１００を製造することができる。
なお、ｐチャネルＭＯＳＦＥＴも、基本的にはｎチャネ
ルＭＯＳＦＥＴと同様のプロセスによって形成すること
ができる。
【００３０】第２実施例 本発明に係るＩＧＢＴの一例について、図５を参照しな
がら説明する。図示したｎチャネルＩＧＢＴ２００は、
シリコン基板１０の一方の面上にゲート絶縁膜１２を介
してゲート電極１４が形成されている。ゲート絶縁膜１
２としては、例えば酸化シリコン膜が用いられ、ゲート
電極１４としては例えばｎ+ 型多結晶シリコン膜が用い
られる。
がら説明する。図示したｎチャネルＩＧＢＴ２００は、
シリコン基板１０の一方の面上にゲート絶縁膜１２を介
してゲート電極１４が形成されている。ゲート絶縁膜１
２としては、例えば酸化シリコン膜が用いられ、ゲート
電極１４としては例えばｎ+ 型多結晶シリコン膜が用い
られる。
【００３１】ゲート電極１４の両側のシリコン基板１０
には、第１導電型（ｎ+ 型）エミッタ領域４６ａ，第２
導電型（ｐ+ 型）エミッタ領域４６ｂが形成されてい
る。これらエミッタ領域４６の周囲には、第２導電型
（ｐ- 型）チャネルドープ領域４８，４８がそれぞれ形
成されている。このチャネルドープ領域４８におけるゲ
ート電極１４直下の部分は、チャネル形成領域４８ａを
構成する。そして、このチャネル形成領域４８ａの長さ
および不純物濃度は所定のしきい値が得られるように設
定される。
には、第１導電型（ｎ+ 型）エミッタ領域４６ａ，第２
導電型（ｐ+ 型）エミッタ領域４６ｂが形成されてい
る。これらエミッタ領域４６の周囲には、第２導電型
（ｐ- 型）チャネルドープ領域４８，４８がそれぞれ形
成されている。このチャネルドープ領域４８におけるゲ
ート電極１４直下の部分は、チャネル形成領域４８ａを
構成する。そして、このチャネル形成領域４８ａの長さ
および不純物濃度は所定のしきい値が得られるように設
定される。
【００３２】そして、本発明の特徴的な構成として、前
記エミッタ領域４６およびチャネルドープ領域４８の深
さ方向の最下端に絶縁膜３０が設けられている。この絶
縁膜３０は、エミッタ領域４６およびチャネルドープ領
域４８のシリコン基板１０の主面方向における領域をほ
ぼ完全にカバーする状態で形成されている。このような
絶縁膜３０を設けることにより、シリコン基板１０内に
ｎｐｎ接合が形成されず、寄生ｎｐｎトランジスタに起
因する絶縁破壊を防止することができる。言い換えれ
ば、絶縁膜３０は、絶縁破壊の原因となりうるｎｐｎ接
合を形成しないためにエミッタ領域４６および少なくと
も一部のチャネルドープ領域４８の直下の領域をカバー
し、絶縁膜３０の端部からの空乏層よりチャネルドープ
領域１８が空乏化してパンチスルーによる電流が流れな
いこと、ドレイン電流の流れを阻害しない領域に形成さ
れていること、などを考慮して形成されている。この絶
縁膜３０は、例えばＳｉＯ2 ，Ｓｉ3 Ｎ4 などによって
構成される。
記エミッタ領域４６およびチャネルドープ領域４８の深
さ方向の最下端に絶縁膜３０が設けられている。この絶
縁膜３０は、エミッタ領域４６およびチャネルドープ領
域４８のシリコン基板１０の主面方向における領域をほ
ぼ完全にカバーする状態で形成されている。このような
絶縁膜３０を設けることにより、シリコン基板１０内に
ｎｐｎ接合が形成されず、寄生ｎｐｎトランジスタに起
因する絶縁破壊を防止することができる。言い換えれ
ば、絶縁膜３０は、絶縁破壊の原因となりうるｎｐｎ接
合を形成しないためにエミッタ領域４６および少なくと
も一部のチャネルドープ領域４８の直下の領域をカバー
し、絶縁膜３０の端部からの空乏層よりチャネルドープ
領域１８が空乏化してパンチスルーによる電流が流れな
いこと、ドレイン電流の流れを阻害しない領域に形成さ
れていること、などを考慮して形成されている。この絶
縁膜３０は、例えばＳｉＯ2 ，Ｓｉ3 Ｎ4 などによって
構成される。
【００３３】また、エミッタ−コレクタ間耐圧の大きさ
は、主として絶縁膜３０の厚みに依存するので、デバイ
スの種類，規格，用途等に応じて、十分なエミッタ−コ
レクタ耐圧が得られるように設定される。
は、主として絶縁膜３０の厚みに依存するので、デバイ
スの種類，規格，用途等に応じて、十分なエミッタ−コ
レクタ耐圧が得られるように設定される。
【００３４】シリコン基板１０の他方の面側にはｐ+ 型
コレクタ領域５０が形成され、このコレクタ領域５０の
表面にはコレクタ電極５２が形成されている。
コレクタ領域５０が形成され、このコレクタ領域５０の
表面にはコレクタ電極５２が形成されている。
【００３５】このＩＧＢＴ２００においては、ゲート電
極１４の電圧を制御することにより、ゲート電極１４の
直下のチャネルドープ領域４８にｎチャネルが形成さ
れ、エミッタ領域４６からチャネルを通して電子がコレ
クタ領域５０に流入する。それに対応してコレクタ領域
５０から正孔が注入されるので、ｎ型ベース領域１０ｂ
に伝導度変調が起こり、オン抵抗が低下する。したがっ
て、ＩＧＢＴはＭＯＳＦＥＴに比較して高耐圧に適した
デバイスといえる。
極１４の電圧を制御することにより、ゲート電極１４の
直下のチャネルドープ領域４８にｎチャネルが形成さ
れ、エミッタ領域４６からチャネルを通して電子がコレ
クタ領域５０に流入する。それに対応してコレクタ領域
５０から正孔が注入されるので、ｎ型ベース領域１０ｂ
に伝導度変調が起こり、オン抵抗が低下する。したがっ
て、ＩＧＢＴはＭＯＳＦＥＴに比較して高耐圧に適した
デバイスといえる。
【００３６】そして、エミッタ領域４６およびチャネル
ドープ領域４８の直下に絶縁膜３０を有することによ
り、シリコン基板１０内に耐圧の低いｎｐｎ接合が形成
されず、したがって例えば寄生ｎｐｎトランジスタによ
る電流集中に起因する絶縁破壊を確実に防止することが
できる。また、絶縁膜３０を形成することによってエミ
ッタ−コレクタ耐圧を十分に大きくすることができるた
め、従来のＩＧＢＴのようにチャネルドープ領域の深さ
ならびに不純物濃度を制御することによるエミッタ−コ
レクタ耐圧の確保を考慮する必要がなくなる。その結
果、チャネル形成領域４８ａの距離および不純物濃度を
耐圧特性とは独立して設定することができ、適切なしき
い値を実現することができる。
ドープ領域４８の直下に絶縁膜３０を有することによ
り、シリコン基板１０内に耐圧の低いｎｐｎ接合が形成
されず、したがって例えば寄生ｎｐｎトランジスタによ
る電流集中に起因する絶縁破壊を確実に防止することが
できる。また、絶縁膜３０を形成することによってエミ
ッタ−コレクタ耐圧を十分に大きくすることができるた
め、従来のＩＧＢＴのようにチャネルドープ領域の深さ
ならびに不純物濃度を制御することによるエミッタ−コ
レクタ耐圧の確保を考慮する必要がなくなる。その結
果、チャネル形成領域４８ａの距離および不純物濃度を
耐圧特性とは独立して設定することができ、適切なしき
い値を実現することができる。
【００３７】上述したＩＧＢＴにおいては、第１導電型
をｎ型、第２導電型をｐ型として構成したｎチャネルＩ
ＧＢＴについて説明したが、本発明は第１導電型をｐ
型、第２導電型をｎ型としたｐチャネルＩＧＢＴに適用
することも可能である。
をｎ型、第２導電型をｐ型として構成したｎチャネルＩ
ＧＢＴについて説明したが、本発明は第１導電型をｐ
型、第２導電型をｎ型としたｐチャネルＩＧＢＴに適用
することも可能である。
【００３８】次に、前記ｎチャネルＩＧＢＴ２００の製
造方法の一例について説明する。
造方法の一例について説明する。
【００３９】ｎチャネルＩＧＢＴは、基本的構造がｎチ
ャネルＭＯＳＦＥＴに類似しており、両者の基本的な違
いは、ＭＯＳＦＥＴがｎ+ −ｎ- 基板を使用しているの
に対し、ｐ+ −ｎ- 基板を採用していることである。し
たがって、基板以降の製造プロセスは基本的には前述し
たＭＯＳＦＥＴ１００の場合とほぼ同様である。具体的
には、以下のとおりである。
ャネルＭＯＳＦＥＴに類似しており、両者の基本的な違
いは、ＭＯＳＦＥＴがｎ+ −ｎ- 基板を使用しているの
に対し、ｐ+ −ｎ- 基板を採用していることである。し
たがって、基板以降の製造プロセスは基本的には前述し
たＭＯＳＦＥＴ１００の場合とほぼ同様である。具体的
には、以下のとおりである。
【００４０】（Ａ）まず、図６（Ａ）に示すように、ｐ
+ 型単結晶シリコン基板（第１シリコン層）１０ｄ上に
ｎ- 型単結晶シリコン層（第２シリコン層）１０ｂをエ
ピタキシャル成長によって形成する。次いで、図６
（Ｂ）に示すように、通常の熱酸化法等によりｎ- 型シ
リコン層１０ｂ上に、酸化シリコン膜３０ａを形成し、
さらに図６（Ｃ）に示すように、酸化シリコン膜３０ａ
の一部を通常のフォトリソグラフィおよび反応性イオン
エッチングにより除去してパターニングを行ない、絶縁
膜３０を形成する。
+ 型単結晶シリコン基板（第１シリコン層）１０ｄ上に
ｎ- 型単結晶シリコン層（第２シリコン層）１０ｂをエ
ピタキシャル成長によって形成する。次いで、図６
（Ｂ）に示すように、通常の熱酸化法等によりｎ- 型シ
リコン層１０ｂ上に、酸化シリコン膜３０ａを形成し、
さらに図６（Ｃ）に示すように、酸化シリコン膜３０ａ
の一部を通常のフォトリソグラフィおよび反応性イオン
エッチングにより除去してパターニングを行ない、絶縁
膜３０を形成する。
【００４１】次いで、図７（Ｄ）に示すように、通常の
固相成長（ＳＰＥ）法等により、すなわち、例えば絶縁
膜３０およびｎ- 型単結晶シリコン層１０ｂの表面に、
例えば超高真空中での蒸着法またはＣＶＤ法等により非
晶質シリコン層を堆積させ、例えば６００℃前後の熱処
理によりエピタキシャル成長を行なって単結晶シリコン
層（第３シリコン層）１０ｃを形成する。
固相成長（ＳＰＥ）法等により、すなわち、例えば絶縁
膜３０およびｎ- 型単結晶シリコン層１０ｂの表面に、
例えば超高真空中での蒸着法またはＣＶＤ法等により非
晶質シリコン層を堆積させ、例えば６００℃前後の熱処
理によりエピタキシャル成長を行なって単結晶シリコン
層（第３シリコン層）１０ｃを形成する。
【００４２】次いで、図７（Ｅ）に示すように、単結晶
シリコン層１０ｃの表面に通常の熱酸化法等によって酸
化シリコン膜を成膜し、続いて通常のＣＶＤ法などの方
法によってポリシリコン膜を成膜する。これを通常のフ
ォトリソグラフィおよび反応性イオンエッチング等によ
りパターニングしてゲート絶縁膜１２およびゲート電極
１４を形成する。ゲート電極１４を構成するポリシリコ
ン膜には、例えば拡散またはイオン注入でｎ型不純物、
例えばリンがドープされ、所定のシート抵抗に調整され
ている。
シリコン層１０ｃの表面に通常の熱酸化法等によって酸
化シリコン膜を成膜し、続いて通常のＣＶＤ法などの方
法によってポリシリコン膜を成膜する。これを通常のフ
ォトリソグラフィおよび反応性イオンエッチング等によ
りパターニングしてゲート絶縁膜１２およびゲート電極
１４を形成する。ゲート電極１４を構成するポリシリコ
ン膜には、例えば拡散またはイオン注入でｎ型不純物、
例えばリンがドープされ、所定のシート抵抗に調整され
ている。
【００４３】次いで、図８（Ｆ）に示すように、ｐ型の
不純物として例えばホウ素（Ｂ+ ）をイオン注入等によ
ってドープしたのち熱拡散を行なってｐ- 型チャネルド
ープ領域４８を形成する。この工程では、固相成長によ
って形成された単結晶シリコン膜１０ｃは、このときの
加熱処理による熱拡散によりｎ- 型単結晶シリコン層１
０ｂとほぼ同じ不純物濃度となり、両者のシリコン層１
０ｂおよび１０ｃはほぼ均質となる。そして、前記第１
シリコン層１０ａ、第２シリコン層１０ｂおよび第３シ
リコン層１０ｃの積層体によって前記基板１０が構成さ
れる。
不純物として例えばホウ素（Ｂ+ ）をイオン注入等によ
ってドープしたのち熱拡散を行なってｐ- 型チャネルド
ープ領域４８を形成する。この工程では、固相成長によ
って形成された単結晶シリコン膜１０ｃは、このときの
加熱処理による熱拡散によりｎ- 型単結晶シリコン層１
０ｂとほぼ同じ不純物濃度となり、両者のシリコン層１
０ｂおよび１０ｃはほぼ均質となる。そして、前記第１
シリコン層１０ａ、第２シリコン層１０ｂおよび第３シ
リコン層１０ｃの積層体によって前記基板１０が構成さ
れる。
【００４４】次いで、図８（Ｇ）に示すように、ゲート
電極１４をマスクとしてｎ型の不純物、例えばヒ素（Ａ
ｓ+ ）をイオン注入することにより、自己整合的にｎ+
型エミッタ領域４６ａを形成することができる。また、
同様にしてｐ型の不純物、例えばホウ素（Ｂ+ ）をドー
プすることによってｐ+ 型エミッタ領域４６ｂを形成す
ることができる。その後、ＢＰＳＧを付着させ、加熱し
て層間絶縁膜２６を形成し、さらに電極を取出すための
コンタクトホールを形成する。そののち、アルミニウム
などの金属層を通常の成膜方法によって形成し、必要部
分を残してエッチングを行ない、エミッタ電極２４およ
びコレクタ電極５２を含む配線層を形成する。
電極１４をマスクとしてｎ型の不純物、例えばヒ素（Ａ
ｓ+ ）をイオン注入することにより、自己整合的にｎ+
型エミッタ領域４６ａを形成することができる。また、
同様にしてｐ型の不純物、例えばホウ素（Ｂ+ ）をドー
プすることによってｐ+ 型エミッタ領域４６ｂを形成す
ることができる。その後、ＢＰＳＧを付着させ、加熱し
て層間絶縁膜２６を形成し、さらに電極を取出すための
コンタクトホールを形成する。そののち、アルミニウム
などの金属層を通常の成膜方法によって形成し、必要部
分を残してエッチングを行ない、エミッタ電極２４およ
びコレクタ電極５２を含む配線層を形成する。
【００４５】以上の工程によって、第２実施例に係るｎ
チャネルＩＧＢＴ２００を製造することができる。な
お、ｐチャネルＩＧＢＴも、ｎチャネルＩＧＢＴと同様
のプロセスによって形成することができる。
チャネルＩＧＢＴ２００を製造することができる。な
お、ｐチャネルＩＧＢＴも、ｎチャネルＩＧＢＴと同様
のプロセスによって形成することができる。
【００４６】以上、本発明の好適な実施例についてのべ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の改変が可能である。例えば、基板の積層構造
においてバファ層を含むもの、ドレインの一部にショッ
トキー接合を含むもの、ドレインの一部に主たる導電型
とは異なる導電型の領域を含むものなどを用いることが
できる。また、前記実施例においてはエンハンスメント
型の装置について述べたが、本発明はチャネル形成領域
の不純物を変更することによってディプリーション型の
ＭＯＳＦＥＴおよびＩＧＢＴにも適用することができ
る。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の改変が可能である。例えば、基板の積層構造
においてバファ層を含むもの、ドレインの一部にショッ
トキー接合を含むもの、ドレインの一部に主たる導電型
とは異なる導電型の領域を含むものなどを用いることが
できる。また、前記実施例においてはエンハンスメント
型の装置について述べたが、本発明はチャネル形成領域
の不純物を変更することによってディプリーション型の
ＭＯＳＦＥＴおよびＩＧＢＴにも適用することができ
る。
【００４７】
【発明の効果】本発明のＭＯＳＦＥＴにおいては、ソー
ス領域とチャネル形成領域との下部に絶縁膜を設けたこ
とにより、ソース−ドレイン間耐圧としきい値特性に関
与するチャネル形成領域とを独立に制御することができ
る。これによって、ソース−ドレイン間耐圧を高耐圧化
したときにおいても、適切なしきい値を実現することが
できる。
ス領域とチャネル形成領域との下部に絶縁膜を設けたこ
とにより、ソース−ドレイン間耐圧としきい値特性に関
与するチャネル形成領域とを独立に制御することができ
る。これによって、ソース−ドレイン間耐圧を高耐圧化
したときにおいても、適切なしきい値を実現することが
できる。
【００４８】また、本発明のＩＧＢＴにおいては、エミ
ッタ領域とチャネル形成領域との下部に絶縁膜を設けた
ことによりエミッタ−コレクタ間耐圧としきい値とを独
立に制御することができる。これによって、エミッタ−
コレクタ間耐圧を高耐圧化したときにおいても、適切な
しきい値を実現することができる。
ッタ領域とチャネル形成領域との下部に絶縁膜を設けた
ことによりエミッタ−コレクタ間耐圧としきい値とを独
立に制御することができる。これによって、エミッタ−
コレクタ間耐圧を高耐圧化したときにおいても、適切な
しきい値を実現することができる。
【図面の簡単な説明】
【図１】本発明にかかるｎチャネルＭＯＳＦＥＴの構造
例を模式的に示す断面図である。
例を模式的に示す断面図である。
【図２】（Ａ）〜（Ｃ）は、図１に示すＭＯＳＦＥＴの
製造プロセスを模式的に示す断面図である。
製造プロセスを模式的に示す断面図である。
【図３】（Ｄ），（Ｅ）は、図２に示すプロセスに引き
続いて行われるＭＯＳＦＥＴの製造工程を模式的に示す
断面図である。
続いて行われるＭＯＳＦＥＴの製造工程を模式的に示す
断面図である。
【図４】（Ｆ），（Ｇ）は、図３に示すプロセスに引き
続いて行われるＭＯＳＦＥＴの製造プロセスを模式的に
示す断面図である。
続いて行われるＭＯＳＦＥＴの製造プロセスを模式的に
示す断面図である。
【図５】本発明にかかるｎチャネルＩＧＢＴの構造例を
模式的に示す断面図である。
模式的に示す断面図である。
【図６】（Ａ）〜（Ｃ）は、図５に示すＩＧＢＴの製造
プロセスを模式的に示す断面図でる。
プロセスを模式的に示す断面図でる。
【図７】（Ｄ），（Ｅ）は、図６に示すプロセスに引き
続いて行われるＩＧＢＴの製造工程を模式的示す断面図
である。
続いて行われるＩＧＢＴの製造工程を模式的示す断面図
である。
【図８】（Ｆ），（Ｇ）は、図７に示すプロセスに引き
続いて行われるＩＧＢＴの製造プロセスを模式的に示す
断面図である。
続いて行われるＩＧＢＴの製造プロセスを模式的に示す
断面図である。
【図９】従来のｎチャネルＭＯＳＦＥＴの一般的構造を
概略的に示す断面図である。
概略的に示す断面図である。
１０ シリコン基板 １２ ゲート絶縁膜 １４ ゲート電極 １６ ｎ+ 型ソース領域 １８ ｐ- 型チャネルドープ領域 １８ａ チャネル形成領域 ２０ ｎ+ 型ドレイン領域 ２２ ドレイン電極 ２４ ソース電極 ２６ 層間絶縁膜 ３０ 絶縁膜 ４６ａ ｎ+ 型エミッタ領域 ４６ｂ ｐ+ 型エミッタ領域 ４８ ｐ- 型チャネルドープ領域 ４８ａ チャネル形成領域 ５０ ｐ+ 型コレクタ領域 ５２ コレクタ電極 １００ ｎチャネルＭＯＳＦＥＴ ２００ ｎチャネルＩＧＢＴ
フロントページの続き (72)発明者 只野 博 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 杉山 進 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (4)
- 【請求項１】 シリコン基板と、 このシリコン基板の一方の面上にゲート絶縁膜を介して
形成されたゲート電極と、 前記シリコン基板に形成されたソース領域と、 このソース領域に連続し、チャネルが形成されうる領域
を含むチャネル形成領域と、 前記シリコン基板の他方の面側に形成されたドレイン領
域と、 前記ソース領域および前記チャネル形成領域の深さ方向
の下端に位置し、かつ、これらのソース領域およびチャ
ネル形成領域の少なくとも一部を含む前記シリコン基板
の面方向の領域に沿う状態で前記シリコン基板内に形成
された絶縁膜と、 を含むことを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 以下の工程（ａ）〜（ｆ）を含むことを
特徴とするＭＯＳ型半導体装置の製造方法。 （ａ）ドレイン領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィーおよびエッチングによって所定のパターン
を有する絶縁膜を形成する工程、（ｃ）前記絶縁膜およ
び露出した前記第２シリコン層の表面に連続的にシリコ
ン層を形成して、前記第２シリコン層と連続する第３シ
リコン層を形成する工程、（ｄ）前記第３シリコン層上
に、ゲート絶縁膜およびゲート電極を積層して形成する
工程、（ｅ）不純物をドープしてチャネル形成領域を形
成する工程、および（ｆ）前記ゲート電極をマスクとし
て不純物をドープしてソース領域を形成する工程。 - 【請求項３】 シリコン基板と、 このシリコン基板の一方の面上にゲート絶縁膜を介して
形成されたゲート電極と、 前記シリコン基板に形成されたエミッタ領域と、 このエミッタ領域に連続し、チャネルが形成されうる領
域を含むチャネル形成領域と、 前記シリコン基板の他方の面側に形成されたコレクタ領
域と、 前記エミッタ領域および前記チャネル形成領域の深さ方
向の下端に位置し、かつ、これらのエミッタ領域および
チャネル形成領域の少なくとも一部を含む前記シリコン
基板の面方向の領域に沿う状態で前記シリコン基板内に
形成された絶縁膜と、 を含むことを特徴とするＭＯＳ・バイポーラ複合型半導
体装置。 - 【請求項４】 以下の工程（ａ）〜（ｆ）を含むことを
特徴とするＭＯＳ・バイポーラ複合型半導体装置の製造
方法。 （ａ）コレクタ領域として機能する第１シリコン層上
に、この第１シリコン層の不純物濃度より小さい不純物
濃度を有する第２シリコン層を形成する工程、（ｂ）前
記第２シリコン層上に絶縁膜を成膜し、次いでフォトリ
ソグラフィおよびエッチングによって所定のパターンを
有する絶縁膜を形成する工程、（Ｃ）前記絶縁膜および
露出した第２シリコン層の表面に連続的にシリコン層を
形成して、前記第２シリコン層と連続する第３シリコン
層を形成する工程、（ｄ）前記第３シリコン層上に、ゲ
ート絶縁膜およびゲート電極を積層して形成する工程、
（ｅ）不純物をドープしてチャネル形成領域を形成する
工程、および（ｆ）前記ゲート電極をマスクとして不純
物をドープしてエミッタ領域を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300694A JP3307112B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300694A JP3307112B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897413A true JPH0897413A (ja) | 1996-04-12 |
| JP3307112B2 JP3307112B2 (ja) | 2002-07-24 |
Family
ID=17245185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25300694A Expired - Fee Related JP3307112B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307112B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
| JPH09153609A (ja) * | 1995-11-29 | 1997-06-10 | Nec Yamagata Ltd | 縦型絶縁ゲート電界効果トランジスタ |
| WO1998006136A1 (de) * | 1996-08-01 | 1998-02-12 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
| WO2001004961A1 (en) * | 1999-07-13 | 2001-01-18 | North Carolina State University | Power semiconductor devices with buried insulating regions |
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007043028A (ja) * | 2004-09-02 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007157861A (ja) * | 2005-12-02 | 2007-06-21 | Fuji Electric Holdings Co Ltd | Ｍｏｓ型半導体装置 |
| JP2007173742A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 窒化物半導体装置の製造方法 |
| JP2008098536A (ja) * | 2006-10-16 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素半導体装置およびその製造方法 |
| JP2009123967A (ja) * | 2007-11-15 | 2009-06-04 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| WO2011077507A1 (ja) * | 2009-12-21 | 2011-06-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| WO2011104850A1 (ja) * | 2010-02-25 | 2011-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2016115831A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
-
1994
- 1994-09-21 JP JP25300694A patent/JP3307112B2/ja not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
| JPH09153609A (ja) * | 1995-11-29 | 1997-06-10 | Nec Yamagata Ltd | 縦型絶縁ゲート電界効果トランジスタ |
| WO1998006136A1 (de) * | 1996-08-01 | 1998-02-12 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
| WO2001004961A1 (en) * | 1999-07-13 | 2001-01-18 | North Carolina State University | Power semiconductor devices with buried insulating regions |
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007043028A (ja) * | 2004-09-02 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007157861A (ja) * | 2005-12-02 | 2007-06-21 | Fuji Electric Holdings Co Ltd | Ｍｏｓ型半導体装置 |
| JP2007173742A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 窒化物半導体装置の製造方法 |
| JP2008098536A (ja) * | 2006-10-16 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素半導体装置およびその製造方法 |
| JP2009123967A (ja) * | 2007-11-15 | 2009-06-04 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| WO2011077507A1 (ja) * | 2009-12-21 | 2011-06-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| CN102668092A (zh) * | 2009-12-21 | 2012-09-12 | 富士通株式会社 | 化合物半导体装置及其制造方法 |
| EP2518771A1 (en) * | 2009-12-21 | 2012-10-31 | Fujitsu Limited | Compound semiconductor device and method for manufacturing same |
| US8586433B2 (en) | 2009-12-21 | 2013-11-19 | Fujitsu Limited | Compound semiconductor device and manufacturing method thereof |
| EP2518771A4 (en) * | 2009-12-21 | 2013-11-20 | Fujitsu Ltd | COMPOUND SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF |
| JP5614411B2 (ja) * | 2009-12-21 | 2014-10-29 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| WO2011104850A1 (ja) * | 2010-02-25 | 2011-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102804384A (zh) * | 2010-02-25 | 2012-11-28 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| US8587087B2 (en) | 2010-02-25 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| JP5587399B2 (ja) * | 2010-02-25 | 2014-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102804384B (zh) * | 2010-02-25 | 2015-06-24 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| JP2016115831A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
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