JP2007043028A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【目的】製造工程の複雑なトレンチゲート構造を採らないＭＯＳゲート型半導体装置であっても、オン電圧とターンオフ損失の間のトレードオフ関係をさらに改善できる半導体装置およびその製造方法の提供。
【構成】半導体基板上に絶縁膜を介してＭＯＳゲート構造を備え、前記半導体基板上で周囲を前記ＭＯＳゲート構造で囲まれた中心部に形成された前記絶縁膜の開口部で前記半導体基板に接するエピタキシャル半導体層が前記ＭＯＳ構造と一体となって電流経路を構成するＭＯＳゲート型半導体装置とする。
【選択図】 図３

Description

この発明は、半導体装置および半導体装置の製造方法に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等に代表されるパワー半導体装置およびその製造方法に関する。

ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、阻止電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、スイッチング損失を含めたパワー損失の少ないスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する場合がある。以下に、ＩＧＢＴの特性等について説明する。
（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの阻止可能な最大電圧、すなわち耐圧を高めることと、オン時の電圧降下を低下させることとの間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、素子の構造設計面での工夫が必要である。

また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、交流電力を制御するスイッチングデバイスであるため、オンオフ動作は定常的に繰り返し行われる。このスイッチング動作の過渡時に、単位時間当たり大きな損失が発生する。一般的には、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きくなり、ターンオフ損失を小さくしようとすると、オン電圧が高くなる。これをトレードオフ関係があるという。このようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、組み合わせて使われる還流ダイオードの特性に大きく左右される。
（卜レードオフの改善について）
オン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホールの再結合により消滅させる必要がある。そのため、この過剰キャリアが多いとターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。

最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からｎ型ドリフト層内部に拡がり、裏面のアノード層へ向かって拡大する。その際、ｎ型ドリフト層内の過剰少数キャリアのホールは、電界によって空乏層端から引き抜かれてカソードに入る。このようにしてｎ型ドリフト層内で電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。

電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。

アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウエハを扱う必要があるため、生産技術上の困難が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。
ＩＥ効果の大きいカソード構造として、プレーナゲート構造のｐベースを囲むように高不純物濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高不純物濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション エンハンスメント ゲート トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチゲート構造におけるＩＥ効果の方がプレーナゲート構造におけるＩＥ効果よりも大きい。なお、以降の説明において、トレンチゲート構造とは、トレンチ（溝）内にゲート電極が埋設されると共に、ゲート絶縁膜を介してトレンチ側壁に面した半導体基板にチャネル領域が形成される構造をいう。この場合、前記チャネル領域は半導体基板の主表面に対して直角の方向に形成される構造となる。これに対してプレーナゲート構造とはチャネル領域が半導体基板の主表面に平行な方向に形成される構造をいうこととする。
（ＩＥ効果について）
ＩＥ効果については、その本質が議論され、報告されている（例えば、非特許文献２参照。）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図１３に示す等価回路のように、ＭＯＳＦＥＴ５１とｐｎｐバイポーラトランジスタ５２とｐｉｎダイオード５３の組み合わせであると考えられる。

図１４は、プレーナゲート構造ＩＧＢＴの要部の構成を示す断面図である。図１４において、鎖線５４で示す枠内はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、鎖線５５はｐｉｎダイオード領域である。また、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。
図１４に示すように、電子は、ＭＯＳ部の表面のｎ^＋＋領域５６から、ｎ^＋＋領域５６を囲むｐ層５７の表面のｎ^＋反転層５８と、ｎ⁻ドリフト層５９の表面のｎ^＋電子蓄積層６０を経由して、裏面のｐアノード層６１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域５４のベース電流となる。ｐｎｐ−ＢＪＴ領域５４では、ｐアノード層６１から拡散またはドリフトによってやってきたホールがｐ層５７にコレクトされるだけであり、そのｐｎ接合部（ｐ層５７とｎ⁻ドリフト層５９間の接合）は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ⁻ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて低い。

一方、ｐｉｎダイオード領域５５のｎカソードは、ｎ⁻ドリフト層５９の表面のｎ^＋電子蓄積層６０である。このｎ^＋電子蓄積層６０とｎ⁻ドリフト層５９の間の接合（以下、ｎ^＋／ｎ⁻接合と略す）は、若干順バイアス（電子がｎ^＋電子蓄積層６０からｎ⁻ドリフト層５９に向かう方向の電位差があること）がされているので、ｎ⁻ドリフト層５９中に電子が注入される。大電流時には、電子濃度は、ｎ⁻ドリフト層５９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、前記ｎ^＋／ｎ⁻接合付近のｎ⁻ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて高い。
ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、前記ｎ^＋／ｎ⁻接合の順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ^＋／ｎ⁻接合の順バイアスの増加も実現されている。

ところで、プレーナゲート構造のＩＧＢＴにおいて、セルピッチに占めるｐベースの比率を小さくすると、オン電圧が低減する。その理由は、ｐｉｎダイオード領域の比率が大きくなったことに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなったことによって、前記ｎ^＋／ｎ⁻接合の順バイアスが大きくなった効果が大きいためと説明される。観点を変えると、前記ｎ^＋／ｎ⁻接合の順バイアスが大きくなるのは、ｎ^＋層は低抵抗であるため、その電位はカソード電位にほぼ等しいが、ｎ⁻層は高抵抗であるため、その電位が大電流による電圧降下により持ち上がるからとも言える。
同様に、トレンチゲート構造のＩＧＢＴにおいて、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部（トレンチ間の基板領域）において、ｐ型ベース領域を電気的にフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ^＋／ｎ⁻接合の順バイアス（ここで、順はｎ^＋からｎ⁻への方向）が強くなったためと考えられる。

ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ^＋／ｎ⁻接合にかかる順バイアス（ここで、順はｎ^＋からｎ⁻への方向）をＶｎとすると、ｎ^＋／ｎ⁻接合のｎ⁻層側の電子濃度ｎは、次式で表される。ただし、eは素電荷、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ ｅｘｐ（eＶｎ／ｋＴ）
上記式より明らかなように、ｎ^＋／ｎ⁻接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、前記特許文献１〜３に記載されているように、ｎ型不純物濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナゲート構造であるため、表面側のｎ^＋バッファ層のｎ型不純物濃度が高すぎると、順耐圧が大きく低下してしまう。

一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ^＋バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ^＋バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ^＋バッファ層は高不純物濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した縦型並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ^＋バッファ層は、ｎ⁻ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する（第一の説明）。

もう一つの説明（第二の説明）として、表面側のｎ⁺バッファ層とｎ⁻層との間が順バイアスされるので、ｎ⁺バッファ層から電子が注入されるからであるということができる。つまり、ｎ^＋／ｎ⁻接合において、ｎ^＋バッファ層が高不純物濃度であれば、電子注入効率が向上するので、ｎ^＋バッファ層に入るホール電流に対して、ｎ⁻層に注入される電子電流の比率が大きくなる。ホールがｎ^＋バッファ層中を少数キャリアとして拡散して流れるためには、ｎ^＋／ｎ⁻接合が順バイアスされる必要がある。ｎ^＋バッファ層の不純物濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じ量のホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ⁻層に流れ込む電子電流が増えるので、電子濃度が増える。この第二の説明は、物理的には、先の第一の説明を言い換えたものである。以上説明したように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるような素子構造とすることが好ましいことは知られている。

さらに、半導体基板表面に開口部を有する絶縁膜を介してゲート電極を形成し、前記半導体基板表面とは前記開口部で接し、前記ゲート電極とはゲート絶縁膜を介して接する薄膜半導体層にｐベース領域とｎエミッタ領域を形成したＭＩＳ半導体装置が知られている（特許文献４―要約）。このＭＩＳ半導体装置では、ｎエミッタ層を薄膜化すると共に、ｐベース領域の正孔電流をｎエミッタ電流から遠ざけることにより、ラッチアップ耐量を増大させる効果を有するとされている。
さらにまた、シリコン基板表面にＳｉＯ_２、ＳｉＣ、Ｓｉ_３Ｎ_４等からなるストッパーを形成した後、前記シリコン基板表面に堆積されたシリコン層を、高純度シリカ微粒子からなる研磨剤が分散されたアルカリ溶液を供給しながら、鏡面研磨するウエハの製造方法の発明が知られている（特許文献５−要約）。
特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 特開平８−３１６４７９号公報 特表２００２−１５８３５６号公報 特開平６−７７１９０号公報 アイ． オームラ（Ｉ．Ｏｍｕｒａ）、他３名、「キャリア インジェクション エンハンスメント エフェクト オブ ハイ ボルテージ ＭＯＳ デバイシズ −デバイス フィジックス アンド デザイン コンセプト−（Ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳ ｄｅｖｉｃｅｓ −Ｄｅｖｉｃｅ ｐｈｙｓｉｃｓ ａｎｄ ｄｅｓｉｇｎ ｃｏｎｃｅｐｔ−）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０ フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（Ａ ｕｎｉｆｉｅｄ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌｆｏｒ ｔｈｅ ｃａｒｒｉｅｒ ｄｙｎａｍｉｃｓ ｉｎ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５

しかしながら、前述のオン電圧−ターンオフ損失のトレードオフの最適化は、必ずしもまだ、充分とは言えず、オン状態におけるカソード側のキャリア濃度をさらに高くする必要があると考えられる。つまり、従来のＩＧＢＴのようなＭＯＳゲート半導体装置では、前記ＩＥ効果がまだ充分に発揮されているとは思えないのである。たとえば、前述のＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでも、それ以前のものよりはトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。
一方、トレンチゲート構造を有する半導体装置の製造プロセスは、製造されたトレンチゲート構造が前述のように一定のトレードオフ改善効果を示すものの、プレーナゲート構造の半導体装置の製造プロセスに比べて長く複雑である。そのため、ただでさえトレンチゲート構造の半導体装置の良品率が低く、製品コストも相対的に高くなり易いのに、特性の向上のため、さらに微細化を進めようとすると、すればするほど、製造コストはさらに高くなるので、実用上の観点からはこれ以上の微細化は必ずしも得策とは言いがたい。従って、微細化を究極にまで進めなくとも、あるいはトレンチゲート構造をとらないＭＯＳゲート型半導体装置であっても、前記トレードオフの改善を図れることが前述の良品率の観点、製品コストの観点からも好ましいと言える。なお、トレンチゲート構造を有する半導体装置では、特に、トレンチ底部に電界が集中しやすく、耐圧におけるブレークダウンを起こしやすいため、オン電圧−耐圧間のトレードオフが悪化しやすい。また、構造上、ゲートをカソードに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。

この発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、前記問題点を解消し、製造工程が複雑で、良品率向上および製品コスト低下が容易ではないトレンチゲート構造を採らないＭＯＳゲート型半導体装置であっても、オン電圧とターンオフ損失の間のトレードオフ関係をさらに改善でき、ラッチアップ耐量も大きくできる半導体装置およびその製造方法の提供である。

特許請求の範囲の請求項１記載の本発明によれば、一導電型半導体基板上に絶縁膜を介してＭＯＳゲート構造を備え、前記一導電型半導体基板上で周囲を前記ＭＯＳゲート構造で囲まれた中心部に形成された前記絶縁膜の開口部で前記一導電型半導体基板の表面に接する一導電型堆積半導体層が前記ＭＯＳゲート構造と一体となって電流経路を形成する構造を備える半導体装置とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記ＭＯＳゲート構造が、
一導電型半導体基板表面に選択的に形成されたトレンチと、該トレンチ内に基板絶縁膜を介して埋められる多結晶半導体ゲート電極領域と、該多結晶半導体ゲート電極領域表面を覆うゲート絶縁膜と、前記トレンチ上部では前記ゲート絶縁膜表面に接し前記トレンチ間では半導体基板表面に接触する一導電型堆積半導体層とを備え、
前記一導電型堆積半導体層が、前記トレンチ間の半導体基板表面に接触する一導電型バッファ領域と、前記ゲート絶縁膜表面で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域に対して前記一導電型バッファ領域とは反対側に隣接する一導電型エミッタ領域とを同一層内に有し、
前記他導電型ベース領域と前記一導電型エミッタ領域の両方に、前記ゲート絶縁膜に接触する面とは反対側の面で接触するエミッタ電極を備える請求項１記載の半導体装置とすることが好ましい
特許請求の範囲の請求項３記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有している特許請求の範囲の請求項１または２に記載の半導体装置とすることがより好ましい。

特許請求の範囲の請求項４記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項１乃至３のいずれか一項に記載の半導体装置とすることも好ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項１乃至３のいずれか一項に記載の半導体装置とすることも好ましい。
特許請求の範囲の請求項６記載の本発明によれば、前記多結晶半導体ゲート電極領域と前記一導電型堆積半導体層とに挟まれる前記ゲート絶縁膜がゲート酸化膜と、該ゲート酸化膜の少なくとも一部に積層され、前記一導電型堆積半導体層に接するシリコン窒化膜とを含む請求項４または５に記載の半導体装置とすることも好ましい。

特許請求の範囲の請求項７記載の本発明によれば、前記シリコン窒化膜が、前記トレンチ間の半導体基板表面に接する請求項６に記載の半導体装置とすることがより好ましい。
特許請求の範囲の請求項８記載の本発明によれば、前記一導電型半導体基板表面と前記トレンチの側壁とのなす角度が９０度以下である請求項２乃至７のいずれか一項に記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項９記載の本発明によれば、前記ＭＯＳゲート構造が、
一導電型半導体基板表面に選択的に形成された基板絶縁膜と、一導電型半導体基板表面と前記基板絶縁膜上とに選択的に形成された一導電型堆積半導体層とを備え、該一導電型堆積半導体層が前記基板絶縁膜の中央で前記半導体基板表面に接触する一導電型バッファ領域と、前記基板絶縁膜上で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域表面を挟む位置に形成される一導電型エミッタ領域とを有し、
前記前記一導電型バッファ領域と一導電型エミッタ領域とにより挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して多結晶半導体ゲート電極領域と該多結晶半導体ゲート電極領域を覆う層間絶縁膜を備え、前記他導電型ベース領域と前記一導電型エミッタ領域の両方に接触するエミッタ電極を備えることを特徴とする請求項１記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項１０記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有している請求項９記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項１１記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項９または１０に記載の半導体装置とすることができる。
特許請求の範囲の請求項１２記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項９または１０に記載の半導体装置とすることがより好ましい。
特許請求の範囲の請求項１３記載の本発明によれば、前記基板絶縁膜と前記一導電型堆積半導体層との間の少なくとも一部にシリコン窒化膜を有する請求項１１または１２に記載の半導体装置とすることが好適である。

特許請求の範囲の請求項１４記載の本発明によれば、前記シリコン窒化膜が、前記半導体基板表面と接触する請求項１３に記載の半導体装置とすることも望ましい。
特許請求の範囲の請求項１５記載の本発明によれば、前記ＭＯＳゲート構造が、
一導電型半導体基板表面に開口部を有する基板絶縁膜と、該基板絶縁膜上に選択的に形成される多結晶半導体ゲート電極領域と、前記多結晶半導体ゲート電極領域を覆うゲート絶縁膜とを備え、前記基板絶縁膜が第一絶縁膜と、該第一絶縁膜より厚いテラス絶縁膜からなり、前記第一絶縁膜は一辺側で前記開口部に接し、他辺側で前記テラス絶縁膜に接し、前記開口部と前記ゲート絶縁膜とで構成される凹部を、凹部の深さ以下の厚さに埋める一導電型堆積半導体層を備え、
該一導電型堆積半導体層は前記開口部で前記半導体基板表面に接触する一導電型バッファ領域と、前記ゲート絶縁膜上で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域の前記ゲート絶縁膜との接触表面を挟む位置に形成される一導電型エミッタ領域とを有し、
前記一導電型バッファ領域上には層間絶縁膜を介して覆い、前記一導電型エミッタ領域と前記他導電型ベース領域表面とに接触するエミッタ電極を備える請求項１記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項１６記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有している請求項１５記載の半導体装置とすることがより好ましい。
特許請求の範囲の請求項１７記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項１５または１６に記載の半導体装置とすることができる。
特許請求の範囲の請求項１８記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項１５または１６に記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項１９記載の本発明によれば、前記多結晶半導体ゲート電極領域と前記一導電型堆積半導体層とに挟まれる前記ゲート絶縁膜がゲート酸化膜と、該ゲート酸化膜の少なくとも一部に積層され、前記一導電型堆積半導体層に接するシリコン窒化膜とを含む請求項１７または１８に記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項２０記載の本発明によれば、前記シリコン窒化膜が、半導体基板表面と接する請求項１９記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項２１記載の本発明によれば、一導電型半導体基板表面にマスク用絶縁膜をマスクにトレンチを形成する第一工程、前記トレンチを含む前記半導体基板表面に基板絶縁膜形成後、前記トレンチの深さ以上にゲート電極領域を堆積し、該ゲート電極領域表面を、前記半導体基板表面の前記絶縁膜表面が露出するまで研摩して平坦化する第二工程、前記平坦化されたゲート電極領域表面にゲート絶縁膜を形成した後、前記マスク用絶縁膜の位置に積層された絶縁膜を除去して前記半導体基板表面を露出させる第三工程、前記露出された半導体基板表面から一導電型堆積半導体層を成長させて前記ゲート絶縁膜上を覆うように形成する第四工程、前記一導電型堆積半導体層が前記半導体基板の露出部と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域の反対側で隣接する一導電型エミッタ領域とを形成する第五工程、前記一導電型バッファ領域表面を層間絶縁膜を介して被覆すると共に、前記他導電型のベース領域と前記一導電型エミッタ領域とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２２記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成される請求項２１に記載の半導体装置の製造方法としてもよい。
特許請求の範囲の請求項２３記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項２１または２２に記載の半導体装置の製造方法とすることもできる。
特許請求の範囲の請求項２４記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項２１または２２に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項２５記載の本発明によれば、前記一導電型半導体基板の表面と前記トレンチの側壁とのなす角度を９０度以下に形成することを特徴とする請求項２１乃至２４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。

特許請求の範囲の請求項２６記載の本発明によれば、一導電型半導体基板表面の所定の位置に研磨用基準絶縁膜を形成する第一工程、基板絶縁膜を被覆し、前記研磨用基準絶縁膜に囲まれた前記基板絶縁膜の中央部に開口部を設けて前記一導電型半導体基板表面を露出させる第二工程、一導電型堆積半導体層を前記研磨用基準絶縁膜の厚さ以上に堆積後、前記一導電型堆積半導体層を前記基準絶縁膜の厚さ以下に研磨する第三工程、研磨後の前記一導電型堆積半導体層の表面にゲート絶縁膜を形成する第四工程、前記一導電型堆積半導体層が前記半導体基板表面と接触する領域を一導電型バッファ領域とし、該一導電型バッファ領域上に前記ゲート絶縁膜を介して多結晶半導体ゲート電極領域を形成する第五工程、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する領域に他導電型ベース領域を形成し、該他導電型ベース領域に対して前記一導電型バッファ領域とは反対側で隣接する一導電型エミッタ領域をそれぞれ形成する第五工程、多結晶半導体ゲート電極領域を覆う層間絶縁膜を形成した後、該層間絶縁膜に前記他導電型のベース領域表面と前記一導電型エミッタ領域表面とに跨る開口部を形成し、エミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２７記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成する請求項２６記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項２８記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項２６または２７に記載の半導体装置の製造方法とすることもできる。
特許請求の範囲の請求項２９記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項２６または２７に記載の半導体装置の製造方法とすることも望ましい。
特許請求の範囲の請求項３０記載の本発明によれば、一導電型半導体基板表面を覆う基板絶縁膜を形成する第一工程、該基板絶縁膜上にゲート電極領域の堆積後、ゲート電極領域選択的に除去し前記基板絶縁膜を露出させる第二工程、ゲート絶縁膜の形成後、前記露出された基板絶縁膜を除去して半導体基板表面を露出させる第三工程、所定の厚さの基準絶縁膜を前記ゲート電極領域上に選択的に形成し、一導電型堆積半導体層を前記基準絶縁膜の厚さ以上に堆積後、前記基準絶縁膜の厚さを基準に前記一導電型堆積半導体層を研磨する第四工程と、前記一導電型堆積半導体層の、前記半導体基板表面と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域の反対側で隣接する該一導電型エミッタ領域とを形成する第五工程、前記一導電型バッファ領域を層間絶縁膜を介して被覆すると共に、前記他導電型のベース領域表面と前記一導電型エミッタ領域表面とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項３１記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成する請求項３０記載の半導体装置の製造方法としてもよい。
特許請求の範囲の請求項３２記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項３０または３１に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項３３記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項３０または３１に記載の半導体装置の製造方法とすることもできる。
特許請求の範囲の請求項３４記載の本発明によれば、一導電型半導体基板表面に、選択的に第一開口部を有するテラス絶縁膜を形成し、該第一開口部に前記テラス絶縁膜よりも薄い第一絶縁膜を形成する第一工程、多結晶半導体ゲート電極領域の堆積後、前記第一絶縁膜上の前記多結晶半導体ゲート電極領域を選択的に除去し第二開口部を形成する第二工程、ゲート絶縁膜の堆積後、前記第二開口部の底面の前記第一絶縁膜および前記ゲート絶縁膜を除去して前記半導体基板表面を露出させる第三工程、前記テラス絶縁膜上のゲート絶縁膜よりも高くなるように一導電型堆積半導体層を堆積後、前記テラス絶縁膜上のゲート絶縁膜表面の高さにまで前記一導電型堆積半導体層を研磨する第四工程、前記一導電型堆積半導体層の、前記一導電型半導体基板と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域に反対側で隣接する該一導電型エミッタ領域とを形成する第五工程、層間絶縁膜を堆積後、前記ベース領域とエミッタ領域とを露出するように前記層間絶縁膜に選択的に開口を形成し、前記ベース領域と前記エミッタ領域とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有する半導体装置の製造方法とすることにより、前記本発明は達成される。

特許請求の範囲の請求項３５記載の本発明によれば、前記第三工程の終了後前記一導電型堆積半導体層を形成する前に、ゲート絶縁膜上の少なくとも一部にシリコン窒化膜を形成する請求項３４記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３６記載の本発明によれば、前記第三工程の終了後前記一導電型堆積半導体層を形成する前に、全面にシリコン窒化膜を形成後、異方性エッチングを行う請求項３４記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項３７記載の本発明によれば、前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成する請求項３４乃至３６のいずれか一項に記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３８記載の本発明によれば、前記一導電型堆積半導体層が一導電型多結晶半導体層である請求項３４乃至３７のいずれか一項に記載の半導体装置の製造方法とすることが好適である。

特許請求の範囲の請求項３９記載の本発明によれば、前記一導電型堆積半導体層が一導電型単結晶半導体層である請求項３４乃至３７のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。

本発明によれば、良品率向上および製品コスト低下が容易ではないトレンチゲート型ＭＯＳゲート構造を採らない場合でも、前述のＩＥ効果をより高めるために、表面カソードからの電子注入量を多くして、定常オン状態におけるカソード側キャリア量を増加させ、オン電圧とターンオフ損失の間のトレードオフ関係をさらに改善できる半導体装置およびその製造方法を提供できる。

本発明の半導体装置およびその製造方法にかかる実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図３は本発明の実施例１にかかる半導体装置（ＩＧＢＴ）の製造方法を示す図であり、図１は製造工程中の半導体基板の要部断面図（その１）、図２は製造工程中の半導体基板の要部断面図（その２）、図３は製造工程中の半導体基板の要部断面図（その３）、
図４〜図６は本発明の実施例２にかかる半導体装置（ＩＧＢＴ）の製造方法を示す図であり、図４は製造工程中の半導体基板の要部断面図（その１）、図５は製造工程中の半導体基板の要部断面図（その２）、図６は製造工程中の半導体基板の要部断面図（その３）、
図７〜図９は本発明の実施例３にかかる半導体装置（ＩＧＢＴ）の製造方法を示す図であり、図７は製造工程中半導体基板の要部断面図（その１）、図８は製造工程中の半導体基板の要部断面図（その２）、図９は製造工程中の半導体基板の要部断面図（その３）、
図１０〜図１２は本発明の実施例４にかかる半導体装置（ＩＧＢＴ）の製造方法を示す図であり、図１０は製造工程中の半導体基板の要部断面図（その１）、図１１は製造工程中の半導体基板の要部断面図（その２）、図１２は製造工程中の半導体基板の要部断面図（その３）である。ただし、前記図１〜図１２はいずれも、ＩＧＢＴとして必要なｐアノード層を示していない。図１５は、本発明の実施例５にかかる半導体装置（ＩＧＢＴ）の半導体基板の要部断面図である。図１５−１〜図１５−８は本発明の実施例５にかかる半導体装置（ＩＧＢＴ）の製造方法を示す製造工程順に示す半導体基板の要部断面図であり、図１６は本発明の実施例６にかかる半導体装置の要部断面図、図１７は本発明の実施例７にかかる半導体装置の要部断面図、図１８は本発明の実施例８にかかる半導体装置の要部断面図、図１９−１乃至図１９−８はそれぞれ本発明の実施例６にかかる半導体装置の製造方法を示す製造工程図である。

図１〜図３は本発明にかかる表面カソード側高注入構造を有するＩＧＢＴの第一の製造方法について、主要な製造工程における半導体基板の要部断面図である。図１（ａ）に示すように、ｎ型ＦＺ−シリコン基板１のミラー研磨面に選択的に酸化膜２を形成する。前記基板の比抵抗は、３０〜２００Ωｃｍ程度の範囲が好ましく、ＩＧＢＴの耐圧によって選択する。例えば比抵抗８０Ωｃｍの基板を用いて作製すれば耐圧１２００ＶのＩＧＢＴとすることができる。前記選択的酸化膜２の形成方法は、まずシリコン基板１表面全面に熱拡散あるいはＣＶＤ成長により酸化膜を形成し、その膜上に所要のパターニングを施して、酸化膜を選択的にドライエッチングすればよい。酸化膜２（以降、他の酸化膜との区別が必要な場合はマスク酸化膜と言うこととする）の膜厚は、その後のトレンチエッチングに耐えられ、更にその後のＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（以降、ＣＭＰと略す）に耐えるに十分な膜厚であればよく、その厚さは０．１〜０．８μｍ程度の範囲が望ましいが、本実施例ではマスク酸化膜２の膜厚を０．３μｍとした。

次に図１（ｂ）に示すように、前記選択的酸化膜２をマスクとしてトレンチ３を形成する。トレンチ３の深さは０．３〜１μｍの範囲が望ましいが、本実施例１ではトレンチ３の深さを０．７μｍとした。トレンチ３とトレンチ３の間の残し幅は１〜５μｍ、セルピッチは５〜２０μｍの範囲がそれぞれ望ましい。本実施例１では、トレンチ３間の残し幅をそれぞれ３μｍ、セルピッチを１０μｍとしたので、トレンチ３幅は７μｍとなる。形成されたトレンチ３の側壁角度（基板表面と側壁とのなす角度）は９０°である。トレンチ３の形成方法は、ＩＣＰ方式のプラズマＲＩＥを用いた異方性ドライエッチングとし、本実施例１ではエッチング条件をＳＦ_６流量＝４０ｓｃｃｍ、ＨＢｒ流量＝４０ｓｃｃｍ、Ｏ_２流量＝６０ｓｃｃｍ、圧力＝３．３Ｐａ、プラズマソースパワー＝４００Ｗ、バイアスパワー＝１００Ｗ、エッチング時間＝２０秒としたが、希望の断面形状が得られるならば、本条件に限らなくてもよい。

続いて、図１（ｃ）と図１（ｄ）に示すように熱酸化することにより、トレンチ３内面に熱酸化膜（以降他の酸化膜と区別する必要のある場合は、基板酸化膜と言うこととする）４を形成した後、ポリシリコン層５をトレンチ３内が埋まる厚さ以上に堆積する。トレンチ３内面に形成する基板酸化膜４の厚さは０．０８〜０．２μｍ程度の範囲が望ましく、本実施例１では厚さ０．１μｍの基板酸化膜４を形成した。ポリシリコン層５の堆積厚さは、マスク酸化膜２上端より上までの厚さに堆積されることが好ましく、本実施例１ではポリシリコン層５の厚さを１．２μｍとした。
その後、前記ポリシリコン層５の凹凸のある表面をＣＭＰで研磨し、マスク酸化膜２をストッパー（研摩終点検知膜）として図２（ｅ）のようにフラットな面とする。ＣＭＰとしては（株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３を用い、代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ、テーブル回転数５０〜１００ｒｐｍとした。この条件での一般的なポリシリコン層５の研磨レートは１〜２μｍ／分、酸化膜の研磨レートは１０〜２０ｎｍ／分であり、両者の研摩選択比は約１００倍であるので、前記マスク酸化膜２を研摩終点検知膜として用いることができる。この研磨レートと研磨膜厚が分かれば、研磨時間を導出することができる。本実施例１では一例として前述の条件を用いたが、図２（ｅ）のようなフラット面が得られるならば、本条件に限られるものではない。

次に、図２（ｆ）のように、前記工程を終えた半導体基板表面にゲート酸化膜６を熱酸化法により形成する。ゲート酸化膜６は厚さ０．０５〜０．１５μｍの範囲が望ましく、本実施例１では０．１μｍの厚さとした。その後、図２（ｇ）のように、パターニングによってポリシリコン層５の表面部分をゲート酸化膜６が覆うように残しトレンチ間の酸化膜２、６を除去してシリコン基板１を露出させる。図２（ｈ）に示すように、その上に１×１０^１６ｃｍ^−３濃度のリンを含むｎ^＋ｄｏｐｅｄポリシリコン層７を形成する。このポリシリコン層７に、図３（ｉ）に示すように、ｎ^＋＋型ソース領域９／ｐ^＋型ベース領域（またはｐ型チャネル領域）８／ｎ^＋型バッファ領域１０を形成する。その形成方法は、前記ｎ^＋＋型ソース領域９とｐ^＋チャネル領域８となるようにパターニングしたフォトレジストをマスクとして、ドーズ量５×１０^１４ｃｍ^−２のボロンおよびドーズ量１×１０^１５ｃｍ^−２の砒素をそれぞれイオン注入し、フォトレジスト灰化後にドライブ拡散を行い、ｐ^＋チャネル領域８、ｎ^＋＋型ソース領域９、ｎ^＋バッファ領域１０（ｎ^＋ｄｏｐｅｄポリシリコン層のまま）を形成する。次に、図３（ｊ）に示すように層間絶縁膜１１としてＢＰＳＧ（Ｂｏｒｏｎ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を厚さ１μｍ堆積し、パターニングとエッチングにより、エミッタ電極用コンタクトホール１１−１を形成した後、Ａｌエミッタ電極（カソード電極）１２を形成すると、本発明の実施例１にかかるＩＧＢＴのＭＯＳゲート側の表面構造が形成される（図３（ｋ））。半導体基板１の他方の主面（裏面）側は必要に応じ適宜研摩されてよいし、他方の主面（裏面）側に形成されるｐ^＋コレクタ領域（ｐ^＋アノード層）（図示せず）は周知の技術により不純物濃度および厚さが適宜選択されてよい。さらにｐ^＋コレクタ領域にはアノード電極（図示せず）がオーム接触となるように形成されて縦型ＩＧＢＴが作成される。以上説明したＩＧＢＴはゲート電極が埋設されたトレンチを有するが、この場合、チャネル領域はトレンチの側壁にではなく、半導体基板の主表面に平行な方向であるトレンチの上面に形成されるので、前述したような解決すべき課題に関連して説明したトレンチゲート構造ではない。

次に、前述の実施例１で作成したＩＧＢＴについて、その作用および効果について説明する。
（定常オン状態について）
図３（ｋ）に示す構成において、ゲート電極（ゲートポリシリコン層５）にカソード（エミッタ）電極１２に対して正の電位を印加すると、ｐ型ベース領域８の、ゲート酸化膜６との界面付近の領域がｎ型に反転し、チャネルができる。この状態でコレクタ（図示せず）−エミッタ（アノードーカソード間）間に順バイアスを加えると、電子は、前記チャネルおよび電子蓄積層（ｎ^＋バッファ領域１０のゲート酸化膜６に沿った領域）を経由して、ドリフト層（ｎ⁻単結晶シリコン基板１）に流れ込み、図示しない裏面のｐ^＋アノード層に達する。それによって、ｐ^＋アノード層とドリフト層とのｐｎ接合は順バイアスされるので、ｐ^＋アノード層からドリフト層にホールが注入される。

注入されたホールは、ドリフト層１の表面に来ると、ｎ^＋バッファ領域１０に入る。ｎ^＋バッファ領域１０に入ったホールの一部は、ｎ^＋バッファ領域１０内で電子と再結合して消滅する。残りのホールは、ｎ^＋バッファ領域１０を通過してｐ型ベース領域８にコレクトされる。ホール電流は、ｎ^＋バッファ領域とｐ型ベース領域８を形成する層である狭くて長いポリシリコン層７を流れるため、電圧降下が発生する。従って、電子蓄積層であるｎ^＋バッファ領域１０のゲート酸化膜６に沿った領域とｎ⁻ドリフト層１とからなるｎ^＋／ｎ⁻接合が順バイアスされる。これにより、電子が注入されて、カソード側の電子濃度が上昇し、それに応じて、電荷中性条件を満たすために同濃度のホールが蓄積される。
また、ホールがｎ^＋バッファ領域１０に注入されると、このｎ^＋／ｎ⁻接合はさらに順バイアスされることになり、電子が注入される。なお、ポリシリコン層７とｎ^-単結晶シリコン基板１とは、ドリフト層の断面凸部の表面を除くほとんどの部分において基板酸化膜４により分離されている。従って、ｐｎｐ−ＢＪＴ領域は、デバイス全体の僅かな部分であり、大部分は、ｐｉｎダイオード領域である。また、基板表面の面積を十分に使ってチャネルを形成することができ、チャネル周辺長も自在に大きくすることができる。ただし、周辺長が大きすぎると、伝達特性が高くなりすぎて、短絡時の制限電流が増大し、短絡耐量が低下してしまうので、この点を考慮して周辺長を決定する必要がある。
（順方向ブロッキング状態について）
次に、ゲート電位をエミッタ電位に比べて同等か負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時の動作について説明する。ｐ型ベース領域８とｎ^＋バッファ領域１０からなるｐｎ接合から空乏層が広がると同時に、ゲート酸化膜６からも空乏層が広がる。これは、ゲート電極がエミッタ電位以下であるのに対して、ｎ^＋バッファ領域１０が正にバイアスされるからである。ｎ^＋バッファ領域１０は、ポリシリコン層７の厚さ分のみであるので、僅かな順バイアスで完全に空乏化する。ｎ^＋バッファ領域１０の総不純物量を一定量以下に設定しておけば、ｎ^＋バッファ領域１０中の最大電界強度を抑えることができる。

順バイアスをさらに増やしていくと、空乏層は、ｎ^―ドリフト層中に伸びる。印加した
順バイアスの大部分は、ｎ^―ドリフト層によって担われるので、ｎ^＋バッファ領域１０中の電界強度の局所的なピークを抑えることができ、局所的な電界集中によるアバランシェ降伏が起こりにくい。従って、十分な順耐圧を確保することができる。この結果として、順耐圧を高くしてもオン電圧が悪化することはない。これは、従来のプレーナゲート構造またはトレンチゲート構造のＩＧＢＴと比べて、大変に優れている点である。従来のプレーナゲート構造またはトレンチゲート構造のＩＧＢＴでは、局所的な電界集中を避けることは困難である。
（トレードオフ特性について）
ポリシリコンは、単結晶シリコンに比べてキャリア移動度およびキャリア寿命の点で劣る。しかし、１０００℃以上の高温でアニールすることによって、ポリシリコン内のキャリア移動度およびキャリア寿命は、相当程度、回復する。レーザーアニールによって結晶粒径を制御しつつ移動度を回復する技術も開発されている。このような技術を用いれば、ゲート電圧しきい値や伝達特性などの特性バラツキを低減することが可能であると考えられる。

前記ｎ^＋ポリシリコン層７を高不純物濃度にしたあるｎ^＋＋型ソース領域９内では、ドーピング濃度が非常に高いため、キャリア移動度が低くても抵抗が低いので、電圧降下はほとんどない。また、本実施例１では、前記ｎ^＋ポリシリコン層７をｐ型変換したｐ型チャネル領域（ｐ型ベース領域８）の周辺長をパターン設計により比較的自在に設定することができるため、移動度劣化分を補うように周辺長を長くすることによって、電圧降下を従来のＩＧＢＴと同じ程度にすることができる。また前記ｎ^＋ポリシリコン層７で構成されているｎ^＋バッファ領域１０内では低キャリア移動度であるため、電圧降下がやや増加するが、全オン電圧への寄与は小さい。逆に、ｎ^＋バッファ領域１０内での電圧降下により、ｎ^―ドリフト層１の電位がエミッタ電位に対して上昇するメリットが得られる。
一方、ｎ^＋バッファ領域１０内でゲート酸化膜６に沿った領域とｎ^―ドリフト層１の断面凸部のところで基板酸化膜４に沿った領域からなるｎ^＋電子蓄積層では、電子濃度が非常に高く（〜１×１０^１９ｃｍ^−３）、電気抵抗が低いので、電圧降下が少ない。このため、ｎ^＋電子蓄積層とｎ^―ドリフト層１とからなるｎ^＋／ｎ⁻接合がより順バイアスされるので、電子が注入され易くなる。つまり、ｎ^＋バッファ領域１０において電圧降下が生じることにより、ｎ^―ドリフト層中のキャリア分布が表面偏重型になることが本発明の大きい特徴である。これによって、オン電圧−ターンオフ損失のトレードオフが最適化される本発明の効果が発揮されるのである。これは、特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ^―ドリフト層中の電圧降下を、ある一定のターンオフ損失に対して最小化することを意味する。
（ラッチアップ耐量について）
ｎ^＋バッファ領域１０中のキャリア寿命が短くおよびキャリア移動度が低いと、少数キャリアであるホールの拡散長が短くなり、ｎ^＋バッファ領域１０中でのキャリアの再結合が増える。その結果、ｐ型ベース領域８を通り抜けてエミッタ電極１２にコレクトされるホール電流が減少する。このため、ラッチアップに寄与するホール電流が減少し、ラッチアップ耐量が向上する。

ここで、ポリシリコン層７におけるポリシリコンの物性を敢えて回復させない方法を採ることもできる。この場合には、ｎ^＋バッファ領域１０中のホール拡散長がｎ^＋バッファ領域１０の長さよりも遥かに短くなる。従って、ホールのほとんどがｎ^＋バッファ領域１０内で再結合により消滅するので、ｐ型ベース領域８に到達するホール電流はゼロになり、ラッチアップ・フリーのＩＧＢＴが実現される。これは、従来のＩＧＢＴとは動作が本質的に異なっている。この場合、ｐ型ベース領域８は、ＢＪＴのコレクタとしては動作しないので、ＭＯＳＦＥＴとＢＪＴとを組み合わせた従来のＩＧＢＴの等価回路モデルは成り立たない。このようなＩＧＢＴを等価回路で表すと、ＭＯＳＦＥＴとｐｉｎダイオードとを組み合わせた回路になる。
（微細プロセスについて）
以上説明したＩＧＢＴの構造には、表面パターンの極端な微細化が不要であるという設計上の長所がある。カソード（エミッタ）コンタクト領域は、図３（ｋ）に示すように、基板酸化膜４によりドリフト層１と電気的に分離されており、基板酸化膜４のない部分、すなわち基板酸化膜４の開口部においてのみドリフト層１に接続している。そのため、カソード（エミッタ）コンタクト領域の設計寸法は、ドリフト層１の特性には直接は寄与しない。これは、従来のプレーナゲート構造またはトレンチゲート構造のＩＧＢＴとは対照的である。従来のＩＧＢＴでは、カソード（エミッタ）コンタクト領域のすべてが直接的にドリフト層に接続しており、その設計寸法が直接的に特性に結びついている。従って、本実施例１では、前述のように、ｎ^＋＋型ソース領域９を特に微細化しなくても、トレードオフ特性は不変であるという特徴を有するのである。

図４〜図６は、本発明にかかる表面カソード側高注入構造を有するＩＧＢＴの第二の製造方法について、主要な製造工程における半導体基板の要部断面図を示したものである。図４（ａ）に示すように、実施例１に記載の第一の製造方法と異なる点は、図４（ｂ）で形成するトレンチの側壁角度（基板表面とトレンチ側壁のなす角度ａ）が９０°より小さいことである。この実施例２ではトレンチ側壁角度は、８５〜９０°が望ましい。このような形状を作製することによって、トレンチ底部角での電界集中が緩和されるだけでなく、電流経路の幅が広く取れるため、電流集中が、より生じ難くなり、導通損失をいっそう低減することができる。このような角度のトレンチを形成するためのエッチング条件は、ＳＦ_６流量＝４０ｓｃｃｍ，ＨＢｒ流量＝４０ｓｃｃｍ，Ｏ_２流量＝６０ｓｃｃｍ，圧力＝３．３Ｐａ，プラズマソースパワー＝４００Ｗ，バイアスパワー＝４０Ｗ，エッチング時間＝２０ｓｅｃとした。バイアスパワー以外の条件は、実施例１の第一の製造方法と同じである。トレンチ側壁の角度はバイアスパワーを変えることで自在に制御できる。本実施例２では、バイアスパワーを４０Ｗとして８７°のトレンチ側壁角度を得たが、希望するトレンチ断面形状が得られるならば、本条件に限らなくてよい。トレンチ側壁角度は、８５〜９０°が望ましい。

以上の実施例１、２におけるポリシリコン層７は多結晶シリコンであるとして説明したが、エピタキシャル成長による単結晶シリコンであってもよい。

図７〜図９は本発明による横方向エピタキシャル成長を適用したトップゲート型表面高注入構造を有するＩＧＢＴの第三の製造方法について、主要な製造工程における半導体基板の要部断面図である。前記トップゲート型とはゲート酸化膜の上側にゲート電極が配置され、ゲート酸化膜の下側にチャネル領域が形成されるＭＯＳゲート構造を言う。
図７（ａ）に示すように、ミラー研磨面を有するｎ型ＦＺ−シリコン基板２１を基板として用いる。基板の比抵抗は、３０〜２００Ωｃｍが好ましく、ＩＧＢＴの耐圧によって選択する。例えば８０Ωｃｍの基板２１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。この基板２１のミラー研磨面に熱酸化またはＣＶＤ成長による膜厚範囲０．３μｍ〜１μｍの酸化膜２２を形成する。次に図７（ｂ）に示すように、その膜上にパターニングを施したフォトレジストを設け、酸化膜２２をストライプ状に選択的にドライエッチングして大きな開口部２３を形成する。このときのセルピッチは５〜２０μｍ、ストライプ状の酸化膜２２の幅は０．５μｍ〜２μｍが望ましいが、ここでは、酸化膜２２の幅を１μｍ、セルピッチ幅を１０μｍとした。続いて、図７（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜２４を基板２１の全面に形成した後、フォトリソグラフィーによって基板酸化膜２４の中央に開口部２５を形成する。なお、皿状の酸化膜２２、２４底部の基板酸化膜２４の厚さは０．０５μｍ〜０．２μｍ、端部に突出した酸化膜２２の膜厚は０．３μｍ〜１μｍの範囲が好ましいが、本実施例では、基板酸化膜２４の膜厚を０．１μｍ、酸化膜２２の膜厚を０．５μｍとした。

その後、図７（ｄ）に示すように、開口部２５により露出したシリコン基板２１表面をシード層としてシリコンエピタキシャル層２６を成長させる。その代表的なプロセスガスとして、主ガスをジシクロロシランあるいはトリクロロシランとし、水素ガスをキャリアガスとし、ドーピングガスとしてアルシンまたはホスフィンを添加したものを用いる。また、反応圧力は１００〜７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３Ｐａ）、半導体基板（ウエハ）温度１０００℃程度が好ましい。ここでは、ドーピングガスとしてホスフィンを用い、膜中リン濃度が１×１０^１６ｃｍ^−３になるように条件を制御した。成長するｎ型エピタキシャル層２６の面が基板酸化膜２４の上面の位置よりも高くなると成長は横方向にも進む。その後、酸化膜２２を乗り越えて基板２１の全面を被覆した時点でプロセスガスの供給を停止して成長をストップさせる。

次に、前記ウエハ２１をＣＭＰ装置に搬入し、酸化膜２２をストッパー膜として図８（ｅ）に示すようにｎ型エピタキシャル層（単結晶シリコン層）２６表面が平坦な断面形状になるまで研摩を行う。このとき重要なことは、選択比（（Ｓｉ研摩レート／酸化膜研摩レート）を５０倍以上、好ましくは１００倍以上と高くして基準酸化膜（ストッパー膜）２２で確実に研摩を停止させることである。そのためには、たとえば、（株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３などを用いることが有効である。代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ，テーブル回転数５０〜１００ｒｐｍとした。このときの前記選択比は約１００倍である。なお、研摩時間は一定としてもよいが、研摩不足（酸化膜凸部上のエピタキシャル層残さ）や研摩過剰（ディッシング）の発生を抑えるには何らかの終点検出を行うことが有効である。そのための方法としては、モータートルクの検出、反射光測定等が考えられる。ここでは、モータートルク検出を用いることで、研摩不良を抑え、ｎ型エピタキシャル層２６の厚みがほぼ一定になるようにした。

続いて、図８（ｆ）に示すように、熱酸化あるいはＣＶＤによりゲート酸化膜２７を全面に形成する。ここでは、熱酸化膜を厚さ０．１μｍで形成した。次に図８（ｇ）のようにゲート電極となるポリシリコン層２８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、図８（ｈ）のように、フォトリソグラフィーによりポリシリコン層２８を部分的に除去する。続いて、残ったポリシリコン層２８をマスクにしてドーズ量５×１０^１４ｃｍ^−２のボロンイオンおよびドーズ量１×１０^１５ｃｍ^−２の砒素イオンをイオン注入し、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行い、ｐ型チャネル領域（ｐ型ベース領域）２９とｎ^＋＋型ソース領域３０を形成する。
その後、図９（ｉ）のように厚さ約１μｍのＢＰＳＧ膜３１を全面に形成して層間絶縁膜とする。続いて、コンタクト用の開口部３２を形成する。次に、図９（ｊ）のように膜厚５μｍのアルミニウム電極（エミッタ電極）３３を形成することにより、本発明の実施例３にかかるＩＧＢＴが完成する。

この実施例３にかかるＩＧＢＴには、実施例１、２と同様に、トレンチゲート構造を採らなくても、トレードオフ特性の改善、ラッチアップ耐量の向上、極端な微細化プロセスの不要という利点が得られる他、以下に説明する利点も得られる。
１、チャネル領域２９をｎ型エピタキシャル層２６で形成したことにより、移動度が大きくなり、抵抗ロスが減少する。
２、チャネル領域２９をエピタキシャル層（単結晶シリコン層）で形成したことにより、順方向ブロッキング時のもれ電流が小さくなる。
３、酸化膜２２をストッパーとしたＣＭＰによりエピタキシャル層２６の薄膜化および均一化が可能になる。これは、ＩＧＢＴの耐圧向上、特性バラツキ低減につながる。

図１０は本発明にかかる横方向エピタキシャル成長を適用したボトムゲート型表面高注入構造のＩＧＢＴ製造方法を示したものである。ボトムゲート型とはゲート酸化膜の下側にポリシリコンゲート電極が配置され、ゲート酸化膜の上側にチャネル領域（ベース領域）が形成される構造を言う。実施例３との違いは、ボトムゲート型であることとストッパー膜として窒化膜を用いたことである。セルピッチは実施例３と同様に、５〜２０μｍが望ましいが、ここでは１０μｍとした。
この実施例４では、図１０（ａ）に示したように、実施例３と同様のｎ型ＦＺ−シリコン基板２１表面に膜厚０．１μｍの基板酸化膜３４を熱酸化あるいはＣＶＤにより形成し、図１０（ｂ）のように、ポリシリコン層３６の堆積およびパターン形成を行って開口部３５を形成する。図１０（ｃ）のように、膜厚０．１μｍの酸化膜３７を熱酸化またはＣＶＤにより形成してゲート酸化膜３７とし、ポリシリコン層３６のない部分の酸化膜３７を除去してシリコン基板２１を部分的に露出させる。次に膜厚０．５μｍの窒化膜を全面に形成した後、図１０（ｄ）のように、窒化膜端部３８を０．５μｍ〜２μｍ程度残してストライプ状にエッチングを行う。図１１（ｅ）のように、露出したシリコン基板２１表面をシード層としてシリコンエピタキシャル層３９を基板２１の全面が被覆されるまで成長を行う。図１１（ｆ）のように、窒化膜端部３８をストッパーとしてシリコンエピタキシャル層３９の平坦化を行う。窒化膜も酸化膜と同程度の選択性を持つため、有効なストッパー膜となる。たとえば、前記、(株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３を用いて、実施例３と同様の条件で研摩した場合、窒化膜でも約１００倍の選択比が得られる。

次に、パターニングされたフォトレジストをマスクとして、ドーズ量５×１０^１４ｃｍ^−２のボロンイオンおよびドーズ量１×１０^１５ｃｍ^−２の砒素イオンをそれぞれイオン注入する。フォトレジストの灰化後。窒素雰囲気で、１１５０℃で２時間のドライブ拡散を行い、ｐ型チャネル領域（ｐ型ベース領域）４０およびｎ^＋＋型ソース領域４１を形成する。次に層間絶縁膜４２としてＢＰＳＧ膜を１μｍの厚さに全面堆積形成し、パターニングによりコンタクトホール４３を形成する。図１２（ｉ）のように膜厚５μｍのアルミニウム電極（エミッタ電極）４４を形成することで、本発明の実施例４にかかるＩＧＢＴのＭＯＳゲート構造が形成される。この方法による利点は実施例３と同様である。
さらに、実施例１、２、３、４に記載の製造方法をミックスした製造方法とすることもできる。たとえば、実施例１のようなトレンチを形成し、トレンチの底面に形成した絶縁膜を介してｎ型ポリシリコンまたはｎ型シリコンエピタキシャル層を形成して、その表面を基板２１の凸部の表面と同一面とした後、トレンチの凸部と高さをそろえた後、ｎ^＋＋型ソース領域、ｐ型ベース領域（チャネル領域）、ｎ^＋バッファ領域を形成し、表面にゲート絶縁膜を形成後、ポリシリコンゲート電極、層間絶縁膜、ソース電極用コンタクトホールの形成、ソース電極の形成により、トップゲート型ＭＯＳゲート構造を形成するようにすることもできる。また、前述のトレンチ中に絶縁膜を介してポリシリコンゲート電極とその表面にゲート絶縁膜を形成し、このゲート絶縁膜上で、これと接触するｎ型ポシシリコンまたはｎ型シリコンエピタキシャル層を形成する。ｎ型ポシシリコンまたはｎ型シリコンエピタキシャル層の表面と基板２１の凸部と同一表面とした後、ｎ^＋＋型ソース領域、ｐ型ベース領域（チャネル領域）、ｎ^＋バッファ領域を形成し、層間絶縁膜とソース電極を形成する。この方法によってもボトムゲート型のＭＯＳゲート構造を形成することができる。

図１５は本発明の半導体装置にかかる実施例５の要部断面図であり、実施例４で説明したボトムゲート型表面カソード側高注入構造を有するＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）−ＩＧＢＴをさらに改良したものに相当する。実施例４に記載のＩＧＢＴの製造方法における特徴点は、図１１に示すシリコンエピタキシャル層３９を、ドープポリシリコンからなるゲート電極３６上に形成したゲート酸化膜３７を介して堆積した後、均一な厚みの薄膜に研摩する際に、厚さを検出する基準となるストッパーとして、あらかじめ前記ゲート酸化膜３７上にシリコン窒化膜３８を設けることにより、ウエハ間または研摩バッチ間の厚さのバラツキを防ぎ、オン電圧などの電気特性におけるバラツキを防ぐようにしたものであるが、シリコン窒化膜３８をエッチングによりパターニングしてストッパーとする際に、下地のゲート酸化膜３７にダメージや汚染を及ぼし易いという問題が発生する場合がある。実施例５はこのような問題点を解消するものである。

この実施例５にかかるＩＧＢＴが実施例４で説明した図１２に示すＩＧＢＴと異なる点は、図１２に示すＩＧＢＴの製造途中のステップを示す図１０（ａ）に記載される半導体基板２１を覆うシリコン酸化膜３４が、実施例５（図１５）にかかる発明では一様な厚さの膜ではなく、前記酸化膜３４相当の厚さの薄い酸化膜７３と、それより厚いテラス酸化膜７２とにより、半導体基板７１を覆うように形成するので、その上に積層されるポリシリコン層（多結晶半導体ゲート電極領域）７４と、さらにその上に積層されるゲート酸化膜７５がテラス酸化膜７２に対応して凸部を有する形状になり、この凸部のゲート酸化膜７５表面をストッパーとして、堆積させたシリコンエピタキシャル層７６を研摩することにより、ゲート酸化膜７５にダメージや汚染を及ぼすことなく、ウエハ間または研磨バッチ間の厚さのバラツキも少なくすることができるのである。

次に、実施例５にかかる定格６００ＶのＮＰＴ−ＩＧＢＴの製造方法について、以下、図１５−１から図１５−８に至る図を用いて説明する。抵抗率３０ΩｃｍのＦＺ−ｎＳｉ基板７１を用意する（図１５−１）。熱酸化により膜厚０．３μｍのテラス酸化膜７２を形成し、フォトリソグラフィ工程により、所定のパターン形成を行う（図１５−２）。次に０．１μｍ厚さの熱酸化膜（基板酸化膜）７３を形成し、その上に１×１０^２０ｃｍ^−３程度の高不純物濃度にリンがドープされた高導電性のポリシリコン層（多結晶半導体ゲート電極層）７４を厚さ０．５μｍに成長させ、図１５−３に示すように中央に開口部を設けるパターニングをする。その上にゲート酸化膜７５となるＨＴＯ（高温酸化膜）法による酸化膜７５を０．１μｍの厚さに成長させる（図１５−３）。熱酸化膜７３とＨＴＯ法によるゲート酸化膜７５を図１５−４に示すように中央部を除去するパターニングを行う。

次に、ｎ型の不純物濃度１×１０^１６ｃｍ^−３でドープされたシリコンエピタキシャル層（一導電型堆積半導体層）７６を１．５μｍの厚さに成長させる（図１５−５）。前記テラス酸化膜７２上のゲート酸化膜７５をストッパーとして、シリコンエピタキシャル層７６を研摩する（図１５−６）。この際の研摩条件は、シリコンに対するゲート酸化膜７５の選択比（研摩速度の差）を高くしておけば、ゲート酸化膜７５をストッパーとしての機能を充分持つことになる。すなわち、シリコンエピタキシャル層７６の厚さの検知基準として有効に使うことができる。この結果、シリコンエピタキシャル層７６に関して、ウエハ間または研摩バッチ間での厚さのバラツキを抑えることができる。
次に、シリコンエピタキシャル層７６の表面を熱酸化により、３５ｎｍの厚さの熱酸化膜を形成してから、選択的に、ドーズ量２×１０^１４ｃｍ^−２のボロンおよびドーズ量１×１０^１５ｃｍ^−２の砒素のイオン注入を行った後、窒素雰囲気で、１１５０℃×２時間のドライブ拡散を行い、他導電型チャネル領域７７と、一導電型ソース領域７８をそれぞれ形成する。その上に、ＢＰＳＧ膜７９を１μｍ成長させた後、該ＢＰＳＧ膜７９にチャネル領域７７とソース領域７８とを接続させるためのコンタクトホール８０を開ける（図１５−７）。さらに、その上にアルミニウム膜８１をスパッタ法により形成した後、パターニングすることにより、エミッタ電極８１を形成する。次に、半導体基板７１の裏面側を研磨してウエハ厚さを１００μｍとする。裏面にドーズ量２×１０^１４ｃｍ^−２のボロンイオンを注入し、３８０℃で1時間のアニール処理を行い、アノード層８２を形成する。最後に、アノード層８２の表面にアノード電極８３を蒸着で形成すると、実施例５にかかるＩＧＢＴのウエハの製造工程が完了する（図１５−８）。

図１６に実施例６にかかるボトムゲート型ＩＧＢＴの要部断面図を示す。ボトムゲート型とはゲート絶縁膜の下側にポリシリコンゲート電極があるＭＯＳゲート構造を言う。以下、表面高注入構造を定格６００Ｖ耐圧のＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）−ＩＧＢＴに適用した実施例を図１６を用いて具体的に説明する。実施例５にかかる図１５に示すＩＧＢＴに対して、ポリシリコンゲート電極１０４を取り巻くシリコン酸化膜（基板酸化膜）１０３、ゲート酸化膜１０５の半導体基板１０１面に垂直な方向の側壁にのみシリコン窒化膜を異方性エッチングにより形成させている点が異なる。実施例５のＩＧＢＴ（図１５）では、カソード層となるシリコンエピタキシャル層７６は半導体基板７１上に被覆されたシリコン酸化膜（基板酸化膜）７３の開口部に露出するシリコン半導体基板７１面から単結晶が成長し、ゲート酸化膜７５の面上にも成長するように面方向に拡がるが、基板酸化膜７３、ゲート酸化膜７５と接する界面のシリコンエピタキシャル層７６には結晶欠陥、ファセットなどが発生し易いという問題がある。シリコンエピタキシャル層７６の前記酸化膜７３、７５との界面側に結晶欠陥等が発生すると、界面に近いシリコンエピタキシャル層７６の抵抗が高くなり、オン電圧に影響するので、好ましくない。

実施例６にかかる本発明の半導体装置の製造方法について、図１９−１乃至図１９−８を用いて説明する。３０ΩｃｍのＦＺ−ｎ型シリコン半導体基板１０１を用意する（図１９−１）。熱酸化により膜厚０．３μｍの厚いテラス酸化膜１０２を形成し、ＩＧＢＴのユニットセル毎のテラス酸化膜１０２を形成するために、フォトリソグラフィ技術によりパターニング、酸化膜エッチングしてテラス酸化膜１０２を残して酸化膜１０２を除去する（図１９−２）。次に厚さ０．１μｍの熱酸化膜（基板酸化膜とする）１０３を形成し、その上にゲート電極となる不純物濃度１×１０^２０ｃｍ^−３程度の高不純物濃度にリンがドープされたポリシリコン（多結晶シリコンゲート電極）層１０４を厚さ０．５μｍに成長させ、前記ユニットセル内の前記ポリシリコン層１０４の中央部を窓明けする（図１９−３）。次にゲート酸化膜１０５となる高温酸化膜（ＨＴＯ）を０．１μｍの厚さに成長させ、セル内中央部の窓明け部のパターンに合わせて、熱酸化膜（基板酸化膜）１０３と高温酸化膜（ゲート酸化膜）１０５とを選択的にエッチング除去し、セル内中央部にシリコン半導体基板１０１を露出させる（図１９−４）。次に前記高温酸化膜１０５の上に減圧ＣＶＤ法により、シリコン窒化膜１１４を０．１５μｍの厚さに形成する（図１９−５）。異方性エッチングにより、シリコン窒化膜を選択的にエッチングし、半導体基板１０１の中央露出部において、露出部表面と酸化膜との接触部の近傍のシリコン窒化膜１１４を残す。次に、リンを不純物濃度１×１０^１６ｃｍ^−３でドーピングしたシリコンエピタキシャル層１０６を選択的なエピタキシャル成長により８μｍの厚さに堆積させる。この層は後でカソード層１０６となる（図１９−６）。

前記シリコンエピタキシャル層１０６の成長は前記半導体基板１０１の中央露出部から始まるので、前記中央露出部に接触する酸化膜１０３、１０５の近傍がシリコン窒化膜１１４により被覆されていると、特に結晶成長のスタートにおける結晶欠陥を抑制することができるので、その後のシリコンエピタキシャル成長における結晶欠陥の発生を抑制できるメリットが得られる。
次に、前記ｎ型のシリコンエピタキシャル層１０６をＣＭＰ装置などにより、化学的、機械的に前記テラス絶縁膜１０２の上部に被着された高温酸化膜１０５が現れるまで研磨する（図１９−７）。この際に、前記ｎ型のシリコンエピタキシャル層１０６の研磨条件をゲート酸化膜（ＨＴＯ膜）１０５に対する選択比（選択エッチング比）を充分に高いものにしておけば、前述のようにゲート酸化膜１０５が現れた後のエッチングスピードは急激に低下するので、このエッチングスピードの変化を検知すれば、ゲート酸化膜１０５をエッチング終了点の検知手段として用いることができるので、ゲート酸化膜１０５の厚さを設定することにより、研磨後の前記ｎ型のシリコンエピタキシャル層１０６の厚さのばらつきを小さくできる。

次に、前記ｎ型のシリコンエピタキシャル層１０６の表面に、熱酸化により厚さ３５ｎｍ程度の酸化膜を形成した後、チャネル領域、ソース領域に相当する領域に、ドーズ量５×１０^１４ｃｍ^−２のボロン、ドーズ量１×１０^１５ｃｍ^−２の砒素のイオン注入をそれぞれ行い、窒素雰囲気で、１１５０℃で２時間のドライブ拡散を行い、それぞれチャネル領域１０７とソース領域１０８を形成する。
さらに、アルミニウムを５μｍ厚さにスパッタした後、パターニングによりエミッタ電極１１１、ゲート引出し電極（図示せず）を形成することにより、半導体基板１０１の表面側のＭＯＳゲート構造を形成する。以降の工程は従来のＩＧＢＴと同様に、半導体基板１０１の裏面を研磨して、６００Ｖ耐圧の場合、ウエハ厚を約１００μｍにする。この裏面にドーズ量１×１０^１４ｃｍ^−２のボロンをイオン注入し、３８０℃で一時間のアニール処理を行い、アノード層１１２を形成する。このアノード層の表面にアノード金属電極１１３を蒸着により形成すれば、実施例６にかかるＩＧＢＴを作ることができる。

以上、実施例６において説明した、図１５（実施例５）に示すＩＧＢＴにシリコン窒化膜１１４を形成する方法は、図３（ｋ）と図６（ｋ）と図９（ｊ）に示すＩＧＢＴに対しても同様に適用することができる。

図１７に実施例７にかかるボトムゲート型ＩＧＢＴの要部断面図を示す。この実施例では、実施例６とは、シリコン窒化膜１１４が、ゲート酸化膜１０５とシリコン半導体基板１０１との接触部近傍を除く大部分であることが異なる。この場合は前記ｎ型シリコンエピタキシャル層１０６の成長スタート時には結晶欠陥が多い惧れがあるものの、その後の成長では、シリコン窒化膜１１４により抑制されているので、全体としては結晶欠陥の量が抑えられるメリットがある。このシリコン窒化膜１１４の形成方法は、基板酸化膜１０３とゲート酸化膜１０５の中央部を除去する前にシリコン窒化膜１１４を形成し、シリコン窒化膜１１４の中央部の除去は基板酸化膜１０３とゲート酸化膜１０５の中央部の除去時に除去することができるので、プロセス上の効率がよい。
以上、実施例７において説明した、図１５（実施例５）に示すＩＧＢＴにシリコン窒化膜１１４を形成する方法は、図３（ｋ）と図６（ｋ）と図９（ｊ）に示すＩＧＢＴに対しても同様に適用することができる。

図１８に実施例７にかかるボトムゲート型ＩＧＢＴの要部断面図を示す。この実施例では、すべての酸化膜１０３、１０５をシリコン窒化膜１１４で被覆した状態でｎ型シリコンエピタキシャル層１０６を成長するように構成したので、成長時に発生する結晶欠陥を最も少なくすることができるところに特徴がある。
本実施例のシリコン窒化膜は、基板酸化膜１０３とゲート酸化膜１０５の中央部を除去した後、基板２１の全面にＣＶＤ法により堆積させ、フォトリソグラフィーにより中央部を除去することにより、形成できる。
以上、実施例８において説明した、図１５（実施例５）に示すＩＧＢＴにシリコン窒化膜１１４を形成する方法は、図３（ｋ）と図６（ｋ）と図９（ｊ）に示すＩＧＢＴに対しても同様に適用することができる。

本発明の実施例１にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その１）である。 本発明の実施例１にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その２）である。 本発明の実施例１にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その３）である。 本発明の実施例２にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その１）である。 本発明の実施例２にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その２）である。 本発明の実施例２にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その３）である。 本発明の実施例３にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その１）である。 本発明の実施例３にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その２）である。 本発明の実施例３にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その３）である。 本発明の実施例４にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その１）である。 本発明の実施例４にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その２）である。 本発明の実施例４にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図（その３）である。 ＩＧＢＴの等価回路図である。 プレーナゲート構造ＩＧＢＴの半導体基板の要部断面図である。 本発明にかかるＩＧＢＴの半導体基板の要部断面図である。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その３）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その６）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その７）。 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その８）、 本発明の実施例６にかかるＩＧＢＴの半導体基板の要部断面図である、 本発明の実施例７にかかるＩＧＢＴの半導体基板の要部断面図である、 本発明の実施例８にかかるＩＧＢＴの半導体基板の要部断面図である、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その３）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その６）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その７）、 本発明にかかるＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その８）。

符号の説明

１、２１、７１、１０１ ＦＺ−ｎシリコン基板（ドリフト層）
２ マスク酸化膜
３ トレンチ
４、２４、３４、７３、１０３ 基板酸化膜
５、２８、３６、７４、１０４ ポリシリコン層（多結晶シリコンゲート電極層）
６、２７、３７、７５、１０５ ゲート酸化膜
７、２６、３９、７６、１０６ 一導電型シリコンエピタキシャル層
８、２９、４０、７７、１０７ ｐ型ベース領域（ｐ型チャネル領域）
９、３０、４１、７８、１０８ ｎ^＋＋型ソース領域
１０、７６、１０６ ｎ^＋バッファ領域
１１、３１、４２、７９、１０９ 層間絶縁膜（ＢＰＳＧ膜）
１２、３３、４４、８１、１１１ エミッタ電極（カソード電極）
２２、３８ ストッパー
２３、２５、３２、３５ 開口部。

Claims (39)

1. 一導電型半導体基板上に絶縁膜を介してＭＯＳゲート構造を備え、前記一導電型半導体基板上で周囲を前記ＭＯＳゲート構造で囲まれた中心部に形成された前記絶縁膜の開口部で前記一導電型半導体基板の表面に接する一導電型堆積半導体層が前記ＭＯＳゲート構造と一体となって電流経路を形成する構造を備えることを特徴とする半導体装置。
2. 前記ＭＯＳゲート構造が、
   一導電型半導体基板表面に選択的に形成されたトレンチと、該トレンチ内に基板絶縁膜を介して埋められる多結晶半導体ゲート電極領域と、該多結晶半導体ゲート電極領域表面を覆うゲート絶縁膜と、前記トレンチ上部では前記ゲート絶縁膜表面に接し前記トレンチ間では半導体基板表面に接触する一導電型堆積半導体層とを備え、
   前記一導電型堆積半導体層が、前記トレンチ間の半導体基板表面に接触する一導電型バッファ領域と、前記ゲート絶縁膜表面で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域に対して前記一導電型バッファ領域とは反対側に隣接する一導電型エミッタ領域とを同一層内に有し、
   前記他導電型ベース領域と前記一導電型エミッタ領域の両方に、前記ゲート絶縁膜に接触する面とは反対側の面で接触するエミッタ電極を備えることを特徴とする請求項１記載の半導体装置。
3. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有していることを特徴とする請求項１または２に記載の半導体装置
4. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
6. 前記多結晶半導体ゲート電極領域と前記一導電型堆積半導体層とに挟まれる前記ゲート絶縁膜がゲート酸化膜と、該ゲート酸化膜の少なくとも一部に積層され、前記一導電型堆積半導体層に接するシリコン窒化膜とを含むことを特徴とする請求項４または５に記載の半導体装置。
7. 前記シリコン窒化膜が、前記トレンチ間の半導体基板表面に接することを特徴とする請求項６に記載の半導体装置。
8. 前記一導電型半導体基板表面と前記トレンチの側壁とのなす角度が９０度以下であることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
9. 前記ＭＯＳゲート構造が、
   一導電型半導体基板表面に選択的に形成された基板絶縁膜と、一導電型半導体基板表面と前記基板絶縁膜上とに選択的に形成された一導電型堆積半導体層とを備え、該一導電型堆積半導体層が前記基板絶縁膜の中央で前記半導体基板表面に接触する一導電型バッファ領域と、前記基板絶縁膜上で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域表面を挟む位置に形成される一導電型エミッタ領域とを有し、
   前記前記一導電型バッファ領域と一導電型エミッタ領域とにより挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して多結晶半導体ゲート電極領域と該多結晶半導体ゲート電極領域を覆う層間絶縁膜を備え、前記他導電型ベース領域と前記一導電型エミッタ領域の両方に接触するエミッタ電極を備えることを特徴とする請求項１記載の半導体装置。
10. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有していることを特徴とする請求項９記載の半導体装置。
11. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項９または１０に記載の半導体装置。
12. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項９または１０に記載の半導体装置。
13. 前記基板絶縁膜と前記一導電型堆積半導体層との間の少なくとも一部にシリコン窒化膜を有することを特徴とする請求項１１または１２に記載の半導体装置。
14. 前記シリコン窒化膜が、前記半導体基板表面と接触することを特徴とする請求項１３に記載の半導体装置。
15. 前記ＭＯＳゲート構造が、
    一導電型半導体基板表面に開口部を有する基板絶縁膜と、該基板絶縁膜上に選択的に形成される多結晶半導体ゲート電極領域と、前記多結晶半導体ゲート電極領域を覆うゲート絶縁膜とを備え、前記基板絶縁膜が第一絶縁膜と、該第一絶縁膜より厚いテラス絶縁膜からなり、前記第一絶縁膜は一辺側で前記開口部に接し、他辺側で前記テラス絶縁膜に接し、前記開口部と前記ゲート絶縁膜とで構成される凹部を、凹部の深さ以下の厚さに埋める一導電型堆積半導体層を備え、
    該一導電型堆積半導体層は前記開口部で前記半導体基板表面に接触する一導電型バッファ領域と、前記ゲート絶縁膜上で前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域の前記ゲート絶縁膜との接触表面を挟む位置に形成される一導電型エミッタ領域とを有し、
    前記一導電型バッファ領域上には層間絶縁膜を介して覆い、前記一導電型エミッタ領域と前記他導電型ベース領域表面とに接触するエミッタ電極を備えることを特徴とする請求項１記載の半導体装置。
16. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度を有していることを特徴とする請求項１５記載の半導体装置。
17. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項１５または１６に記載の半導体装置。
18. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項１５または１６に記載の半導体装置。
19. 前記多結晶半導体ゲート電極領域と前記一導電型堆積半導体層とに挟まれる前記ゲート絶縁膜がゲート酸化膜と、該ゲート酸化膜の少なくとも一部に積層され、前記一導電型堆積半導体層に接するシリコン窒化膜とを含むことを特徴とする請求項１７または１８に記載の半導体装置。
20. 前記シリコン窒化膜が、半導体基板表面と接することを特徴とする請求項１９記載の半導体装置。
21. 一導電型半導体基板表面にマスク用絶縁膜をマスクにトレンチを形成する第一工程、前記トレンチを含む前記半導体基板表面に基板絶縁膜形成後、前記トレンチの深さ以上にゲート電極領域を堆積し、該ゲート電極領域表面を、前記半導体基板表面の前記絶縁膜表面が露出するまで研摩して平坦化する第二工程、前記平坦化されたゲート電極領域表面にゲート絶縁膜を形成した後、前記マスク用絶縁膜の位置に積層された絶縁膜を除去して前記半導体基板表面を露出させる第三工程、前記露出された半導体基板表面から一導電型堆積半導体層を成長させて前記ゲート絶縁膜上を覆うように形成する第四工程、前記一導電型堆積半導体層が前記半導体基板の露出部と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域の反対側で隣接する一導電型エミッタ領域とを形成する第五工程、前記一導電型バッファ領域表面を層間絶縁膜を介して被覆すると共に、前記他導電型のベース領域と前記一導電型エミッタ領域とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有することを特徴とする半導体装置の製造方法。
22. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成されることを特徴とする請求項２１に記載の半導体装置の製造方法。
23. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
24. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
25. 前記一導電型半導体基板の表面と前記トレンチの側壁とのなす角度を９０度以下に形成することを特徴とする請求項２１乃至２４のいずれか一項に記載の半導体装置の製造方法。
26. 一導電型半導体基板表面の所定の位置に研磨用基準絶縁膜を形成する第一工程、基板絶縁膜を被覆し、前記研磨用基準絶縁膜に囲まれた前記基板絶縁膜の中央部に開口部を設けて前記一導電型半導体基板表面を露出させる第二工程、一導電型堆積半導体層を前記研磨用基準絶縁膜の厚さ以上に堆積後、前記一導電型堆積半導体層を前記基準絶縁膜の厚さ以下に研磨する第三工程、研磨後の前記一導電型堆積半導体層の表面にゲート絶縁膜を形成する第四工程、前記一導電型堆積半導体層が前記半導体基板表面と接触する領域を一導電型バッファ領域とし、該一導電型バッファ領域上に前記ゲート絶縁膜を介して多結晶半導体ゲート電極領域を形成する第五工程、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する領域に他導電型ベース領域を形成し、該他導電型ベース領域に対して前記一導電型バッファ領域とは反対側で隣接する一導電型エミッタ領域をそれぞれ形成する第五工程、多結晶半導体ゲート電極領域を覆う層間絶縁膜を形成した後、該層間絶縁膜に前記他導電型のベース領域表面と前記一導電型エミッタ領域表面とに跨る開口部を形成し、エミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有することを特徴とする半導体装置の製造方法。
27. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成することを特徴とする請求項２６記載の半導体装置の製造方法。
28. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項２６または２７に記載の半導体装置の製造方法。
29. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項２６または２７に記載の半導体装置の製造方法。
30. 一導電型半導体基板表面を覆う基板絶縁膜を形成する第一工程、該基板絶縁膜上にゲート電極領域の堆積後、ゲート電極領域を選択的に除去し前記基板絶縁膜を露出させる第二工程、ゲート絶縁膜の形成後、前記露出された基板絶縁膜を除去して半導体基板表面を露出させる第三工程、所定の厚さの基準絶縁膜を前記ゲート電極領域上に選択的に形成し、一導電型堆積半導体層を前記基準絶縁膜の厚さ以上に堆積後、前記基準絶縁膜の厚さを基準に前記一導電型堆積半導体層を研磨する第四工程と、前記一導電型堆積半導体層の、前記半導体基板表面と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域の反対側で隣接する該一導電型エミッタ領域とを形成する第五工程、前記一導電型バッファ領域を層間絶縁膜を介して被覆すると共に、前記他導電型のベース領域表面と前記一導電型エミッタ領域表面とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有することを特徴とする半導体装置の製造方法。
31. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成することを特徴とする請求項３０記載の半導体装置の製造方法。
32. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項３０または３１に記載の半導体装置の製造方法。
33. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項３０または３１に記載の半導体装置の製造方法。
34. 一導電型半導体基板表面に、選択的に第一開口部を有するテラス絶縁膜を形成し、該第一開口部に前記テラス絶縁膜よりも薄い第一絶縁膜を形成する第一工程、多結晶半導体ゲート電極領域の堆積後、前記第一絶縁膜上の前記多結晶半導体ゲート電極領域を選択的に除去し第二開口部を形成する第二工程、ゲート絶縁膜の堆積後、前記第二開口部の底面の前記第一絶縁膜および前記ゲート絶縁膜を除去して前記半導体基板表面を露出させる第三工程、前記テラス絶縁膜上のゲート絶縁膜よりも高くなるように一導電型堆積半導体層を堆積後、前記テラス絶縁膜上のゲート絶縁膜表面の高さにまで前記一導電型堆積半導体層を研磨する第四工程、前記一導電型堆積半導体層の、前記一導電型半導体基板と接触する領域を一導電型バッファ領域とし、前記一導電型堆積半導体層内で前記一導電型バッファ領域に隣接する他導電型のベース領域と、該他導電型のベース領域に反対側で隣接する該一導電型エミッタ領域とを形成する第五工程、層間絶縁膜を堆積後、前記ベース領域とエミッタ領域とを露出するように前記層間絶縁膜に選択的に開口を形成し、前記ベース領域と前記エミッタ領域とに接触するエミッタ電極を形成する第六工程を含むＭＯＳゲート構造の形成工程を有することを特徴とする半導体装置の製造方法。
35. 前記第三工程の終了後前記一導電型堆積半導体層を形成する前に、ゲート絶縁膜上の少なくとも一部にシリコン窒化膜を形成することを特徴とする請求項３４記載の半導体装置の製造方法。
36. 前記第三工程の終了後前記一導電型堆積半導体層を形成する前に、全面にシリコン窒化膜を形成後、異方性エッチングを行うことを特徴とする請求項３４記載の半導体装置の製造方法。
37. 前記一導電型堆積半導体層は、前記一導電型半導体基板よりも高不純物濃度に形成することを特徴とする請求項３４乃至３６のいずれか一項に記載の半導体装置の製造方法。
38. 前記一導電型堆積半導体層が一導電型多結晶半導体層であることを特徴とする請求項３４乃至３７のいずれか一項に記載の半導体装置の製造方法。
39. 前記一導電型堆積半導体層が一導電型単結晶半導体層であることを特徴とする請求項３４乃至３７のいずれか一項に記載の半導体装置の製造方法。
    

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