CN110574153A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

在层间绝缘膜(13)的接触孔(14)，介由势垒金属(15)埋入成为接触插塞的钨膜(16)。层间绝缘膜(13)是依次层叠HTO膜(11)和BPSG膜(12)而成的。BPSG膜(12)与HTO膜(11)相比，由势垒金属(15)形成前的前处理的湿式蚀刻中使用的氢氟酸水溶液进行的蚀刻的速度更快。在制造这种结构的半导体装置时，在层间绝缘膜(13)形成接触孔(14)后，通过势垒金属(15)形成前的前处理的湿式蚀刻，使接触孔(14)的在BPSG膜(12)的部分(14a)的宽度(w1)阶梯状地大于在HTO膜(11)的部分(14b)的宽度(w2)，从而减小接触孔(14)的深宽比。由此，能够实现微小化和可靠性提高。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，为了提高半导体装置的特性，不断进行单位单元(元件的结构单元)的微小化。作为微小的单位单元的形成方法，公知在微小图案的接触孔内形成埋入钨(W)等埋入性高的金属而成的接触插塞，介由该接触插塞而形成正面电极与半导体基板的接触(电接触)的方法(例如，参照下述专利文献1(第0015～0016段，图1-1))。
在下述专利文献1中，在将隔着层间绝缘膜层叠的布线层彼此连接时，沿着形成于层间绝缘膜的接触孔的内壁依次形成钛(Ti)膜和氮化钛(TiN)膜。其后，通过使用了六氟化钨(WF6)和甲硅烷(SiH4)或氢(H2)的还原反应，在接触孔的内部中的氮化钛膜上埋入钨膜。
对现有的半导体装置的制造方法进行说明。图10是表示现有的半导体装置的制造方法的概要的流程图。首先，在半导体基板(半导体晶片)的正面侧形成预定的元件结构(步骤S101)。接下来，在半导体基板的正面上形成高温氧化(HTO：High Temperature Oxide)膜作为层间绝缘膜的第1层(步骤S102)。
接下来，在半导体基板的正面上形成由BPSG(Boron Phospho Silicate Glass：硼磷硅酸盐玻璃)膜等形成的硅氧化膜(SiO2膜)作为层间绝缘膜的第2层(步骤S103)。接下来，在层间绝缘膜上形成接触孔的形成区域开口的抗蚀掩模作为后续的蚀刻工序中使用的蚀刻用掩模(步骤S104)。
接下来，将抗蚀掩模作为掩模，通过干式蚀刻选择性地除去层间绝缘膜而形成接触孔(步骤S105)。接触孔在半导体基板的正面具有大致垂直的侧壁，成为在深度方向上具有相同宽度的大致矩形的截面形状。在步骤S105的处理中，在接触孔露出的硅(Si)面(势垒金属与半导体基板的接触形成位置)形成自然氧化膜。
接下来，除去抗蚀掩模(步骤S106)。接下来，作为后续的溅射工序的前处理，通过由缓冲氢氟酸(BHF)水溶液进行的湿式蚀刻或反溅射处理，除去在步骤S105的处理中形成的自然氧化膜(步骤S107)。在步骤S107的处理中，接触孔的截面形状维持步骤S105的处理后的状态。
接下来，作为势垒金属，通过溅射，沿着接触孔的内壁依次形成钛膜和氮化钛膜(步骤S108)。接下来，通过退火(热处理)，使势垒金属中的钛原子与半导体基板中的硅原子反应而形成钛硅化物，从而形成势垒金属与半导体基板的欧姆性的接触(步骤S109)。
接下来，通过化学气相生长(CVD：Chemical Vapor Deposition)法，以埋入到接触孔的内部的方式使钨膜在氮化钛膜上生长(步骤S110)。接下来，对钨膜进行蚀刻，仅在接触孔的内部的氮化钛膜上残留钨膜(步骤S111)。其后，通过形成正面电极、p+集电区、背面电极等剩余的各部分，从而完成半导体装置。
另外，作为接触孔的形成方法，将抗蚀掩模作为掩模而在依次层叠硅氧化膜和PSG膜而成的层间绝缘膜形成开口部(贯通孔)。并且，提出了通过由氟化氢(BHF)水溶液进行的湿式蚀刻，在使上层的PSG膜的开口宽度比下层的硅氧化膜的开口宽度宽而形成接触孔之后，除去抗蚀掩模的方法(例如，下述专利文献2(第0014～0016段、图4、图5)和下述专利文献3(第0014～0018段、图1)。
现有技术文献
专利文献
专利文献1：日本特开2005-302752号公报
专利文献2：日本特开平5-74732号公报
专利文献3：日本特开昭63-175442号公报
发明内容
技术问题
然而，在现有技术(参照图10)中，产生如下问题。图11～图14是表示现有的半导体装置的制造过程中的状态的截面图。在图11～图14中，省略半导体基板110的内部的元件结构的图示。在图14中示意地示出在图10的步骤S110的处理后且在步骤S111的处理前由扫描电子显微镜(SEM：Scanning Electron Microscope)拍摄到的钨膜106的状态。图11～图14分别是图10的步骤S105、S107、S108、S110的处理时的状态。
如上所述，在步骤S105的处理中，接触孔104的宽度w101沿深度方向相同(图11)。在步骤S108的处理中，在接触孔104的上端部(接触孔104的侧壁与半导体基板110的正面的边界)104a，局部厚地使势垒金属105生长。因此，接触孔104的上端部104a上的对置的势垒金属105之间的宽度w111比接触孔104的除上端部104a以外的部分104c的对置的势垒金属105之间的宽度w112窄(图13)。在步骤S110的处理中，通过在接触孔104的内壁的势垒金属105上使钨膜106生长，接触孔104的对置的各侧壁上的钨膜106彼此进行面接触而填埋该侧壁上的钨膜106间的间隙，从而在接触孔104的内部填充钨膜106。
然而，如上所述，在接触孔104的上端部104a上的对置的势垒金属105之间的宽度w111变窄的情况下，在接触孔104的对置的侧壁上的钨膜106彼此接触之前，接触孔104的对置的上端部104a上的钨膜106彼此接触，导致接触孔104闭合。这样，在接触孔104闭合的情况下，在钨膜106的内部产生空洞(空隙)120(图14)。向该空洞120封入在形成钨膜106时被导入到反应炉(反应腔)的氟系气体。另外，该空洞120在其后续的步骤S111的钨膜106的蚀刻后越不出现于钨膜106的表面，越在距离钨膜106的表面深的位置处产生。因此，该空洞120即使在步骤S111的蚀刻后也以封入氟系气体的状态残留在钨膜106的内部。
封入到在钨膜106的内部产生的空洞120的氟系气体对半导体装置(产品)的可靠性造成不良影响。具体而言，因为封入到空洞120的氟系气体而发生钨膜106上的正面电极(以铝(Al)为主要成分的电极等：未图示)腐蚀，或空洞120因封入的氟系气体的膨胀而变大，在正面电极也产生空洞等问题。在图14中，空洞120是钨膜106的内部的颜色比钨膜106深的部分。
另外，在步骤S107的溅射前处理中，除去在残留于半导体装置的情况下成为电阻成分的自然氧化膜。然而，通过步骤S107的溅射前处理，以使接触孔104的侧壁在构成层间绝缘膜103的HTO膜101和BPSG膜102中的BPSG膜102的部分104b凹陷的方式除去(图12)。由此，接触孔104的BPSG膜102的部分104b的宽度w102比形成接触孔104时的宽度w101宽。因此，进行步骤S107的溅射前处理行也是在钨膜106的内部产生空洞120的原因。
上述问题的在接触孔104的深宽比(＝接触孔104的深度d101/接触孔104的宽度w101)越大时显得越显著。例如，图14中示意地示出的试样的接触孔104具有上端部104a间的宽度w101’(≈0.6μm)比底面的宽度w103(≈0.5μm)稍宽的大致梯形的截面形状。此时，接触孔104的宽度w101是指接触孔104的上端部104a间的宽度w101’。钨膜106向接触孔104的内部的埋入性由接触孔104的上端部104a间的宽度w101’决定。即，图14中示意地示出的试样表示在将接触孔104的深宽比(＝接触孔104的深度d101/接触孔104的上端部104a间的宽度w101’)设为1.6左右(≈1μm/0.6μm)时在钨膜106产生空洞120的情况。
本发明为了消除上述现有技术的问题，目的在于提供能够实现微小化且能够提高可靠性的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述课题，并实现本发明的目的，本发明的半导体装置具有如下特征。在第1导电型的半导体基板的第1主面的表面层设置有第2导电型的第1半导体区。第1导电型的第2半导体区是上述半导体基板的除上述第1半导体区以外的部分。在上述半导体基板的第1主面侧设置有元件结构，所述元件结构具有上述第1半导体区与上述第2半导体区的pn结。在上述半导体基板的第1主面上设置有层间绝缘膜。上述层间绝缘膜覆盖上述元件结构。接触孔是将上述层间绝缘膜选择性地开口而成，并且选择性地露出上述半导体基板的第1主面。沿着上述接触孔的内壁设置有第1金属膜。上述第1金属膜与上述半导体基板的紧贴性高，且与上述半导体基板进行欧姆接触。在上述接触孔的内部，在上述第1金属膜上埋入有第2金属膜。在上述层间绝缘膜和上述第2金属膜上设置有第1电极。上述第1电极介由上述第2金属膜和上述第1金属膜与上述第1半导体区电连接。上述层间绝缘膜具有第1绝缘膜、第2绝缘膜。上述第1绝缘膜设置在上述半导体基板的第1主面上。上述第2绝缘膜设置在上述第1绝缘膜上。上述第2绝缘膜由对氢氟酸或稀氢氟酸的蚀刻速度比上述第1绝缘膜快的绝缘材料构成。上述接触孔在侧壁具有台阶，所述台阶的在上述第2绝缘膜的部分的宽度阶梯状地大于在上述第1绝缘膜的部分的宽度。上述接触孔的在上述第1绝缘膜的部分的深宽比为0.5以上且1.5以下。上述接触孔的在上述第2绝缘膜的部分的深宽比为0.5以上且1.5以下。
另外，本发明的半导体装置在上述发明中，其特征在于，上述接触孔的在上述第2绝缘膜的部分的截面形状为靠上述第1电极侧的宽度比靠上述第1绝缘膜侧的宽度宽的梯形。
另外，本发明的半导体装置在上述发明中，其特征在于，上述接触孔的在上述第1绝缘膜的部分的截面形状为靠上述第2绝缘膜侧的宽度比靠上述半导体基板侧的宽度宽的梯形。
另外，本发明的半导体装置在上述发明中，其特征在于，上述接触孔的在上述第1绝缘膜的部分的宽度为0.3μm以上且1.0μm以下。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第1绝缘膜为硅玻璃膜。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第1绝缘膜含有磷，或者含有磷和硼。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第2绝缘膜为高温氧化膜或热氧化膜。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第1金属膜以钛为主要成分。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第2金属膜以钨为主要成分。
另外，本发明的半导体装置在上述发明中，其特征在于，还具备第3半导体区和第2电极。上述第3半导体区以与上述第2半导体区接触的方式设置在上述半导体基板的第2主面的表面层。第2电极与上述第3半导体区电连接。上述元件结构具有上述第1半导体区、第1导电型的第4半导体区、栅极绝缘膜和栅电极。上述第4半导体区选择性地设置在上述第1半导体区的内部。上述栅极绝缘膜以与上述第1半导体区的、位于上述第2半导体区与上述第4半导体区之间的区域接触的方式设置。上述栅电极隔着上述栅极绝缘膜设置在上述第1半导体区的相反侧。
另外，为了解决上述课题，并实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行第1工序，在第1导电型的半导体基板的第1主面的表面层形成第2导电型的第1半导体区，在上述半导体基板的第1主面侧形成元件结构，所述元件结构具有上述第1半导体区与第1导电型的第2半导体区的pn结，所述第2半导体区是上述半导体基板的除上述第1半导体区以外的部分。接下来，进行在上述半导体基板的第1主面上形成覆盖上述元件结构的层间绝缘膜的第2工序。接下来，进行在上述层间绝缘膜上形成预定位置开口的抗蚀剂膜的第3工序。
接下来，进行第4工序，将上述抗蚀剂膜作为掩模进行蚀刻，选择性地除去上述层间绝缘膜而形成选择性地露出上述半导体基板的第1主面的接触孔。接下来，进行除去上述抗蚀剂膜的第5工序。接下来，进行第6工序，通过使用含有氢氟酸或稀氢氟酸的水溶液的湿式蚀刻，除去覆盖上述半导体基板的第1主面的、在上述接触孔露出的部分的自然氧化膜。接下来，进行第7工序，沿着上述接触孔的内壁形成与上述半导体基板的紧贴性高且与上述半导体基板进行欧姆接触的第1金属膜。接下来，进行第8工序，在上述接触孔的内部，在上述第1金属膜上埋入第2金属膜。
接下来，进行第9工序，在上述层间绝缘膜和上述第2金属膜上形成第1电极，介由上述第2金属膜和上述第1金属膜将上述第1半导体区与上述第1电极电连接。上述第2工序包括：在上述半导体基板的第1主面上形成第1绝缘膜作为上述层间绝缘膜的工序；以及在上述第1绝缘膜上形成第2绝缘膜作为上述层间绝缘膜的工序，所述第2绝缘膜由对上述水溶液的蚀刻速度比上述第1绝缘膜快的绝缘材料构成。在上述第6工序中，通过上述湿式蚀刻，在上述接触孔的侧壁形成台阶，使上述接触孔的在上述第2绝缘膜的部分的宽度阶梯状地大于在上述第1绝缘膜的部分的宽度。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第6工序中，通过上述湿式蚀刻，使上述接触孔的在上述第1绝缘膜的部分的深宽比为0.5以上且1.5以下。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第4工序中，使上述接触孔的在上述第2绝缘膜的部分的深宽比为0.5以上且1.5以下。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第4工序中，通过各向异性蚀刻形成上述接触孔。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第4工序中，通过各向同性蚀刻形成上述接触孔。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第4工序中，使上述接触孔的在上述第1绝缘膜的部分的宽度为0.3μm以上且1.0μm以下。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，在上述第7工序中，通过溅射法形成上述第1金属膜。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第7工序中，通过化学气相生长法形成上述第1金属膜。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第1绝缘膜为硅玻璃膜。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第1绝缘膜含有磷，或者含有磷和硼。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第2绝缘膜为高温氧化膜或热氧化膜。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第1金属膜以钛为主要成分。
另外，本发明的半导体装置的制造方法在上述发明中，其特征在于，上述第2金属膜以钨为主要成分。
根据上述发明，通过用于形成第1金属膜的前处理的湿式蚀刻，能够使接触孔的在第2绝缘膜的部分的宽度阶梯状地大于在第1绝缘膜的部分的宽度，从而减小接触孔的深宽比小。由此，即使形成微小图案的接触孔而实现单位单元的微小化，也能够沿着接触孔的内壁以均匀的厚度形成第1金属膜。并且，在接触孔的内部，能够在不在第2金属膜的内部产生空洞的情况下将成为接触插塞的第2金属膜埋入到第1金属膜上。
发明的效果
根据本发明的半导体装置及半导体装置的制造方法，起到能够实现微小化，且能够提高可靠性的效果。
附图说明
图1是表示实施方式的半导体装置的结构的截面图。
图2是表示实施方式的半导体装置的制造方法的概要的流程图。
图3是表示实施方式的半导体装置的制造过程中的状态的截面图。
图4是表示实施方式的半导体装置的制造过程中的状态的截面图。
图5是表示实施方式的半导体装置的制造过程中的状态的截面图。
图6是表示实施方式的半导体装置的制造过程中的状态的截面图。
图7是表示实施方式的半导体装置的制造过程中的状态的截面图。
图8是表示实施方式的半导体装置的制造过程中的状态的截面图。
图9是表示实施方式的半导体装置的制造过程中的状态的另一个例子的截面图。
图10是表示现有的半导体装置的制造方法的概要的流程图。
图11是表示现有的半导体装置的制造过程中的状态的截面图。
图12是表示现有的半导体装置的制造过程中的状态的截面图。
图13是表示现有的半导体装置的制造过程中的状态的截面图。
图14是表示现有的半导体装置的制造过程中的状态的截面图。
符号说明
1：n-型漂移区
2：p型基区
3：n+型发射区
4：p+型接触区
5：沟槽
6：栅极绝缘膜
7：栅电极
8：p+型集电区
9：集电极
10：半导体基板
11：HTO膜
12：BPSG膜
13：层间绝缘膜
14：接触孔
14a：接触孔的BPSG膜的部分
14b：接触孔的HTO膜的部分
14c：接触孔的侧壁的台阶
15：势垒金属
16：钨膜
17：发射极
20：槽(空洞)
21：抗蚀掩模
L：沟槽与接触孔之间的距离
w1、w1’：接触孔的BPSG膜的部分的宽度
w2、w2’：接触孔的HTO膜的部分的宽度
w11：沟槽间的距离
具体实施方式
以下，参照附图对本发明的半导体装置及半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层、区域分别表示电子或空穴为多数载流子。另外，n、p上标注的+和-分别表示比未标注的层、区域的杂质浓度高和低。在以下实施方式的说明和附图中，对同样的构成标注相同的符号，省略重复的说明。
(实施方式)
以IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)为例对实施方式的半导体装置的结构进行说明。图1是表示实施方式的半导体装置的结构的截面图。在图1中，示出负责电流驱动的有源区(元件处于导通状态时有电流流通的区域)的2个单位单元，省略与这些单位单元相邻的其他单位单元、包围有源区的周围的边缘终端区的图示(在图3～图9中也是同样)。
边缘终端区是有源区与半导体基板10的侧面之间的区域，是n-型漂移区(第2半导体区)1的用于缓和芯片正面侧的电场而保持耐压(耐电压)的区域。耐压是指不会引起元件误动作、破坏的极限的电压。在边缘终端区例如配置有接合终端(JTE：JunctionTermination Extension)结构、场限环(FLR：Field Limiting Ring)、场板和降低表面场等耐压结构。
图1所示的实施方式的半导体装置是在半导体基板(半导体芯片)10的正面侧具备沟槽栅结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)的沟槽栅型IGBT。MOS栅极由p型基区(第1半导体区)2、n+型发射区(第4半导体区)3、p+型接触区4、沟槽5、栅极绝缘膜6和栅电极7构成。由1个沟槽5和在该沟槽5的两侧相邻的接触部(半导体基板10与发射极17的电接触部)构成1个单位单元。p型基区2选择性地设置于半导体基板10的正面的表面层。半导体基板10的、除p型基区2和后述的p+型集电区(第3半导体区)8以外的部分为n-型漂移区1。
n+型发射区3和p+型接触区4分别选择性地设置于p型基区2的表面区域(半导体基板10的正面的表面层)。n+型发射区3和p+型接触区4彼此接触。沟槽5贯穿n+型发射区3和p型基区2而到达n-型漂移区1。在沟槽5的内部，介由栅极绝缘膜6设置有栅电极7。在半导体基板10的背面的表面层设置有p+型集电区8。在半导体基板10的整个背面设置有集电极(第2电极)9，且与p+型集电区8电连接。
在半导体基板10的正面上依次层叠有高温氧化(HTO)膜11和BPSG膜12作为覆盖栅电极7的层间绝缘膜13。层间绝缘膜13设置在半导体基板10的整个正面。HTO膜11的厚度例如为以上且以下的程度。BPSG膜12的厚度例如为HTO膜11的厚度的3倍以上且4倍以下的程度。可以使层间绝缘膜13的下层为热氧化膜来代替HTO膜11。可以使层间绝缘膜13的上层为PSG膜、NSG(Nondoped Silicate Glass：非掺杂硅酸盐玻璃)膜来代替BPSG膜12。
在层间绝缘膜13设置有沿深度方向贯穿层间绝缘膜13的接触孔14。深度方向是从半导体基板10的正面朝向背面的方向。接触孔14可以使底面比半导体基板10的正面更向集电极侧(p+型集电区8侧)突出。即，可以使层间绝缘膜13的贯通孔和与该贯通孔连续地形成在半导体基板10的正面的槽合并而作为接触孔14。接触孔14可以配置成与半导体基板10的正面平行地延伸的条纹状的布局，也可以配置成从半导体基板10的正面侧看为矩阵状的布局。
另外，接触孔14具有使在BPSG膜12的部分14a的宽度w1比在HTO膜11的部分14b的宽度w2宽的截面形状。即，在接触孔14的侧壁，在HTO膜11与BPSG膜12的边界设置有一级台阶14c，因为该台阶14c，接触孔14的上端部侧的宽度阶梯状地大于接触孔14的底面侧的宽度。接触孔14的上端部是指接触孔14的侧壁与半导体基板10的正面的边界。
接触孔14的在BPSG膜12的部分14a的深宽比(＝接触孔14的在BPSG膜12的部分14a的深度d1/接触孔14的在BPSG膜12的部分14a的宽度w1)可以是例如0.5以上且1.5以下的程度。其理由如下。
在接触孔14的在BPSG膜12的部分14a的深宽比小于0.5的情况下，在向接触孔14填充钨膜16时在钨膜16的上部产生凹陷。因此，有可能利用用于仅在接触孔14的内部残留钨膜16的蚀刻，使接触孔14的内部的钨膜16也消失(被蚀刻)。
另外，在接触孔14的在BPSG膜12的部分14a的深宽比超过1.5的情况下，在向接触孔14填充钨膜16时，由于堆积在半导体基板10的正面的钨膜16彼此接触而相连，导致接触孔14的在BPSG膜12的部分14a的上部闭合，所以在钨膜16的内部可能产生空隙。
接触孔14的在HTO膜11的部分14b的深宽比(＝接触孔14的在HTO膜11的部分14b的深度d2/接触孔14的在HTO膜11的部分14b的宽度w2)可以为例如0.5以上且1.5以下的程度。其理由如下。
在接触孔14的在HTO膜11的部分14b的深宽比小于0.5的情况下，在向接触孔14的在HTO膜11的部分14b填充钨膜16时，在钨膜16的上部产生凹陷。该钨膜16的上部的凹陷的深宽比大，难以填充钨膜16。因此，在向接触孔14的在BPSG膜12的部分14a填充钨膜16时，钨膜16可能不填充于接触孔14的在HTO膜11的部分14b中的钨膜16的上部的凹陷，而在钨膜16的内部作为空隙残留。
另外，在接触孔14的在HTO膜11的部分14b的深宽比超过1.5的情况下，在向接触孔14的在HTO膜11的部分14b填充钨膜16时，容易在接触孔14的侧壁的台阶14c的台面(与半导体基板10的正面大致平行的面)堆积钨膜16。由于该接触孔14的侧壁的台阶14c的台面堆积的钨膜16彼此接触而相连，导致接触孔14的在HTO膜11的部分14b的上部闭合，所以可能在钨膜16的内部产生空隙。
整个接触孔14的深宽比(＝接触孔14的深度d10/接触孔14的在BPSG膜12的部分14a的宽度w1)例如可以为0.5以上且1.5以下的程度。其理由与优选接触孔14的在BPSG膜12的部分14a的深宽比在上述范围内的理由相同。
接触孔14的在BPSG膜12的部分14a的宽度w1例如为0.5μm以上，优选在不与相邻的接触孔14连接的程度下尽可能宽。这样，能够提高后述的钨膜16向接触孔14的内部的埋入性。
优选接触孔14的在HTO膜11的部分14b的宽度w2尽可能窄。其理由如下。通过使沟槽5与接触孔14分开预定距离L，从而能够抑制漏电流的产生。这是因为确保该沟槽5与接触孔14之间的预定距离L，并且使沟槽5间(台面部)的距离w11变窄而能够进一步实现单位单元的微小化。
具体而言，接触孔14的在HTO膜11的部分14b的宽度(接触孔14的底面的宽度)w2为例如0.3μm以上且1.0μm以下的程度。其理由如下。这是因为在接触孔14的在HTO膜11的部分14b的宽度w2小于0.3μm的情况下，难以隔着后述的势垒金属(第1金属膜)15向接触孔14的HTO膜11的部分14b埋入钨膜(第2金属膜)16。这是因为在接触孔14的在HTO膜11的部分14b的宽度w2超过1.0μm的情况下，由于能够向接触孔14的HTO膜11的部分14b埋入后述的发射极(以铝为主要成分的电极：第1电极)17，所以不需要由钨膜16构成的接触插塞。
接触孔14的在BPSG膜12的部分14a的截面形状可以是接触孔14的侧壁与半导体基板10的正面大致垂直的矩形。即，接触孔14的在BPSG膜12的部分14a的宽度w1在深度方向上可以相同。此时，能够实现单位单元的微小化。
另外，接触孔14的在BPSG膜12的部分14a的截面形状优选为发射极17侧的宽度比HTO膜11侧的宽度w1’宽的大致梯形。此时，接触孔14的在BPSG膜12的部分14a的截面形状是发射极17侧的宽度与接触孔14的在BPSG膜12的部分14a的截面形状为矩形的情况下的、接触孔14的在BPSG膜12的部分14a的宽度w1相当。
在接触孔14的在BPSG膜12的部分14a的截面形状如上所述地为梯形的情况下，使接触孔14的在BPSG膜12的部分14a的靠发射极17侧的宽度w1相对变宽，从而能够提高钨膜16向接触孔14的埋入性。并且，能够减小接触孔14的在HTO膜11的部分14b的宽度w2，从而减小沟槽5间的距离w11。
接触孔14的在HTO膜11的部分14b的截面形状可以是接触孔14的侧壁与半导体基板10的正面大致垂直的矩形。即，接触孔14的在HTO膜11的部分14b的宽度w2在深度方向上可以相同。此时，能够实现单位单元的微小化。
接触孔14的在HTO膜11的部分14b的截面形状可以是靠BPSG膜12侧的宽度w2’比靠半导体基板10侧的宽度(接触孔14的底面的宽度)宽的大致梯形。接触孔14的在HTO膜11的部分14b的、靠BPSG膜12侧的宽度w2’比接触孔14在BPSG膜12的部分14a的、靠HTO膜11侧的宽度w1’窄台阶14c的台面(与半导体基板10的正面大致平行的面)的宽度。接触孔14的在HTO膜11的部分14b的、靠半导体基板10侧的宽度与接触孔14的在HTO膜11的部分14b的截面形状为矩形的情况下的接触孔14的在HTO膜11的部分14b的宽度w2相当。
在接触孔14的在HTO膜11的部分14b的截面形状如上所述地为梯形的情况下，能够增大接触孔14的在HTO膜11的部分14b的靠上端部侧的宽度w2’，从而提高钨膜16向接触孔14的在HTO膜11的部分14b的埋入性。并且，能够减小接触孔14的底面的宽度，从而减小沟槽5间的距离w11。
在接触孔14的内部，沿着接触孔14的内壁(层间绝缘膜13的侧面和半导体基板10的正面)设置有势垒金属15。势垒金属15可以延伸到层间绝缘膜13的表面(即BPSG膜12的表面)。势垒金属15由与半导体部(半导体基板10)的紧贴性高且与半导体部为欧姆接触的金属构成。具体而言，势垒金属15例如可以是钛(Ti)膜，也可以是依次层叠了钛膜和氮化钛(TiN)膜而得的金属层叠膜。势垒金属15的厚度例如可以为0.1μm以上且0.2μm以下的程度，具体而言，例如可以为15μm。
以埋入到接触孔14的内部的方式在势垒金属15上设置钨(W)膜16作为接触插塞。发射极17在有源区中设置于半导体基板10的整个正面。发射极17介由钨膜16和势垒金属15与n+型发射区3和p+型接触区4电连接，并且介由p+型接触区4与p型基区2电连接。
通过采用像这样介由埋入到接触孔14的内部的钨膜16和势垒金属15将发射极17与半导体部电连接的电极结构，从而能够减小沟槽间距(沟槽5间的距离w11)。另外，发射极17通过层间绝缘膜13与栅电极7电绝缘。发射极17是以铝为主要成分的例如铝硅(Al-Si)电极。
接下来，对实施方式的半导体装置的制造方法进行说明。图2是表示实施方式的半导体装置的制造方法的概要的流程图。图3～图8是表示实施方式的半导体装置的制造过程中的状态的截面图。图9是表示实施方式的半导体装置的制造过程中的状态的另一个例子的截面图。在图3～图9中，省略半导体基板10的内部的元件结构的图示。在图7中示意性地示出在图2的步骤S10的处理后且步骤S11的处理前通过扫描电子显微镜(SEM)拍摄到的钨膜16的状态。图3～图6分别与图2的步骤S5、S7、S8、S10相对应。
首先，在半导体基板(半导体晶片)10的正面侧形成沟槽栅型IGBT的预定的元件结构(MOS栅极：即p型基区2、n+型发射区3、p+型接触区4、沟槽5、栅极绝缘膜6和栅电极7)(步骤S1)。接下来，如图3所示，通过例如CVD法在半导体基板10的正面上形成HTO膜11作为层间绝缘膜13的第1层(步骤S2)。接下来，通过例如CVD法在半导体基板10的正面上形成BPSG膜12作为层间绝缘膜的第2层(步骤S3)。接下来，在层间绝缘膜13上形成接触孔14的形成区域开口的抗蚀掩模21作为后续的蚀刻工序中使用的蚀刻用掩模(步骤S4)。
接下来，将抗蚀掩模21作为掩模，通过干式蚀刻选择性地除去层间绝缘膜13而形成接触孔14(步骤S5)。通过步骤S5的干式蚀刻，可以稍微除去半导体基板10的正面的、在接触孔14露出的部分。另外，在步骤S5的处理中，在从接触孔14露出的硅(Si)面(势垒金属15与半导体基板10的接触形成位置)形成自然氧化膜(未图示)。
另外，在步骤S5的处理中，在通过各向异性蚀刻形成接触孔14的情况下，接触孔14成为具有与半导体基板10的正面大致垂直的侧壁的大致矩形的截面形状。即，接触孔14的在BPSG膜12的部分14a和在HTO膜11的部分14b均是大致矩形的截面形状。
另外，在步骤S5的处理中，在通过各向同性蚀刻形成接触孔14的情况下，接触孔14成为上端部侧的宽度比底面的宽度稍宽的大致梯形的截面形状。即，接触孔14的在BPSG膜12的部分14a和在HTO膜11的部分14b均是大致梯形的截面形状。
接下来，如图4所示，除去抗蚀掩模(步骤S6)。接下来，作为后续的势垒金属形成工序的前处理，通过利用氢氟酸(HF)水溶液或稀氢氟酸水溶液进行的湿式蚀刻，除去在步骤S5的处理时形成的自然氧化膜(步骤S7)。在步骤S7的处理中，在BPSG膜12的部分14a的利用氢氟酸水溶液和稀氢氟酸水溶液进行的层间绝缘膜13的蚀刻速度比在HTO膜11的部分14b快。
因此，在步骤S7中，由于BPSG膜12与HTO膜11的蚀刻速度不同，所以接触孔14的在BPSG膜12的部分14a的宽度w1阶梯状地大于接触孔14的在HTO膜11的部分14b的宽度w2，在接触孔14的侧壁形成1级台阶14c。另一方面，HTO膜11几乎不被蚀刻。因此，接触孔14的在HTO膜11的部分14b的宽度w2维持在步骤S5的处理时的宽度(即设计值)，可以得到所希望的特性。
接触孔14的在BPSG膜12的部分14a的宽度w1可以通过湿式蚀刻的时间控制进行各种改变。另外，在步骤S7的处理中，由于在接触孔14露出的硅面不被蚀刻，所以接触孔14的深度d10维持在与前处理前相同的深度。这样，在步骤S7的处理中，能够除去在步骤S5的处理时形成的自然氧化膜，并且接触孔14的在BPSG膜12的部分14a的宽度w1变宽，减小整个接触孔14的深宽比。
另外，假设在通过干式蚀刻进行前处理的情况下，由于HTO膜11和BPSG膜12的干式蚀刻速度相同，所以导致接触孔14的在BPSG膜12的部分14a和在HTO膜11的部分14b的各宽度w1、w2同样地变宽。因此，在本发明中，利用湿式蚀刻进行步骤S7的处理。另外，即使在使层间绝缘膜13的第1层为热氧化膜来代替HTO膜11的情况下和/或使层间绝缘膜13的第2层为PSG膜或NSG膜来代替BPSG膜12的情况下，也可以通过利用氢氟酸水溶液或稀氢氟酸水溶液进行的前处理，使接触孔14的PSG膜或NSG膜的部分的宽度相对变宽。
接下来，如图5所示，作为势垒金属15，沿着接触孔14的内壁依次形成钛膜和氮化钛膜(步骤S8)。钛膜和氮化钛膜可以通过溅射或CVD(Chemical Vapor Deposition：化学气相沉积)而形成。如上所述，通过在步骤S7的处理时使接触孔14的在BPSG膜12的部分14a的宽度w1变宽，从而在步骤S8的处理中不会发生势垒金属15局部地变厚生长，而能够以均匀的厚度形成势垒金属15。
步骤S8的处理优选在步骤S7的处理后，在例如24小时以内进行。其理由是因为，在将步骤S7的处理后的半导体基板10放置(保存)超过24小时的情况下，在从接触孔14露出的硅面再次形成对半导体装置的特性造成不良影响的程度的厚度的自然氧化膜。在步骤S8的处理前暂时保存步骤S7的处理后的半导体基板10的情况下，半导体基板10的保存场所只要不是主动吹出氧的环境即可，可以是与大气接触的环境。
接下来，通过退火(热处理)形成势垒金属15与半导体基板10的欧姆性的接触(步骤S9)。接下来，如图6所示，使用CVD法，通过六氟化钨(WF6)与氢(H2)的还原反应而使钨膜16在势垒金属15上生长，在接触孔14的内部埋入钨膜16(步骤S10)。在步骤S10的处理中，通过在接触孔14的内壁(侧壁和底面)上使钨膜16生长，并且接触孔14的对置的各侧壁上的钨膜16彼此面接触而填埋该侧壁上的钨膜16间的间隙，从而在接触孔14的内部填充钨膜16。
如上所述，通过在步骤S7的处理时使接触孔14的在BPSG膜12的部分14a的宽度w1变宽，从而减小接触孔14的深宽比。因此，在步骤S10的处理中，在接触孔14的内壁上生长的钨膜16彼此在接触孔14的对置的上端部上接触而闭合接触孔14之前，能够使接触孔14的对置的各侧壁上的钨膜16彼此面接触。因此，能够在不在钨膜16的内部产生空洞的情况下利用钨膜16几乎完全埋入到接触孔14的内部(参照图7)。
接下来，对钨膜16进行蚀刻，仅在接触孔14的内部的势垒金属15上残留钨膜16(步骤S11)。例如步骤S10的处理中即使假设在钨膜16的内部产生空洞，该空洞也会在通过步骤S11的蚀刻使上部开口而在该蚀刻后的钨膜16的表面以成为槽20(参照图9)出现的程度产生在距离钨膜16的表面浅的位置。因此，即使在步骤S10的处理时在钨膜16的内部产生空洞，也会通过步骤S11的处理将封入到该空洞的氟系气体释放到外部。
在图8示出在钨膜16的内部未产生空洞的情况，在图9中示出在步骤S10的处理时在钨膜16的内部产生的空洞在步骤S11的蚀刻后成为槽20而出现在钨膜16的表面的状态。其后向在钨膜16的表面产生的槽20中埋入发射极17。接下来，形成发射极17、p+型集电区8、集电极9等剩余的各部分。接下来，通过对半导体晶片进行切割(切断)而单片化成单个的芯片状，从而完成图1所示的半导体装置。
如上所说明，根据实施方式1，设置有依次层叠第1绝缘膜(HTO膜)和第2绝缘膜(BPSG膜)而得的层间绝缘膜，与第1绝缘膜相比，上述第2绝缘膜(BPSG膜)的用于形成势垒金属的前处理的湿式蚀刻所使用的含有氢氟酸或稀氢氟酸的水溶液的蚀刻速度更快。由此，通过在层间绝缘膜形成接触孔之后进行的前处理，从而能够使接触孔的在第2绝缘膜的部分的宽度阶梯状地大于在第1绝缘膜的部分的宽度，能够减小接触孔的深宽比。由此，即使形成微小图案的接触孔而实现单位单元的微小化，也能够沿着接触孔的内壁以均匀的厚度形成势垒金属。并且，在接触孔的内部，能够在钨膜的内部不产生空洞的情况下将成为接触插塞的钨膜埋入到势垒金属上。因此，能够形成微小图案的接触孔而实现单位单元的微小化。并且，能够防止在作为将正面电极与半导体基板电连接的接触插塞的钨膜的内部包入对元件特性造成不良影响的氟系气体，因此能够提高半导体装置(产品)的可靠性。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，本发明可以适用于介由接触插塞形成正面电极与半导体基板的接触的各种元件。具体而言，本发明也能够适用于例如MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：具备由金属-氧化膜-半导体这3层结构构成的绝缘栅的MOS型场效应晶体管)、RC-IGBT(Reverse Conducting IGBT：反向导通IGBT)。另外，本发明还能够适用于平面栅极结构来代替沟槽栅结构。另外，本发明使导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上，本发明的半导体装置及半导体装置的制造方法对介由接触插塞形成正面电极与半导体基板的接触的半导体装置有用，特别适用于沟槽栅型IGBT。

Claims (23)

1.一种半导体装置，其特征在于，具备：
第2导电型的第1半导体区，其设置于第1导电型的半导体基板的第1主面的表面层；
第1导电型的第2半导体区，其是所述半导体基板的除所述第1半导体区以外的部分；
元件结构，其设置于所述半导体基板的第1主面侧，且具有所述第1半导体区与所述第2半导体区的pn结；
层间绝缘膜，其设置于所述半导体基板的第1主面上，且覆盖所述元件结构；
接触孔，其是将所述层间绝缘膜选择性地开口而成，并且选择性地露出所述半导体基板的第1主面；
第1金属膜，其沿着所述接触孔的内壁而设置，与所述半导体基板的紧贴性高，且与所述半导体基板进行欧姆接触；
第2金属膜，其在所述接触孔的内部埋入到所述第1金属膜上；以及
第1电极，其设置在所述层间绝缘膜和所述第2金属膜上，且介由所述第2金属膜和所述第1金属膜而与所述第1半导体区电连接，
所述层间绝缘膜具有：
第1绝缘膜，其设置于所述半导体基板的第1主面上，以及
第2绝缘膜，其设置于所述第1绝缘膜上，且由对氢氟酸或稀氢氟酸的蚀刻速度比所述第1绝缘膜快的绝缘材料构成，
所述接触孔在侧壁具有台阶，所述台阶的在所述第2绝缘膜的部分的宽度阶梯状地大于在所述第1绝缘膜的部分的宽度，
所述接触孔的在所述第1绝缘膜的部分的深宽比为0.5以上且1.5以下，
所述接触孔的在所述第2绝缘膜的部分的深宽比为0.5以上且1.5以下。
2.根据权利要求1所述的半导体装置，其特征在于，所述接触孔的在所述第2绝缘膜的部分的截面形状为靠所述第1电极侧的宽度比靠所述第1绝缘膜侧的宽度宽的梯形。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述接触孔的在所述第1绝缘膜的部分的截面形状为靠所述第2绝缘膜侧的宽度比靠所述半导体基板侧的宽度宽的梯形。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述接触孔的在所述第1绝缘膜的部分的宽度为0.3μm以上且1.0μm以下。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述第1绝缘膜为硅玻璃膜。
6.根据权利要求5所述的半导体装置，其特征在于，所述第1绝缘膜含有磷，或者含有磷和硼。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第2绝缘膜为高温氧化膜或热氧化膜。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述第1金属膜以钛为主要成分。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述第2金属膜以钨为主要成分。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
第3半导体区，其以与所述第2半导体区接触的方式设置于所述半导体基板的第2主面的表面层；以及
第2电极，其与所述第3半导体区电连接，
所述元件结构具有：
所述第1半导体区；
第1导电型的第4半导体区，其选择性地设置于所述第1半导体区的内部；
栅极绝缘膜，其以与所述第1半导体区的、位于所述第2半导体区与所述第4半导体区之间的区域接触的方式设置；以及
栅电极，其隔着所述栅极绝缘膜设置在所述第1半导体区的相反侧。
11.一种半导体装置的制造方法，其特征在于，包括：
第1工序，在第1导电型的半导体基板的第1主面的表面层形成第2导电型的第1半导体区，在所述半导体基板的第1主面侧形成元件结构，所述元件结构具有所述第1半导体区与第1导电型的第2半导体区的pn结，所述第2半导体区是所述半导体基板的除所述第1半导体区以外的部分；
第2工序，在所述半导体基板的第1主面上形成覆盖所述元件结构的层间绝缘膜；
第3工序，在所述层间绝缘膜上形成抗蚀剂膜，所述抗蚀剂膜在预定位置开口；
第4工序，将所述抗蚀剂膜作为掩模进行蚀刻，选择性地除去所述层间绝缘膜而形成选择性地露出所述半导体基板的第1主面的接触孔；
第5工序，除去所述抗蚀剂膜；
第6工序，通过使用了含有氢氟酸或稀氢氟酸的水溶液的湿式蚀刻，除去覆盖所述半导体基板的第1主面的、在所述接触孔露出的部分的自然氧化膜；
第7工序，沿着所述接触孔的内壁形成第1金属膜，所述第1金属膜与所述半导体基板的紧贴性高且与所述半导体基板进行欧姆接触；
第8工序，在所述接触孔的内部，在所述第1金属膜上埋入第2金属膜；以及
第9工序，在所述层间绝缘膜和所述第2金属膜上形成第1电极，介由所述第2金属膜和所述第1金属膜将所述第1半导体区与所述第1电极电连接，
所述第2工序包括：
在所述半导体基板的第1主面上形成第1绝缘膜作为所述层间绝缘膜的工序；以及
在所述第1绝缘膜上形成第2绝缘膜作为所述层间绝缘膜的工序，所述第2绝缘膜由对所述水溶液的蚀刻速度比所述第1绝缘膜快的绝缘材料构成，
在所述第6工序中，通过所述湿式蚀刻，在所述接触孔的侧壁形成台阶，使所述接触孔的在所述第2绝缘膜的部分的宽度阶梯状地大于在所述第1绝缘膜的部分的宽度。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述第6工序中，通过所述湿式蚀刻，使所述接触孔的在所述第1绝缘膜的部分的深宽比为0.5以上且1.5以下。
13.根据权利要求11或12所述的半导体装置的制造方法，其特征在于，在所述第4工序中，使所述接触孔的在所述第2绝缘膜的部分的深宽比为0.5以上且1.5以下。
14.根据权利要求11～13中任一项所述的半导体装置的制造方法，其特征在于，在所述第4工序中，通过各向异性蚀刻形成所述接触孔。
15.根据权利要求11～13中任一项所述的半导体装置的制造方法，其特征在于，在所述第4工序中，通过各向同性蚀刻形成所述接触孔。
16.根据权利要求11～15中任一项所述的半导体装置的制造方法，其特征在于，在所述第4工序中，使所述接触孔的在所述第1绝缘膜的部分的宽度为0.3μm以上且1.0μm以下。
17.根据权利要求11～16中任一项所述的半导体装置的制造方法，其特征在于，在所述第7工序中，通过溅射法形成所述第1金属膜。
18.根据权利要求11～16中任一项所述的半导体装置的制造方法，其特征在于，在所述第7工序中，通过化学气相生长法形成所述第1金属膜。
19.根据权利要求11～18中任一项所述的半导体装置的制造方法，其特征在于，所述第1绝缘膜为硅玻璃膜。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，所述第1绝缘膜含有磷，或者含有磷和硼。
21.根据权利要求11～20中任一项所述的半导体装置的制造方法，其特征在于，所述第2绝缘膜为高温氧化膜或热氧化膜。
22.根据权利要求11～21中任一项所述的半导体装置的制造方法，其特征在于，所述第1金属膜以钛为主要成分。
23.根据权利要求11～22中任一项所述的半导体装置的制造方法，其特征在于，所述第2金属膜以钨为主要成分。
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