JP2007074006A - 高耐圧半導体装置およびその製造方法 - Google Patents

Abstract

【課題】トレンチゲート間にエミッタトレンチを埋込むことにより、飽和電圧を減少させ、また半導体基板へのキャリア注入を増加させ、さらに若干降伏電圧を増加させることにより、高耐圧半導体装置の特性の向上を図ることを目的とする。
【解決手段】ゲートトレンチ７０の間に、ゲートトレンチ７０のゲートトレンチ溝７ａと同じ深さを有するエミッタトレンチ溝８０ａと、このエミッタトレンチ溝８０ａの内表面を覆うように形成されたエミッタ絶縁膜８０ｂと、エミッタトレンチ溝８０ａを充填するようにドープドポリシリコンなどからなるエミッタトレンチ電極８０ｃとを有するエミッタトレンチ８０が設けられている。
【選択図】図３０

Description

この発明は、高耐圧半導体装置およびその製造方法に関し、より特定的には、高電圧インバータなどに使用される高耐圧半導体装置およびその製造方法に関するものである。

近年、高電圧インバータなどに使用される高耐圧半導体装置は、高電圧インバータの動作効率や動作制御性能を向上させるために、高速動作、低オン電圧の向上が求められている。従来、数千ボルトクラスの領域においては、主としてＧＴＯ（Gate Turn-Off）サイリスタ素子が使用されていた。しかし、近年、装置の高速化が可能なＩＧＢＴ（Insulated Gate Bipolar Transistor）素子の高耐圧化が検討されるようになってきている。

最近は、微細加工によって電子の供給能力を高めることのできるゲートトレンチタイプのＩＧＢＴ素子の開発が進められている。しかし、高速動作、低オン電圧を実現させると、耐圧が低下するなどの問題があり、この限界をさらに高める必要がある。

ここで、図４９を参照して、従来検討されてきたゲートトレンチ型高耐圧ＩＧＢＴの構造について説明する。

なお、図４９は、ゲートトレンチ型高耐圧ＩＧＢＴの概略断面図である。このゲートトレンチ型高耐圧ＩＧＢＴの構造は、低不純物濃度のｎ^-シリコン基板１と、このｎ^-シリコン基板１の第１の主面（図中においては上側の面）に設けられたｐ型の不純物拡散領域からなるｐウェル４とを有している。ｐウェル４からｎ^-シリコン基板１にかけて、その深さと同程度のピッチで第１の主面側から設けられたゲートトレンチ溝７ａと、そのゲートトレンチ溝７ａの内部表面に設けられた酸化膜などのゲート絶縁膜７と、さらにゲート絶縁膜７の内側に設けられたゲート電極８とからなるゲートトレンチ７０が設けられている。

ゲートトレンチ７０の第１の主面に接するｐウェル４には、ｎ型の高濃度不純物拡散領域からなるｎ⁺エミッタ領域５が設けられている。

ゲートトレンチ７０のゲート電極８とゲート絶縁膜７との第１の主面に露出した部分を覆うように、シリケートガラス膜１９が設けられている。さらに、第１の主面の表面全面を覆うように、かつｎ⁺エミッタ領域５およびｐウェル４と電気的に接続される金属膜などからなるエミッタ電極１０が形成されている。

一方、ｎ^-シリコン基板１の第２の主面（図中では下側の面）には、ｎ⁺の不純物拡散領域からなるｎバッファ層２が設けられ、このｎバッファ層２の表面に、ｐ⁺型の不純物拡散領域からなるｐコレクタ領域３が形成されている。さらに、このｐコレクタ領域３の表面には、金属膜などからなるコレクタ電極１１が設けられている。なお、ｎバッファ層２は、いわゆるパンチスルータイプの設計として半導体装置の性能を高めるために導入されるもので、必ずしも設ける必要はない。

次に、上記構造よりなるゲートトレンチ型高耐圧ＩＧＢＴの動作について以下説明する。まず、オフ状態動作について説明する。ゲート電極８とエミッタ電極１０との間にゲートしきい値電圧よりも十分低い電圧を印加した状態で、コレクタ電極１１とエミッタ電極１０との間に電圧を印加する。これにより、ｎ^-シリコン基板１とｐウェル４との接合が逆バイアス状態になり、主にｎ^-シリコン基板１側に空乏層が広がる。ｐウェル４のゲートトレンチ７０に接した面は、ゲート電位が低いことから、ｐウェル４内のホールが引きつけられて蓄積し、ゲートトレンチチャネルはオフ状態となる。

次に、オン状態動作について説明する。ゲート電極７とエミッタ電極１０との間にゲートしきい値電圧よりも十分高い電圧を印加した状態で、コレクタ電極１１とエミッタ電極１０との間に電圧を印加する。これにより、ｐウェル４のゲートトレンチ７０に接した面は、ゲート電位が高いことからｐウェル４内の電子が引きつけられて、ｎ反転し、トレンチチャネルが形成される。これによって、ｎ⁺エミッタ領域５からトレンチチャネルを通ってｎ^-シリコン基板１内に電子が供給され、正電位のｐコレクタ層３に向かって電子が流れる。

電子がｐコレクタ層３に流れ込むと、ｐコレクタ層３からｎバッファ層２にホールが注入される。このホールは、ｎ^-シリコン基板１内で伝導率変調を起こすとともに、ｎ^-シリコン基板１内のライフタイムが十分長いと、トレンチチャネルの近傍まで到達し、電位の低いｐウェル４に吸い込まれることになる。

次に、上記のようなオン状態からオフ状態に移行する際のいわゆるターンオフ状態について説明する。このような高耐圧スイッチング素子の代表的な応用であるインバータ回路においては、誘導性負荷を制御する場合が多い。図５０は、従来のゲートトレンチ型高耐圧ＩＧＢＴにおける誘導性負荷を制御した場合のターンオフ動作を評価した結果を示したものである。

ゲート容量に蓄えられた電荷が減少し、ゲート電圧が低下して、ゲートトレンチ型高耐圧ＩＧＢＴが負荷電流を十分に流せなくなると、コレクタ電圧が上昇する。コレクタ電圧が、インバータ回路における母線電圧の３０００Ｖを超えると、母線回路に負荷電流がバイパスして、ゲートトレンチ型高耐圧ＩＧＢＴのコレクタ電流が減少する。オン状態のときに、ゲートトレンチ型高耐圧ＩＧＢＴのｎ^-シリコン基板１やｎバッファ層２に蓄えられていた過剰キャリアが掃き出されると、ゲートトレンチ型高耐圧ＩＧＢＴのコレクタ電流が流れなくなり、ターンオフ動作が完了する。

上述した、ゲートトレンチ型高耐圧ＩＧＢＴにおいて、まずオフ状態においては、以下に示す問題を有している。コレクタ電極１１とエミッタ電極１０との間には、空乏層内部から発生するわずかな漏れ電流が流れるだけで、高いインピーダンスを示す。

コレクタ電圧を増していくと、空乏層がさらに広がってｎバッファ層２に達する。電圧の上昇に伴ってＩＧＢＴ内部の電界が強くなるが、ゲートトレンチ７０の底部の電位はほぼゲート電極８と同じ電位であるのに対して、これと同じ深さ位置におけるｐウェル４下方のｎ^-シリコン基板１の電位は、その位置からｐウェル４までの間のドナーイオンによって、ｐウェル４の電位（エミッタ電位）より上昇する。特に、ゲートトレンチ７０の底部コーナーの電界が強くなりやすい。

このとき、ＩＧＢＴの内部の電界が臨界電界を超えてインパクト発生が強く起こるようになると、コレクタ電極１１とエミッタ電極１０との間に急激に漏れ電流が増加して、ＩＧＢＴが降伏してしまう。

したがって、ＩＧＢＴに高耐圧を得るためには、臨界電界に達するまでに空乏層の中に存在する電圧降下を大きくする必要がある。そのために、ｎ^-シリコン基板１の厚みを厚くして、不純物濃度を下げるようにしたり、ゲートトレンチ７０の下部コーナーの電界を緩和して、臨界電界を高めるために、ゲートトレンチ７０の下部コーナーに丸みを持たせたり、ゲートトレンチ７０の間隔を狭めたりすることが行なわれている（下記非特許文献１参照）。

しかしながら、ゲートトレンチ７０の間隔を狭める方法は、単位面積当りのゲートトレンチ７０の面積が増加するために、ゲート容量が増加する問題や、ＩＧＢＴの製造上の加工限界の問題が顕在化してしまう。

次に、オン状態における問題点について説明する。ｎ^-シリコン基板１内の電子とホール密度が高められて、コレクタ電極１１とエミッタ電極１０との間は低いインピーダンスを示すが、ｐウェル４に吸い込まれるホールがかなりあるため、トレンチチャネルからｎ^-シリコン基板１への電子の注入が多少制限されることになる。

実用的なものとして検討されている従来のＩＧＢＴでは、図５１に示すように、エミッタ電極側よりもコレクタ電極側の方が高いキャリア密度分布を示している。

ここで、オン電圧を下げるためには、ｎ^-シリコン基板１の伝導率変調を強くすればよく、ｎ^-シリコン基板１内におけるキャリアのライフタイムが長く、トレンチチャネル側からの電子の供給が多いほど、また、ｐコレクタ層３側からのホールの供給が多いほどオン電圧は低くなる。しかし、特に数千ボルト級のＩＧＢＴでは、ｐコレクタ層３からのホールの供給をあまり多くすることは問題があるため、できるだけトレンチチャネル側からの電子の供給を多くするような設計をする必要がある。

ここで、トレンチチャネル側からの電子の供給を多くするには、ｐウェル４に流れ込むホールの量を減らす必要がある。その解決策として、従来は、
（ｉ）ゲートトレンチのピッチを狭める構造（非特許文献２参照）
（ii）ゲートトレンチを深く形成する構造（非特許文献２参照）
（iii）図４９に示すＩＧＢＴの構造において、ｐウェル４の下に、不純物濃度の高いｎ型層を設ける構造
（iv）ｐウェル４のエミッタコンタクトやｎエミッタ領域５のないゲートトレンチ７０の部分を通常のトレンチＩＧＢＴ部分の間に挿入した構造（図５２参照：非特許文献２，特許文献１参照）などの構造が提案されている。

しかしながら、これらの方針でＩＧＢＴの設計を進めていくと、（ｉ）、（ii）、（iv）の構造では、ゲート容量が増加し、（ii）、（iii）の構造では、降伏電圧が低下するという問題が生じてしまう。ここで、前者の問題については、幾何学的に、ゲート絶縁膜の面積比率が高くなることから自明である。後者の問題の例としては、たとえば（iii）の構造の可能性を調べるため、ｐウェル４の下に、不純物濃度の高いｎ型層の不純物濃度とその深さ位置とを各種変えて、４５００ボルト級のＩＧＢＴとして降伏電圧と飽和電圧とを評価した結果を、図５３に示す。なお、このときの基準ＩＧＢＴの構造パラメータは、ｎ^-シリコン基板１の不純物濃度が、１．３ｅ１３／ｃｍ³、厚さ６２５μｍとし、ゲートトレンチ７０のピッチが５μｍ、深さを５μｍとした。

図５３に示すように、基準のＩＧＢＴ（表中基準ＴＩＧＢＴと示す）に比べ、飽和電圧は確かに減少するが、その飽和電圧の減少が大きいほど、降伏電圧の減少も大きくなってしまい、実用的なｎ型層の不純物濃度とその位置との条件を見出すことができない。

次に、図５０を再び参照して、ターンオフ動作における問題点について以下説明する。コレクタ電圧（Ｖ_CE）が一旦１２００Ｖ程度まで速やかに上昇した後３０００Ｖ程度まで緩やかな上昇に変化する領域がある（図中Ｚで示す領域）。破線で示したスイッチング損失（Ｅ_OFF）の積算波形を参照すると、ターンオン損失の大部分が、このＺに示す領域で消費されていることがわかる。

なお、図５０に示すＩＧＢＴの特性として、飽和電圧が約３Ｖになるようにｐコレクタ層３からのホールの注入を制御した素子の波形を示している。ＩＧＢＴの構造パラメータは、シリコン基板の不純物濃度が１．０ｅ１３／ｃｍ³、厚さ４２５μｍ、ゲートトレンチピッチ５．３μｍ、深さ５μｍ、幅１μｍである。

この現象は、デバイスシミュレーションを用いたＩＧＢＴの内部状態の解析によって、ＩＧＢＴ内部に蓄積されたキャリアが掃き出されてコレクタ電圧が上昇するときに、ｎ^-シリコン基板１のコレクタ電極側の中性領域に多量にキャリアが蓄積されていると、エミッタ電極側からの空乏層の延びが遅れて、コレクタ電圧の上昇が緩やかになるものと解明している。

また、このとき空乏層内の電界が電流を構成するホールと電子との電荷密度の差で変調を受けて強化され、インパクト発生したキャリアが過渡的に電子電流を供給してターンオフを遅らせる現象も起こっている。

この現象を抑制して、ターンオフ損失を低減するためには、オン状態におけるｎ^-シリコン基板１のコレクタ電極側の中性領域への過剰なキャリア蓄積を避けるための設計をする必要がある。しかし、単に、ｐコレクタ層３からのホールの注入を抑制するだけでは、飽和電圧が上昇してしまい、オン状態損失が増加するという問題がある。
特開平７−５０４０５号公報 K Matsushita. I Omura and T Ogura." Blocking Voltage DesignConsideration for Deep Trench MOS Gate High Powr Devices "Proc. ISPSD'95 pp 256-260 M Kitagawa. A Nakagawa. K Matsushita. S Hasegawa. T Inoue. A Yahata and H Takenaka"4500V IEGTs having Switching Characteristics Superior to GTO"Proc. ISPSD' 95 pp 486-491

この発明の１つの目的は、ゲートトレンチ型高耐圧ＩＧＢＴのオフ状態時に、ゲート容量を増加せずに高耐圧を得るこのとできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明の他の目的は、ゲートトレンチ型高耐圧ＩＧＢＴのオン状態において、降伏電圧を減少させずに飽和電圧を減少させることのできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明のさらに他の目的は、ゲートトレンチ型高耐圧ＩＧＢＴのターンオフ動作において、ターンオフ損失を低減させることのできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明に基づいた高耐圧半導体装置の１つの局面においては、第１の主面と第２の主面とを有する第１導電型の半導体基板と、第１の主面に形成された第２導電型の第１不純物層と、この第１不純物層から半導体基板にかけて形成された溝部、この溝部の内表面を覆うように形成されたゲート絶縁膜およびこの溝部を充填するように導電体によって形成されたゲート電極を有するゲートトレンチと、第１不純物層の表面近傍において、ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、第１の主面を覆うように形成され、ゲートトレンチに対して絶縁膜を介在して、不純物領域と第１不純物層とに電気的に接続された第１主電極層と、第２の主面に形成された第２導電型の第２不純物層と、第２不純物層の表面に形成された第２主電極層と、を備えている。さらに、ゲートトレンチは、所定のピッチで複数設けられ、半導体基板のゲートトレンチによって挟まれた位置には、絶縁層が設けられている。

次に、この発明に基づいた高耐圧半導体装置の製造方法の１つの局面においては、主表面に絶縁層が形成された第１導電型の第１半導体基板が準備される。その後、絶縁層の上に第１導電型の第２半導体基板が貼り合されて、絶縁層が内部に挟み込まれた第１の主面と第２の主面とを有する半導体基板が形成される。

次に、この半導体基板の第１の主面に第２導電型の第１不純物層が形成される。その後、この第１不純物層の表面の所定の領域に第１導電型の不純物領域が形成される。

次に、第２の主面に第２導電型の第２不純物層が形成される。その後、不純物領域において、絶縁層に通ずる溝部が形成される。

次に、溝部に露出した絶縁層が除去される。その後、溝部の内部表面にエピタキシャル成長法により半導体基板と同じ不純物濃度を有するエピタキシャル成長層が形成される。

次に、溝部の内部のエピタキシャル成長層の表面にゲート絶縁膜が形成される。その後、溝部内部に導電体を充填し、ゲート電極が形成される。

次に、ゲート電極の前記第１の主面に露出した部分が絶縁膜で覆われる。その後、第１不純物層と前記不純物領域とに電気的に接続するように、第１の主面を覆うように第１主電極層が形成される。さらに、その後、第２の主面に第２主電極層が形成される。

次に、この発明に基づいた高耐圧半導体装置の製造方法の他の局面においては、主表面の上に所定のピッチで絶縁層が形成された第１導電型の第１半導体基板が形成される。その後、主表面に絶縁層が設けられたピッチで、かつ、絶縁層と同じ幅と厚さの凹部が形成された第１導電型の第２半導体基板が形成される。

次に、第１半導体基板の主表面と第２半導体基板の主表面とを貼り合せて、絶縁層が所定のピッチで挟み込まれた、第１の主面と第２の主面とを有する半導体基板が形成される。その後、半導体基板の第１の主面に第２導電型の第１不純物層が形成される。

次に、第１不純物層の表面の所定の領域に第１導電型の不純物領域が形成される。その後、第２の主面に第２導電型の第２不純物層が形成される。

次に、不純物領域において、絶縁層の間の領域を通過するように半導体基板に通ずる溝部が形成される。その後、溝部の内部表面に高抵抗の導電帯膜が形成され、加熱処理を行なうことにより高抵抗導電帯膜が形成される。

次に、溝部内部に導電体を充填し、ゲート電極が形成される。その後、ゲート電極の第１の主面に露出した部分が絶縁膜で覆われる。

次に、第１不純物層と不純物領域とに電気的に接続するように、第１の主面を覆うように第１主電極層が形成される。その後、第２の主面に第２主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法によれば、半導体基板のゲートトレンチの間の位置に、絶縁層が設けられることになる。

これにより、高耐圧半導体装置のオフ状態においては、この絶縁層が一種のキャパシタとして動作する。絶縁層の上側の表面には、電子が吸い寄せられて、強い負の空間電荷を形成する。半導体基板の下方からドナーイオンによって次第に強くなって本来第１不純物層に押し寄せる電界がこの強い負の空間電荷によって遮断され、絶縁層と第１不純物層との間の電界がほとんどない状態になる。これによって、絶縁層の上側の面の電位は、第１不純物層に接続された第１主電極とほぼ同電位まで低下する。

一方、ゲートトレンチの中は、第１主電極電位以下の低い電位になっており、ゲートトレンチ底のコーナー部で電界が強まっているものの、絶縁層の端が、ゲートトレンチ底のコーナー部に近いと、絶縁層下の電位が低下していることから、これらの間の電位差が減少して電界が緩和される結果、降伏電圧を改善させることが可能となる。

次に、高耐圧半導体装置のオン状態においては、絶縁層はホールが第１不純物層に吸い込まれるのを防ぐ働きをする。ゲートトレンチは強く正バイアスされているので、電子がゲートトレンチの壁に吸いつけられるとともに、ホールは跳ね返されるためゲートトレンチの壁面と絶縁層との間の隙間を通ることが難しく、第１不純物層に到達しにくい状況になる。このため、ホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、半導体基板に多量の電子とホールとが供給されて伝導度が向上し、飽和電圧を減少させることが可能となる。

また、たとえばこの高耐圧半導体装置をＩＧＢＴとして用いた場合、オン状態における第１導電型の半導体基板内のキャリア密度が増加すると、この半導体基板の導電率が増大して飽和電圧が低下するが、このとき第２導電型不純物層からのホール供給を減らして飽和電圧を元に戻すと、第２主電極側よりも第１主電極側の方がキャリア密度が高いような分布を示すようになる。

次に、高耐圧半導体装置のターンオフ時においては、ゲート電圧が低下して、チャネルが十分な電子を供給できなくなり、第２主電極層の電圧が上昇し始めたとき、半導体基板に蓄えられていた過剰なホールは、低電圧なゲートトレンチに向かって吸い寄せられ、ゲートトレンチの壁に沿って第１不純物層に到達し、第１主電極層に流出する。

したがって、もともとターンオフ時には、第１不純物層の下のゲートトレンチに囲まれた部分には大きな電流は流れないので、絶縁層がその箇所にあっても特に障害とはならない。次に、オン状態のときに、たとえばキャリア分布を持った素子をターンオフした場合、第１主電極層側に多く存在したホールは、第１主電極側から掃き出されるので、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、第２主電極電圧はやや緩やかに上昇を始める。

しかし、ある程度第２主電極電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進み、ホールの掃き出しによる空乏層の延びが速やかになる。これにより、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。その結果、ターンオフ損失が減少するとともに、これに伴なう高耐圧半導体装置の内部の温度上昇も低く抑えることが可能となる。

次に、この発明に基づいた高耐圧半導体装置の他の局面においては、 第１の主面と第２の主面とを有する第１導電型の半導体基板と、第１の主面の所定の領域において、第１の主面から半導体基板の深さ方向にかけて形成された第１溝部、第１溝部の内表面を覆うように形成されたゲート絶縁膜および溝部を充填するように導電体によって形成された電極を有するゲートトレンチと、第１の主面の近傍において、ゲートトレンチに近接するように形成された第１導電型の不純物領域と、第１の主面を覆うように形成され、ゲートトレンチに対して絶縁膜を介在して、不純物領域と半導体基板とに電気的に接続された第１主電極層と、第２の主面に形成された第２導電型の第２不純物層と、第２不純物層の表面に形成された第２主電極層とを備えている。

さらに、ゲートトレンチは所定のピッチで複数配置され、ゲートトレンチによって挟まれた位置には、第１の主面から半導体基板の深さ方向にかけて形成された第２溝部と、第２溝部の内表面を覆うように形成された絶縁膜と、第２溝部を充填し、第１主電極層と電気的に接続された第２電極とを有するエミッタトレンチを所定のピッチで複数含んでいる。

次に、この発明に基づいた高耐圧半導体装置の製造方法のさらに他の局面においては、第１の主面と第２の主面とを有する第１導電型の半導体基板が準備される。その後、半導体基板の第１の主面に第２導電型の第１不純物層が形成される。

次に、第１不純物層の表面の所定の領域に第１導電型の不純物領域が複数形成される。その後、第２の主面に第２導電型の第２不純物層が形成される。

次に、不純物領域において、半導体基板に通ずる第１溝部が形成される。その後、第２不純物層に挟まれた第１不純物層において半導体基板に通ずる第２溝部が形成される。

次に、第１溝部と第２溝部の内部表面に第１絶縁膜が形成される。その後、第１溝部および第２溝部内部に導電体が充填され、埋込ゲート電極および埋込エミッタ電極が形成される。

次に、埋込ゲート電極および埋込エミッタ電極の第１の主面に露出した部分が第２絶縁膜で覆われる。その後、埋込エミッタ電極の上に形成された第２絶縁膜に埋込エミッタ電極に通ずるコンタクトホールが開口される。

次に、第１不純物層と不純物領域と埋込エミッタ電極とに電気的に接続するように、第１の主面を覆うように第１主電極層が形成される。その後、第２の主面に第２主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法においては、ゲートトレンチの間に、第１主電極の電位と同電位に設定されるエミッタトレンチが設けられている。

この構造を用いることによって、さらに飽和電圧を減少させて、半導体基板へのキャリア注入を増加させることが可能となり、また降伏電圧においても、若干降伏電圧を増加させて、高耐圧半導体装置の性能を向上させることが可能となる。

また、本構造においては、エミッタトレンチが第１主電極の電位と同電位に設定されているため、ゲートトレンチの単位面積が減少するため、ゲート容量を大幅に減らせることが可能となる。特に、ゲートトレンチと第２主電極層間の容量（帰還容量）が小さくなることで、スイッチングが高速にできるようになり、スイッチング損失を減少させる効果を得ることが可能になる。このことは、大電力を扱うことが目的の高耐圧半導体装置においては、回路の動作および応答時間の向上の簡素化のために強く求められており、この点は極めて重要となる。

次に、この発明に基づいた高耐圧半導体装置のさらに他の局面においては、第１の主面と第２の主面とを有する第１導電型の半導体基板と、第１の主面の所定の領域に形成された第２導電型の第１不純物層と、第１不純物層が形成された領域において、第１不純物層から半導体基板にかけて形成された第１溝部と、第１溝部の内表面を覆うように形成されたゲート絶縁膜と、第１溝部を充填するように導電体によって形成された電極とを有するゲートトレンチと、第１不純物層の表面近傍において、ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、ゲートトレンチに対して絶縁膜を介在して、不純物領域と第１不純物層とに電気的に接続された第１の主面を覆うように形成された第１主電極層と、第２の主面に形成された第２導電型の第２不純物層と、第２不純物層の表面に形成された第２主電極層とを備えている。さらに、ゲートトレンチは所定のピッチで複数配置され、ゲートトレンチによって挟まれた位置には、第１不純物層から半導体基板にかけて形成された第２溝部と、第２溝部の内表面を覆うように形成された絶縁膜と、第２溝部を充填し第１主電極層と電気的に接続された第２電極とを有するエミッタトレンチが所定のピッチで複数設けられている。

次に、この発明に基づいた高耐圧半導体装置の製造方法のさらに他の局面においては、まず第１の主面と第２の主面とを有する第１導電型の半導体基板が準備される。

次に、第１の主面の所定の領域に第１導電型の不純物領域が形成される。その後、第２の主面に第２導電型の第２不純物層が形成される。次に、不純物領域の所定位置に、半導体基板に通ずる第１溝部が形成される。その後、第１不純物層に挟まれた半導体基板に、第２溝部が複数形成される。

次に、第１溝部と第２溝部との内部表面に第１絶縁膜を形成される。その後、第１溝部および第２溝部の内部に導電体が充填され、埋込ゲート電極および埋込エミッタ電極が形成される。

次に、埋込ゲート電極および埋込エミッタ電極の第１の主面に露出した部分が第２絶縁膜で覆われる。その後、埋込エミッタ電極の上に形成された第２絶縁膜に、埋込エミッタ電極に通ずるコンタクトホールが開口される。

次に、半導体基板と不純物領域と埋込エミッタ電極とに電気的に接続するように、第１の主面を覆うように第１主電極層が形成される。その後、第２の主面に第２主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法によれば、ゲートトレンチの間に、第１主電極層と同電位に設定されたエミッタトレンチが複数配置されている。この構造を用いることによって、たとえばゲートトレンチとエミッタトレンチの形状が同じであっても、ゲートトレンチとエミッタトレンチとの間隔をゲートトレンチのピッチに対する比率を必要な値まで減少させることができるため、容易に製造することが可能となる。

この発明に基づいた高耐圧半導体装置およびその製造方法のある局面によれば、半導体基板のゲートトレンチの間の位置に、絶縁層が設けられることになる。

これにより、高耐圧半導体装置のオフ状態においては、この絶縁層が一種のキャパシタとして動作する。絶縁層の上側の表面には、電子が吸い寄せられて、強い負の空間電荷を形成する。半導体基板の下方からドナーイオンによって次第に強くなって本来第１不純物層に押し寄せる電界がこの強い負の空間電荷によって遮断され、絶縁層と第１不純物層との間の電界がほとんどない状態になる。これによって、絶縁層の上側の面の電位は、第１不純物層に接続された第１主電極とほぼ同電位まで低下する。

一方、ゲートトレンチの中は、第１主電極電位以下の低い電位になっており、ゲートトレンチ底のコーナー部で電界が強まっているものの、絶縁層の端が、ゲートトレンチ底のコーナー部に近いと、絶縁層下の電位が低下していることから、これらの間の電位差が減少して電界が緩和される結果、降伏電圧を改善させることが可能となる。

次に、高耐圧半導体装置のオン状態においては、絶縁層はホールが第１不純物層に吸い込まれるのを防ぐ働きをする。ゲートトレンチは強く正バイアスされているので、電子がゲートトレンチの壁に吸いつけられるとともに、ホールは跳ね返されるためゲートトレンチの壁面と絶縁層との間の隙間を通ることが難しく、第１不純物層に到達しにくい状況になる。このため、ホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、半導体基板に多量の電子とホールとが供給されて伝導度が向上し、飽和電圧を減少させることが可能となる。

次に、高耐圧半導体装置のターンオフ時においては、ゲート電圧が低下して、チャネルが十分な電子を供給できなくなり、第２主電極層の電圧が上昇し始めたとき、半導体基板に蓄えられていた過剰なホールは、低電圧なゲートトレンチに向かって吸い寄せられ、ゲートトレンチの壁に沿って第１不純物層に到達し、第１主電極層に流出する。

したがって、もともとターンオフ時には、第１不純物層の下のゲートトレンチに囲まれた部分には大きな電流は流れないので、絶縁層がその箇所にあっても特に障害とはならない。次に、オン状態のときに、たとえば図４８の実線で示したキャリア分布を持った素子をターンオフした場合、第１主電極層側に多く存在したホールは、第１主電極側から掃き出されるので、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、第二主電極電圧はやや緩やかに上昇を始める。

しかし、ある程度第２主電極電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進み、ホールの掃き出しによる空乏層の延びが速やかになる。これにより、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。その結果、ターンオフ損失が減少するとともに、これに伴なう高耐圧半導体装置の内部の温度上昇も低く抑えることが可能となる。

次に、この発明に基づいた高耐圧半導体装置およびその製造方法の他の局面によれば、飽和電圧を減少させて、半導体基板へのキャリア注入を増加させることが可能となり、また降伏電圧においても、若干降伏電圧を増加させて、高耐圧半導体装置の性能を向上させることが可能となる。

また、本構造においては、エミッタトレンチが第１主電極の電位と同電位に設定されているため、ゲートトレンチの単位面積が減少するため、ゲート容量を大幅に減らせることが可能となる。このことは、大電力を扱うことが狙いの高耐圧半導体装置においては、ゲート容量の低減が高耐圧半導体装置の簡素化のために強く求められており、この点は極めて重要となる。特に、ゲートトレンチと第２主電極層間の容量（帰還容量）が小さくなることで、スイッチングが高速にできるようになり、スイッチング損失を減少させる効果を得ることが可能になる。

次に、この発明に基づいた高耐圧半導体装置およびその製造方法のさらに他の局面によれば、ゲートトレンチの間に、第１主電極層と同電位に設定されたエミッタトレンチが複数配置されている。この構造をもちいることによって、たとえばゲートトレンチとエミッタトレンチの形状が同じであっても、ゲートトレンチとエミッタトレンチとの間隔をゲートトレンチのピッチに対する比率を必要な値まで減少させることができるため、容易に製造することが可能となる。

（実施の形態１）
以下、この発明に基づいた実施の形態１における高耐圧半導体装置およびその製造方法について説明する。

まず、図１を参照して、本実施の形態１における高耐圧半導体装置としてのゲートトレンチ型高耐圧ＩＧＢＴの断面構造について説明する。このゲートトレンチ型高耐圧ＩＧＢＴ（以下単にＩＧＢＴと称す。）は、低不純物濃度のｎ^-シリコン基板１と、その第１の主面（図１では上側の面）に、ｐ型の不純物拡散領域からなるｐウェル４が形成されている。

また、ｎ^-シリコン基板１には、ｐウェル４を若干超える深さで、かつ、またその深さと同程度のピッチで第１の主面側から設けられたゲートトレンチ溝７ａと、そのゲートトレンチ溝７ａの内部表面に設けられた酸化膜などからなるゲート絶縁膜７と、さらにそのゲート絶縁膜７の内側に設けられたゲート電極８とからなるゲートトレンチ７０が所定のピッチで設けられている。

また、ゲートトレンチ７０の第１の主面に接するｐウェル４の表面には、高不純物濃度のｎ型の不純物拡散領域からなるｎ⁺エミッタ領域５が形成されている。ゲート電極８と絶縁膜７との第１の主面に露出した部分を覆うように酸化膜などからなる層間絶縁膜１９が設けられている。さらに、エミッタ領域５とｐウェル４とに電気的に接続され、第１の主面を覆うように金属膜などからなるエミッタ電極１０が設けられている。

一方、シリコン基板１の第２の主面（図では下側の面）に設けられたｎ型の不純物拡散領域からなるｎバッファ層２と、このｎバッファ層２の表面に設けられたｐ型の不純物拡散領域からなるｐコレクタ層３が形成されている。さらに、ｐコレクタ層３の表面には、金属膜などからなるコレクタ電極１１が形成されている。なお、ｎバッファ層２は、いわゆるパンチスルータイプの設計として性能を高めるために導入されるものであって、必ずしも設けなければならないものではない。

さらに、本実施の形態１におけるＩＧＢＴの構造の特徴として、ゲートトレンチ７０によって挟まれるｎ^-シリコン基板１の領域には、シリコン酸化膜などからなる絶縁層１５が設けられている。

なお、図１に示すＩＧＢＴの構造パラメータは、ｎ^-シリコン基板１の不純物濃度は１．０ｅ１３／ｃｍ³、ｎ^-シリコン基板の厚さ（Ｄ）は４２５μｍであり、ゲートトレンチ７０のピッチは５．３μｍ、深さ（ｄ）は５μｍ、幅（Ｗ）は１μｍである。

ここで、絶縁層１５の厚さ（Ｙ′）や位置（ｄｘ）はＩＧＢＴの特性を決定付ける重要な要素となる。

まず、絶縁層１５の縦方向の位置（Ｙ）を変化させて、降伏電圧と飽和電圧とがどのように変化するかを評価した結果を、図２に示す。なお、図２において、基準ＴＩＧＢＴと示しているものは、図４７で示した絶縁層１５が設けられていないＩＧＢＴの場合を示している。

図２に示されるように、絶縁層１５を設けることにより、飽和電圧は減少するが、この飽和電圧の点からは、絶縁層１５の縦方向の配置位置（Ｙ）は、ゲートトレンチ７０の底よりも浅くする方がよいことがわかる。

一方、降伏電圧の点では、絶縁層１５の厚さ（Ｙ′）を０．３μｍ以下程度に薄くすると、従来のＩＧＢＴの構造のものよりも改善されることがわかる。

絶縁層１５の厚さ（Ｙ′）に関しては、降伏電圧と飽和電圧との間に多少トレードオフの関係が見られるが、ＩＧＢＴにおいては、降伏電圧を優先させるため、絶縁層１５の厚さは薄い方がよいといえる。

なお、図２に示すデータにおいては、ゲートトレンチ７０のゲート絶縁膜７の厚さを０．０７５μｍとしたので、ゲート絶縁膜７と絶縁層１５との膜厚との関係は、ゲート絶縁膜７の厚さの４倍以下程度が適当であるといえる。なお、この例においては、ゲートトレンチ７０の壁面から絶縁層１５までの距離（ｄｘ）を０．２μｍとした。

次に、絶縁層１５の横方向の配置位置（Ｘ）を変えて、降伏電圧と飽和電圧とがどのように変化するかを評価した結果を図３に示す。図３に示すデータより、ゲートトレンチ７０の壁面から絶縁層１５までの距離（ｄｘ）は短い方が飽和電圧の減少効果が大きくなり、降伏電圧は、わずかな変化ではあるが、ｄｘが０．２μｍ程度で極大値を示していることがわかる。

次に、図４７に示す従来のＩＧＢＴの構造と、図１に示す本実施の形態１におけるＩＧＢＴの構造とにおいて、ゲートトレンチ７０のピッチを変えた場合に、降伏電圧と飽和電圧とがどのように変化するかを評価した結果について、図４に示す。図４において、２×ＴＩＧＢＴは、図４７に示す従来の構造のＩＧＢＴのトレンチゲート７０のピッチを２倍にした場合を示し、２×Ｂ．Ｏ．ＴＩＧＢＴは、図１に示すＩＧＢＴのピッチを２倍にした場合を示している。

図４から、従来の構造のＩＧＢＴにおいては、ゲートトレンチ７０のピッチを広げると飽和電圧が増加し、降伏電圧が低下して、ＩＧＢＴの性能が悪化することがわかる。一方、本実施の形態におけるＩＧＢＴの構造では、降伏電圧はピッチを広げた方が若干であるが改善し、飽和電圧は１０倍（本実施の形態においては５３μｍ）程度までは減少し、２０倍にすると増加に転ずることがわかる。

なお、絶縁層１５とｎ^-シリコン基板１との界面再結合速度が大きいと、飽和電圧が極小になるピッチは狭くなるとともに、飽和電圧の低減効果も少ないことがわかっている。

次に、ゲートトレンチ７０のピッチと、ゲートトレンチ７０の側壁から絶縁層１５までの距離（ｄｘ）を組合せて変化させた場合の降伏電圧と飽和電圧との変化についての評価を図５に示す。

図５より、ゲートトレンチ７０のピッチが５．３μｍの場合、ｄｘを１μｍまで大きくすると、飽和電圧が増加するが、ゲートトレンチ７０のピッチを４倍に広げることで、飽和電圧をピッチが５．３μｍ、ｄｘ＝０．２μｍの場合と同程度まで改善させることが可能であることがわかる。

したがって、ＩＧＢＴの製法において、ゲートトレンチ７０と絶縁層１５とを非自己整合的に作る場合、ｄｘを大きくする必要が出てくる場合があるが、このような場合でも、ｄｘ＝１μｍ程度までならば、ＩＧＢＴの性能を保証することができる。

以上のように、ゲートトレンチ７０の壁面と絶縁層１５との間隔ｄｘは、キャリア密度向上のためには、ゲートトレンチ７０のピッチに対して十分短いことが必要で、２０分の１程度にすると大きな効果が得られるが、加工精度の観点から、ｄｘを小さくできない場合では、１０分の１程度以下でも十分な効果が得られることがわかる。

次に、上記本実施の形態におけるＩＧＢＴの特性を踏まえて、降伏電圧と飽和電圧とを最適化したパラメータの組合せの１つを用いて構成したゲートトレンチ型高耐圧ＩＧＢＴの飽和電圧特性を、従来構造のＩＧＢＴと比較した場合について図６中に○印付き波形に示す。本実施の形態におけるＩＧＢＴにおいては、トレンチゲート７０のピッチが５．３μｍ、深さが５μｍ、幅が１μｍであり、またＸ＝０．７μｍ、ｄｘ＝０．２μｍまた絶縁層の厚さ（Ｙ′）は０．２μｍであり、その深さ（Ｙ）は、３．５μｍの場合を示している。また、コレクタ電流密度１００Ａ／ｃｍ²における飽和電圧が約３Ｖになるように、ｐコレクタ層３からのホール注入を制御している。

図６からわかるように、本実施の形態におけるＩＧＢＴによれば、低い電流密度で低飽和電圧になり、実際の回路への応用で問題になる実用電流密度（定格より低い）でのオン状態損失が低くなる利点がある。

また、上述したＩＧＢＴを用いて、誘導負荷のターンオフ動作を評価した結果について図７に示す。従来構造における図４８に示した評価と比較して、飽和電圧がほぼ同じであるにもかかわらず、ターンオフ損失が約４０％まで減少していることがわかる。

特に、従来構造において問題であったコレクタ電圧（Ｖｃｅ）が１２００Ｖを超えたあたりからの電圧上昇の遅延がほぼ解消している。なお、オン状態がターンオフ完了までの内部温度上昇を計算した結果によれば、本実施の形態におけるＩＧＢＴの方が、４０％ほど温度上昇が少ないことも明らかになった。

次に、上述した実施の形態１におけるＩＧＢＴの製造方法の第１の具体例について図９〜図２０を参照して説明する。なお図９〜図２０は、図１に示すＩＧＢＴの断面構造に従った工程図である。

まず図９を参照して、不純物濃度が２００〜１０００Ω・ｃｍのｎ^-シリコン基板（厚さ４００〜６３０μｍ）１Ａの上に、厚さｔ_OXの酸化膜からなる絶縁層１５を形成する。なおこの絶縁層１５は、８２０〜１２１５℃の条件で、ウエットまたはドライ酸化によって形成される。また、絶縁層１５の膜厚ｔ_OXは、ゲートトレンチ７０内部に形成されるゲート絶縁膜７の膜厚の４倍以下であることが好ましい。

一方、ｎ^-シリコン基板１Ａと同じ不純物濃度を有するｎ^-型のシリコン基板（厚さ３〜５０μｍ）１Ｂを準備する。

次に、図１０を参照して、ｎ^-シリコン基板１Ａの上の絶縁層１５の上にシリコン基板１Ｂを貼り合せて、ｎ^-シリコン基板１を完成させる。

なお、以下ｎ^-シリコン基板１の上側の面を第１の主面、下側の面を第２の主面と称する。

次に、図１１を参照して、シリコン基板１の第１の主面に、深さ１．５〜４．０μｍ、ｐ型の不純物のピーク濃度が１×１０¹⁵〜５×１０¹⁸ｃｍ^-3のｐウェル４を形成する。さらに、ｐウェル４の表面の所定の領域に、深さ０．８〜２．０μｍ、表面不純物濃度１×１０¹⁹〜１×１０²⁰ｃｍ^-3のｎ⁺エミッタ領域５を形成する。

一方、ｎ^-シリコン基板１の第２の主面側には、深さ１０〜３０μｍ、不純物のピーク濃度が１×１０¹⁴〜１×１０¹⁸ｃｍ^-3のｎ⁺バッファ層２と、深さ３〜１０μｍ、不純物のピーク濃度がｎバッファ層２よりも高いｐ⁺コレクタ層３を形成する。

次に、図１２を参照して、ｐウェル４の上に所定のパターンを有する酸化膜２６を形成し、この酸化膜２６をマスクにして、異方性ドライエッチングにより、絶縁層１５に通ずるゲートトレンチ溝７ａを開孔する。このとき、ゲートトレンチ溝７ａの幅（ｔ_W）は、０．８〜３．０μｍ程度とし、ゲートトレンチ溝７ａの深さは、３．０〜１５．０μｍ程度に形成する。なお、ゲートトレンチ溝７ａの深さは絶縁層１５の厚さ（ｔ_OX）により決定されるパラメータである。

次に、図１３を参照して、図１２に示すゲートトレンチ溝７ａを形成した後、ゲートトレンチ溝７ａに生成されるデポジション膜（図示せず）を除去する。このとき、同時に、絶縁層１５が、横方向に距離ｄｘだけ酸化膜が除去される。

次に、図１４を参照して、ゲートトレンチ溝７ａの内部に、エピタキシャル成長法により、厚さｄｘ、ｎ^-シリコン基板１と同じ不純物濃度を有するシリコン膜１６を形成する。このとき、図１５に示すように、エピタキシャル成長時における熱処理により、ｎ⁺エミッタ領域５およびｐウェル４の不純物が、シリコン層１６に拡散される。

なお、上述したエピタキシャル成長により形成したシリコン膜１６に代わって、ｎ^-シリコン基板１と同じ高抵抗のポリシリコンを用いても構わない。

次に、図１６を参照して、ゲートトレンチ溝７ａの内部に、熱酸化法などを用いて、ゲート絶縁膜７を形成する。このゲート絶縁膜７の膜厚と、絶縁層１５との膜厚の関係については、上述したように、絶縁層１５の膜厚が、ゲート絶縁膜７の膜厚の４倍以下程度になることが好ましい。

なお、ゲート絶縁膜７を形成する前に、ゲートトレンチ溝７ａを形成した後、等方性プラズマエッチングおよび犠牲酸化膜などの処理を行なうことで、トレンチＭＯＳの特性およびゲート絶縁膜７の特性を向上させることができる。これは、ゲートトレンチ溝７ａの開口部や、底部が角張っていると、ゲート酸化膜７の局所的な薄膜化や、電界集中が発生するためで、ゲートトレンチ溝７ａの開口部および底部を図１６に示すように丸めることで、電界集中の緩和を図ることが可能となる。

次に、図１７を参照して、ゲートトレンチ溝７ａの内部に、たとえばｎ型にドープしたポリシリコンなどの導電性材料８ａをＣＶＤ法等を用いて充填する。その後、図１８に示すように、ｎ⁺エミッタ領域５およびｐウェル４が露出するように、導電性材料８ａおよびゲート絶縁膜７をパターニングする。これにより、ゲートトレンチ溝７ａ、ゲート絶縁膜７およびゲート電極８からなるトレンチゲート７０が完成する。

その後、図１９を参照して、被覆性の良好なボロンおよびリンを含むシリケートガラス（ＢＰＳＧ）膜１９およびＣＶＤ酸化膜２０を形成する。その後、ｎ⁺エミッタ領域５およびｐウェル４が露出するように、シリケートガラス膜１９およびＣＶＤ酸化膜２０のエッチングを行ない、コンタクトホール２０Ａを形成する。

次に、図２０を参照して、コンタクトホール２０Ａを形成した後、ｎ^-シリコン基板１の第１の主面側全面に、ｎ⁺エミッタ領域５およびｐウェル４に電気的に接続するエミッタ電極１０を成膜する。

一方、シリコン基板１の第２の主面側においても、ｐコレクタ層３の上に、コレクタ電極１１を形成する。以上により、図１に示す本実施の形態１におけるＩＧＢＴが完成する。

次に、本実施の形態１におけるＩＧＢＴの製造方法の第２具体例について、図２１〜図２９を参照して説明する。

まず図２１（ａ）を参照して、不純物濃度が２００〜１０００Ω・ｃｍ程度のｎ^-シリコン基板１Ａの上に、幅がｔ_W＋２ｄｘの絶縁層１５からなるパターンを形成し、この絶縁層１５を用いて図２２（ａ）に示すようにｎ^-シリコン基板１Ａのパターニングを行ない、深さｔ_OXの凹部１Ｃを形成する。

一方、図２１（ｂ）を参照して、シリコン基板１Ａと同じ不純物濃度のｎ^-シリコン基板１Ｂの上に酸化膜などからなる絶縁層１５を膜厚ｔ_OX堆積し、絶縁層１５の上に開孔幅ｔ_w＋２ｄｘのパターンを有するレジスト膜２２を形成して、この絶縁層１５のパターニングを行ない、その後、図２２（ｂ）に示すようにレジスト膜２２の除去を行なう。

次に、図２３を参照して、ｎ^-シリコン基板１Ａの絶縁層１５を除去した後、ｎ^-シリコン基板１Ａおよび１Ｂを洗浄し、図２３に示すように貼り合せた後、Ｏ₂雰囲気中において、８５０〜１１００℃の加熱処理を行なう。

次に、図２４を参照して、上述した具体例１の図１１に示す工程と同一の工程を用いることによって、ｐウェル４、ｎ⁺エミッタ領域５、ｎバッファ層２およびｐコレクタ層３を形成する。なお、ｎバッファ層２およびｐコレクタ層３は、予めｎ^-シリコン基板１Ｂに形成しておいても構わない。

さらに、ｐコレクタ層３をｎ^-シリコン基板１の第２の主面全面に形成しているが、一部分にｎ型もしくは低不純物濃度のｐ^-拡散層を設けることで、ＩＧＢＴの特性を向上させることができる。

次に、図２５を参照して、ｐウェル４上に、所定の開口パターンを有するＣＶＤ酸化膜２６を形成し、この酸化膜２６をマスクにして、絶縁層１５の間を通過するように、ゲートトレンチ溝７ａを開口する。本実施の形態においては、ゲートトレンチ溝７ａの幅（ｔ_W）は０．８〜３．０μｍ程度に形成し、ゲートトレンチ溝７ａの深さは３．０〜１５．０μｍ程度に形成している。ここで、ゲートトレンチ溝７ａの深さは、絶縁層１５の厚みにより決定されるパラメータである。また、ゲートトレンチ溝７ａと絶縁層１５との間隔はｄｘである。

次に、図２６を参照して、ゲートトレンチ溝７ａの内部に、ゲート絶縁膜７を形成する。ここで、上述した具体例１と同様に、ゲート絶縁膜７を形成する前に、ゲートトレンチ溝７ａを形成した後、等方性プラズマエッチング、犠牲的酸化等の処理を行なうことで、ゲートトレンチ溝７ａの開口部と底部は丸くなり、かつゲートトレンチ溝７ａの側壁の凹凸が平坦化されるため、トレンチＭＯＳの特性およびゲート絶縁膜７の特性を向上させることが可能となる。

次に、図２７を参照して、ゲートトレンチ溝７ａの内部に、たとえばｎ型にドープしたポリシリコンなどからなる導電性材料８ａを堆積する。その後、図２８を参照して、導電性材料８ａおよびゲート絶縁膜７を所定の形状にパターニングし、ゲート電極８を完成させることによって、ゲートトレンチ溝７ａ、ゲート絶縁膜７およびゲート電極８からなるトレンチゲート７０を完成させる。その後、トレンチゲート７０のみを覆うようにシリケートガラス膜１９およびＣＶＤ酸化膜２０を形成するとともに、コンタクトホール２０Ａを形成する。

次に、図２９を参照して、ｎ^-シリコン基板１の第１の主面側に、ｎ⁺エミッタ領域５およびｐウェル４に電気的に接続されるエミッタ電極１０を形成するとともに、ｎ^-シリコン基板１の第２の主面側のｐコレクタ層３の表面側に、コレクタ電極１１を形成する。以上により、この第２実施例においても、図１に示すＩＧＢＴを形成することが可能となる。

以上、本実施の形態１におけるＩＧＢＴにおいては、まずオフ状態にあっては、絶縁層１５は一種のキャパシタとして動作する。絶縁層１５の上側の表面に電子が吸い寄せられて強い負の空間電荷を形成する。ｎ^-シリコン基板１の下方からドナーイオンによって次第に強くなって本来ｐウェル４に押し寄せる電界が、この強い負の空間電荷によって遮断され、絶縁層１５とｐウェル４との間の電界がほとんどない状態になる。これによって、絶縁層１５の上側の面の電位は、ｐウェル４に接続されたエミッタ領域５以下とほぼ同電位まで低下する。

絶縁層１５の下側の面の電位は、絶縁層１５の中での電圧降下の分だけ上昇するが、この電位上昇はほぼ絶縁層１５の厚さに比例するので、絶縁層１５を十分薄くすればわずかのものになる。一方、ゲートトレンチ７０の中は、エミッタ電位以下の低い電位になっており、ゲートトレンチ７０底のコーナー部で電界が強まっているが、絶縁層１５の端がトレンチ底コーナー部に近いと絶縁層１５下の電位が低下していることから、これらの間の電位差が減少して、電界が緩和される結果、降伏電圧を改善することができる。

このように、絶縁層１５下の電位がトレンチゲート７０の電位に近づくように、絶縁層１５の厚さは薄い方が降伏電圧の点では有利になるが、評価結果では、ゲートトレンチ７０のゲート絶縁膜７の厚さの４倍程度以下が最適であると考えられる。

また、ゲートトレンチ７０の壁面と絶縁層１５との距離ｄｘについては、絶縁層１５の厚さ程度が最適であり、あまり近づけてもかえって降伏電圧は低下する。また、絶縁層１５の深さ位置については、ゲートトレンチ７０の深さと同程度にあるのが降伏電圧の点で望ましい。

次に、ＩＧＢＴのオン状態においては、絶縁層１５は、ホールがｐウェル４に吸い込まれるのを防ぐ働きをする。ゲートトレンチ７０は、強く正バイアスされているため、電子がゲートトレンチ７０の壁に吸い付けられるとともに、ホールは跳ね返されるため、ゲートトレンチ７０の壁面と絶縁層１５との間の隙間（ｄｘ）を通ることが難しく、ｐウェル４に到達しにくい状況となる。

このため、エミッタ側のホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、ｎ^-シリコン基板１に多量の電子とホールが供給されて伝導度が向上し飽和電圧が減少する。したがって、この方法で飽和電圧を低くするためには、ゲートトレンチ７０の壁面と絶縁層１５の間の隙間を狭くする必要があり、かつ、そのため、絶縁層１５は、ゲートトレンチ７０より浅めに配置する必要がある。

また、ゲートトレンチ７０のピッチを広くすればピッチに対するｄｘの比率が低くなり、さらにホールがｐウェル４に到達しにくくなるのでキャリア密度が増加する。しかし、ピッチをあまり広くすると、その間で再結合によりホールが消滅するようになってかえってキャリア密度が低下するようになる。

以上のように、ＩＧＢＴのオン状態におけるエミッタ側のｎ^-シリコン基板１内のキャリア密度が増加すると、ｎ^-シリコン基板１の導電率が増大して飽和電圧が低下するが、このときｐコレクタ３からのホール供給を減らして飽和電圧を元に戻すと、図８に示すように、コレクタ電極側よりもエミッタ電極側の方がキャリア密度が高いような分布を示すようになる。

次に、ＩＧＢＴのターンオフ時の動作について検討する。一般に、ＩＧＢＴでは、ゲート電圧が低下してチャネルが十分な電子を供給できなくなり、コレクタ電圧が上昇し始めると、ｎ^-シリコン基板１に蓄えられていた過剰なホールは低電圧なゲートトレンチ７０に向かって吸い寄せられていく。その結果、ホールは、ゲートトレンチ７０の壁に沿ってｐウェル４に到達する。

したがって、もともとターンオフ時には、ｐウェル４の下のゲートトレンチ７０に囲まれた部分には大きな電流は流れないため、絶縁層１５がその箇所にあっても特に障害とはならない。

さて、オン状態のときに、図８に示したようなキャリア分布を持ったＩＧＢＴをターンオフすると、エミッタ電極側に多く存在したホールはエミッタ電極側から掃き出されるため、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、コレクタ電圧はやや緩やかに上昇を始める。

しかし、ある程度コレクタ電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進むため、ホールの掃き出しによる空乏層の延びが速やかになる。

また、従来の構造のＩＧＢＴと同様に、空乏層内の電界が電流を構成するホールと電子の電荷密度の差で変調を受けて強化され、インパクト発生したキャリアが過渡的に電子電流を供給してターンオフを遅らせる減少も起こるが、この場合、ホールと電子の密度差が若干少なくなるので、程度は弱くなっている。

その結果、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。したがって、図７で示したように、ターンオフ損失が減少するとともに、これに伴なうＩＧＢＴ内部の温度上昇も低く抑えることができる。

また、図７においては、ゲートトレンチピッチを基準の４倍に広くしているので、単位面積当りのゲートトレンチ数が低下した分、ゲート容量が４分の１に減少している。ターンオフ動作を評価するときのゲート駆動抵抗は、従来の図４８に示した基準ＩＧＢＴの場合の４倍に増やしているが、ターンオフは図７の本実施の形態によるものの方が若干早くなっており、ゲート容量の低減効果を見ることができる。

また、本実施の形態においては、ゲートゲートトレンチ溝のピッチを広くしても性能向上させることが可能となる。

また、本実施の形態における性能改善のポイントは、薄い絶縁層をゲートトレンチの底部コーナーに近づけて配置し、絶縁層の上側電位を低く保つことであることがわかる。このような条件は平面的に埋込んだ絶縁層でなくても実現可能であり、以下に示す実施の形態２および実施の形態３に示す応用的実施が可能となる。

（実施の形態２）
以下この発明に基づいた実施の形態２における高耐圧半導体装置およびその製造方法について説明する。

まず、図３０を参照して、本実施の形態２における高耐圧半導体装置としてのゲートトレンチ型高耐圧ＩＧＢＴの断面構造について説明する。なお、実施の形態１と同一符号は、同一の機能を有する。

実施の形態１におけるＩＧＢＴの構造と比較した場合、本実施の形態２におけるＩＧＢＴの構造によれば、ゲートトレンチ７０の間に、エミッタトレンチ８０が設けられている。

このエミッタトレンチ８０は、ゲートトレンチ７０のゲートトレンチ溝７ａと同じ深さを有するエミッタトレンチ溝８０ａと、このエミッタトレンチ溝８０ａの内表面を覆うように形成されたエミッタ絶縁膜８０ｂと、エミッタトレンチ溝８０ａを充填するようにドープドポリシリコンなどからなるエミッタトレンチ電極８０ｃとを有している。また、エミッタトレンチ電極８０ｃは、エミッタ電極１０と電気的に接続されている。

上述した構造よりなるＩＧＢＴにおいて、ゲートトレンチ７０とエミッタトレンチ８０との間の距離ｄｘを０．２μｍとした場合に、ゲートトレンチ７０のピッチを標準の５．３μｍと、２．４μｍとし、従来技術の構造で、降伏電圧と飽和電圧とを比較した結果について、図３１に示す。（なお、図中本構造によるものは、Ｄｕｍｍｙの記号で示す。ピッチが５．３μｍの標準のＴＩＧＢＴの場合は、ｄｘ＝４．３μｍに相当する。）
標準のＩＧＢＴに比べて、ｄｘを０．２μｍとしたものは、いずれも飽和電圧が減少して、シリコン基板１へのキャリア注入が増加している。また、降伏電圧も、若干増加して、ＩＧＢＴの性能が向上していることがわかる。

次に、上記構造よりなる実施の形態２におけるＩＧＢＴの製造方法について、図３２〜図４０を参照して説明する。なお図３２〜図４０は、図３０の断面構造に従った製造工程を示す図である。

まず図３２を参照して、不純物濃度が２００〜１０００Ω・ｃｍのｎ^-シリコン基板１を準備する。

次に、図３３を参照して、実施の形態１と同様の要領で、ｎ^-シリコン基板１の第１の主面側に、深さ１．５〜４．０μｍ、不純物ピーク濃度１×１０¹⁵〜５×１０¹⁸ｃｍ^-3のｐウェル４と、深さ０．８〜２．０μｍ、表面不純物濃度１×１０¹⁹〜１×１０²⁰ｃｍ^-3のｎ⁺エミッタ領域５を形成する。

また、ｎ^-シリコン基板１の第２の主面側に、深さ１０〜３０μｍ、ピーク濃度１×１０¹⁴〜１×１０¹⁸ｃｍ^-3のｎバッファ層２と、深さ３〜１０μｍ、不純物ピーク濃度がｎバッファ層２よりも高いｐコレクタ層３を形成する。

次に、図３４を参照して、ｎ⁺エミッタ領域５の位置に、ゲートトレンチ溝７ａと、ｎエミッタ領域５で挟まれた領域に、エミッタトレンチ溝８０ａを形成する。次に、図３５を参照して、ゲートトレンチ溝７ａおよびエミッタトレンチ溝８０ａを形成後、等方性プラズマエッチングおよび犠牲酸化膜などの処理を行なうことで、ゲートトレンチ溝７ａの開口部と底部およびエミッタトレンチ溝８０ａの開口部と底部とは丸くなり、かつゲートトレンチ溝７ａと、エミッタトレンチ溝８０ａの側壁の凹凸が平坦化されるため、ゲートトレンチ溝７ａおよびエミッタトレンチ溝８０ａの内表面に形成される絶縁膜の特性を向上させることが可能となる。

次に、図３６を参照して、ゲートトレンチ溝７ａおよびエミッタトレンチ溝８０ａの内部に、ゲート絶縁膜７およびエミッタ絶縁膜８０ｂとなるＳｉＯ₂などからなる絶縁膜７ｂを成膜する。

その後、図３７を参照して、ゲートトレンチ溝７ａおよびエミッタトレンチ溝８０ａの内部に、たとえばｎ型にドープしたポリシリコンなどからなる導電性材料８ｂを埋込む。

次に図３８を参照して、絶縁膜７ｂおよび導電性材料８ｂを所定の形状にパターニングし、ゲートトレンチ溝７ａ、ゲート絶縁膜７およびゲート電極８からなるゲートトレンチ７０と、エミッタトレンチ溝８０ａ、エミッタ絶縁膜８０ｂおよびエミッタトレンチ電極８０ｃからなるエミッタトレンチ８０を完成させる。

次に、図３９を参照して、シリケートガラスマーク１９およびＣＶＤ酸化膜２０を形成し、コンタクトホール２０Ａ，５０を開口する。図４１に、この時の上面パターン図を示す。コンタクトホール２０は、Ａ〜Ａ’’' およびＢ〜Ｂ’’’で囲む領域内に形成される。また、ｎ型ドープドポリシリコン８ｂは、Ａ〜Ａ’’' およびＢ〜Ｂ’’’間でエッチングされ電気的にｎ型ドープドポリシリコン８０ｃと８とは分離される。

その後、図４０に示すように、ｎ^-シリコン基板１の第１の主面側に、ｎ⁺エミッタ領域５、ｐウェル４およびエミッタトレンチ電極８０ｃに電気的に接続されるエミッタ電極１０を形成するとともに、シリコン基板１の第２の主面側のｐコレクタ層３の表面にも、コレクタ電極１１を形成する。これにより、本実施の形態２における図３０に示すＩＧＢＴが完成する。

なお、図４１の平面図に示すように、ｐウェル４とｎ⁺エミッタ領域５とを交互に配置させることによって、微細化したＩＧＢＴの構造を実現させることが可能となる。なお、図４１に示す構造は、図３９の上面パターン図である。

以上、本実施の形態２におけるＩＧＢＴにおいても、実施の形態１におけるＩＧＢＴと同様の作用効果を得ることができるとともに、さらにキャリア注入を高めかつ降伏電圧を確保するためには、単にｄｘを短くしておきさえすればよく、すべてのゲートトレンチをゲート電位にする必要がないことがわかる。

また、従来構造においても、ピッチを詰めて、ｄｘを短くすれば、本実施の形態２に示す構造と同様の効果が得られるように見られるが、本実施の形態においては、エミッタトレンチを用いることによって、単位面積当りのゲートトレンチの面積が減少するため、ゲート容量を大幅に減らせることが可能となる。特に、ゲート−コレクタ間の容量（帰還容量）が小さくなることで、スイッチングの高速化が可能となり、スイッチング損失を減少させる効果が得られる。なお、この効果は、本実施の形態に限らず上述した実施の形態１、後述する実施の形態３でも得ることができる。

さらに、大電力を扱うことが狙いの高耐圧半導体装置においては、ゲート容量の低減がシステムの簡素化のために強く求められており、本実施の形態における利点は実用上極めて重要となる。また、エミッタトレンチ構造は、ゲートトレンチとエミッタトレンチの区別が、トレンチ内に埋込まれた電極のとり方だけの違いで構成できるため、実施の形態１に示す構造よりも簡単な方法で製造することが可能となる。

（実施の形態３）
以下、この発明に基づいた実施の形態３における高耐圧半導体装置およびその製造方法について説明する。

まず、図４２を参照して、本実施の形態３における高耐圧半導体装置としてのＩＧＢＴの断面構造について説明する。なお、図４２において、実施の形態２と同一機能を有するものについては同一の符号を示している。また、図４２において、エミッタトレンチ８０の間にあるｐウェル４は、ＩＧＢＴの動作に関係しないので、必ずしも必要ではなく、ｎ^-シリコン基板１のままでも構わない。

本実施の形態３におけるＩＧＢＴの構造は、上述した実施の形態２におけるＩＧＢＴと比較した場合、ゲートトレンチ７０の間に１つのエミッタトレンチ８０を配置するのではなく、複数のエミッタトレンチ８０を連続して配置し、所定の箇所に、ゲートトレンチ７０を配置するようにしたものである。

この場合、ゲートトレンチ７０とエミッタトレンチ８０とが同じ形状であっても、ゲートトレンチ７０とエミッタトレンチの間隔ｄｘのゲートトレンチ７０のピッチに対する比率を、必要な値まで減少することができるため、上述した実施の形態２の構造よりもさらに容易に製造することができる利点がある。

たとえば、トレンチ幅とｄｘとをともに１μｍとし、ｄｘのゲートトレンチ７０のピッチに対する比率を１：２０にしたい場合は、エミッタトレンチの１０本おきにゲートトレンチ７０を配置すればよいことになる。このような構造を用いることによって、標準のゲートトレンチ型高耐圧ＩＧＢＴにくらべて、ゲート容量は約４分の１になり、また同一ピッチの従来の図５２に示す構造に比べるとゲート容量を１０分の１に低減することができる。

次に、上記構造よりなる実施の形態３におけるＩＧＢＴの製造方法について、図４３〜図４６を参照して説明する。なお、図４３〜図４６は、図４２の断面構造に従った製造工程を示す図である。

まず図４３を参照して、実施の形態２における図３２〜図３８に示す工程と同様の工程を用いて、ゲートトレンチ７０およびエミッタトレンチ８０を形成する。その後、図４４を参照して、ゲートトレンチ７０のゲート電極８の表面のみを覆うように酸化膜１８を形成する。

次に、図４５を参照して、ゲートトレンチ７０を覆うようにシリケートガラス膜１９およびＣＶＤ酸化膜２０を形成するとともに、エミッタトレンチ間において、露出するｐウェルのみを覆うようにシリケートガラス膜１０Ａを形成する。

次に、図４６を参照して、ｎ^-シリコン基板１の第１の主面側全面を覆うようにエミッタ電極１０を形成するとともに、ｎ^-シリコン基板１の第２の主面に形成されたｐコレクタ層３を覆うようにコレクタ電極１１を形成する。以上により、図４２に示す実施の形態３におけるＩＧＢＴが完成する。

以上、本実施の形態３におけるＩＧＢＴにおいても、実施の形態１および実施の形態２と同様の作用効果を得ることができる。なお、本実施の形態３に示す構造においても、装置の微細化のために、ｐウェル４とエミッタ領域５とを同一断面上にとることができない場合は、実施の形態２の図４１に示す平面構造を採用することは可能である。

ここで、図４２に示す断面構造に限らず、図４７および図４８に示す断面構造を有するＩＧＢＴの採用も可能である。図４７に示すＩＧＢＴは、ゲートトレンチ７０を２個連続して設け、その間に挟まれたｐウエル４のゲートトレンチ７０に接する部分にｎ⁺エミッタ領域５を設け、さらに、ゲートトレンチ７０の間に、エミッタトレンチ８０とｐウエル４とを各１個以上挟んで繰り返し設けるようにしたものである。この構造により、ｐウエル４の露出率が減少し、エミッタトレンチ８０からのキャリア供給能力を向上させることができる。また、図４８に示すように、エミッタトレンチ８０の両端部にｐウエル４を設けない構造を採用した場合でも図４７と同様の作用を得ることができる。

なお、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。したがって、上述した実施の形態１〜実施の形態３において、トレンチ構造を断面について説明してきたが、直線的なゲートトレンチ溝に限らず、リング状や、セル状のゲートトレンチ溝を用いたものにも適用することができる。

また、ｎ^-シリコン基板を用いたｎチャネル型ＩＧＢＴについて説明したが、極性を逆にしたｐチャネル型ＩＧＢＴについても同様に適用することができる。さらに、絶縁ゲートを用いるサイリスタ型の素子についても基板に対するキャリアの注入を増加する手法として利用することもできる。

したがって、本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明に基づく実施の形態１におけるゲートトレンチ型高耐圧ＩＧＢＴの断面構造図である。 本発明の実施の形態１における絶縁層１の縦方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態１における絶縁層の横方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態１と従来構造との、ＩＧＢＴのゲートトレンチピッチ仕様に対する降伏電圧と飽和電圧との依存性を比較する図である。 本発明の実施の形態１におけるゲートトレンチピッチと絶縁層の横方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態１に示す構造と従来構造との飽和電圧特性を比較する図である。 本発明の実施の形態１における誘導負荷ターンオフ特性を示す図である。 本発明の実施の形態１における縦方向の電子密度分布を示す図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第５製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第６製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第７製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第８製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第９製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第１０製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第１１製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例１におけるゲートトレンチ型高耐圧ＩＧＢＴの第１２製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第５製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第６製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第７製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第８製造工程を示す断面図である。 本発明に基づく実施の形態１の実施例２におけるゲートトレンチ型高耐圧ＩＧＢＴの第９製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの断面構造図である。 本発明の実施の形態２におけるＩＧＢＴと従来のＩＧＢＴよの、ゲートトレンチピッチ仕様に対する降伏電圧と飽和電圧との依存性を比較する図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第５製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第６製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第７製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第８製造工程を示す断面図である。 本発明に基づく実施の形態２におけるゲートトレンチ型高耐圧ＩＧＢＴの第９製造工程を示す断面図である。 本発明に基づく実施の形態２における図３９の上面パターン図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの他の第１断面図である。 本発明に基づく実施の形態３におけるゲートトレンチ型高耐圧ＩＧＢＴの他の第２断面図である。 背景技術におけるゲートトレンチ型高耐圧ＩＧＢＴの断面図である。 背景技術におけるＩＧＢＴの誘導負荷ターンオフ特性を示す図である。 背景技術におけるＩＧＢＴの縦方向の電子密度分布を示す図である。 背景技術におけるゲートトレンチ型高耐圧ＩＧＢＴの応用的構造を示す断面図である。 背景技術におけるゲートトレンチ型高耐圧ＩＧＢＴにおいて、ｐウェル下にｎ層を埋込んだ場合のｎ層仕様に対する降伏電圧と飽和電圧との依存性を示す図である。

符号の説明

１ ｎ^-シリコン基板、２ ｎバッファ層、３ ｐコレクタ層、４ ｐウェル、５ ｎ⁺エミッタ領域、７ ゲート絶縁膜、７ａ ゲートトレンチ溝、８ ゲート電極、１５ 絶縁層、１８ 絶縁膜、１９ シリケートガラス膜、２０ ＣＶＤ酸化膜、１０ エミッタ電極、１１ コレクタ電極、７０ ゲートトレンチ、８０ エミッタトレンチ、８０ａ エミッタトレンチ溝、８０ｂ エミッタ絶縁膜、８０ｃ エミッタトレンチ電極。

Claims (10)

1. 第１の主面と第２の主面とを有する第１導電型の半導体基板と、
   前記第１の主面に形成された第２の導電型の第１不純物層と、前記第１不純物層から前記半導体基板にかけて形成された第１溝部と、前記第１溝部の内表面を覆うように形成されたゲート絶縁膜と、前記第１溝部を充填するように導電体によって形成されたゲート電極と、を有するゲートトレンチと、前記不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、
   前記第１の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記不純物領域と前記不純物層とに電気的に接続された第１主電極層と、
   前記第２の主面に形成された第２導電型の第２不純物層と、
   前記第２不純物層の表面に形成された第２主電極層と、
   を備え、
   前記ゲートトレンチは所定のピッチで複数設けられ、前記ゲートトレンチによって挟まれた位置には、前記第１不純物層から前記半導体基板にかけて形成された第２溝部、前記第２溝部の内表面を覆うように形成された絶縁膜および前記第２溝部を充填し、前記第１主電極層と電気的に接続された第２電極を有するエミッタトレンチを含む、
   高耐圧半導体装置。
2. 前記エミッタトレンチの側壁と前記ゲートトレンチの側壁との間隔は、前記ゲートトレンチのピッチの１０分の１以下である、
   請求項１に記載の高耐圧半導体装置。
3. 第１の主面と第２の主面とを有する第１導電型の半導体基板と、
   前記第１の主面の所定の領域において、前記第１の主面から前記半導体基板の深さ方向にかけて形成された第１溝部、前記第１溝部の内表面を覆うように形成されたゲート絶縁膜および前記溝部を充填するように導電体によって形成された電極を有するゲートトレンチと、
   前記第１の主面の近傍において、前記ゲートトレンチに近接するように形成された第１導電型の不純物領域と、
   前記第１の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記不純物領域と前記半導体基板とに電気的に接続された第１主電極層と、
   前記第２の主面に形成された第２導電型の第２不純物層と、
   前記第２不純物層の表面に形成された第２主電極層と、
   を備え、
   前記ゲートトレンチは所定のピッチで複数配置され、
   前記ゲートトレンチによって挟まれた位置には、前記第１の主面から前記半導体基板の深さ方向にかけて形成された第２溝部、前記第２溝部の内表面を覆うように形成された絶縁膜および前記第２溝部を充填し、前記第１主電極層と電気的に接続された第２電極とを有するエミッタトレンチを所定のピッチで複数含み、
   前記半導体基板は、前記第１の主面から前記半導体基板の深さ方向にかけて第２導電型の第１不純物層をさらに含む、
   高耐圧半導体装置。
4. 前記第１導電型の不純物領域は、前記ゲートトレンチを挟むように一対設けられる、
   請求項３に記載の高耐圧半導体装置。
5. 前記エミッタトレンチの側壁と前記ゲートトレンチの側壁との間隔は、前記ゲートトレンチのピッチの１０分の１以下である、
   請求項３に記載の高耐圧半導体装置。
6. 前記エミッタトレンチの第２溝部と前記ゲートトレンチの第１溝部との構造は同一である、
   請求項３に記載の高耐圧半導体装置。
7. 第１の主面と第２の主面とを有する第１導電型の半導体基板を準備する工程と、
   前記半導体基板の前記第１の主面に第２導電型の第１不純物層を形成する工程と、
   前記第１不純物層の表面の所定の領域に第１導電型の不純物領域を複数形成する工程と、
   前記第２の主面に第２導電型の第２不純物層を形成する工程と、
   前記第１導電型の不純物領域において、前記半導体基板に通ずる第１溝部を形成する工程と、
   前記第１導電型の不純物領域に挟まれた前記第１不純物層において、前記半導体基板に通ずる第２溝部を形成する工程と、
   前記第１溝部と前記第２溝部との内部表面に第１絶縁膜を形成する工程と、
   前記第１溝部および前記第２溝部の内部に導電体を充填し、埋込ゲート電極および埋込エミッタ電極を形成する工程と、
   前記埋込ゲート電極および前記埋込エミッタ電極の前記第１の主面に露出した部分を第２絶縁膜で覆う工程と、
   前記埋込エミッタ電極の上に形成された前記第２絶縁膜に、前記埋込エミッタ電極に通ずるコンタクトホールを開口する工程と、
   前記第１不純物層と前記不純物領域と前記埋込エミッタ電極とに電気的に接続するように、第１の主面を覆うように第１主電極層を形成する工程と、
   前記第２の主面に、第２主電極層を形成する工程と、
   を備えた、高耐圧半導体装置の製造方法。
8. 前記第２不純物層の前記半導体基板側に、前記半導体基板よりも不純物濃度が高い第１導電型の第３不純物層を形成する工程をさらに含む、
   請求項７に記載の高耐圧半導体装置の製造方法。
9. 第１の主面と第２の主面とを有する第１導電型の半導体基板を準備する工程と、
   前記第１の主面の所定の領域に第１導電型の不純物領域を形成する工程と、
   前記第２の主面に第２導電型の第２不純物層を形成する工程と、
   前記不純物領域の所定位置に、前記半導体基板に通ずる第１溝部を形成する工程と、
   前記第１導電型の不純物領域に挟まれた前記半導体基板に第２溝部を複数形成する工程と、
   前記第１溝部と前記第２溝部の内部表面に絶縁膜を形成する工程と、
   前記第１溝部および前記第２溝部内部に導電体を充填し、埋込ゲート電極および埋込エミッタ電極を形成する工程と、
   前記埋込ゲート電極および前記埋込エミッタ電極の前記第１の主面に露出した部分を第２絶縁膜で覆う工程と、
   前記埋込エミッタ電極の上に形成された前記第２絶縁膜に前記埋込エミッタ電極に通ずるコンタクトホールを開口する工程と、
   前記半導体基板と前記不純物領域と前記埋込エミッタ電極とに電気的に接続するように前記第１の主面を覆う第１主電極層を形成する工程と、
   前記第２の主面に、第２主電極層を形成する工程と、
   前記半導体基板の前記第１の主面の所定の領域において、前記第１の主面から前記半導体基板の深さ方向にかけて第２導電型の第１不純物層を形成する工程と、
   を備えた、高耐圧半導体装置の製造方法。
10. 前記第２不純物層の前記半導体基板側に、前記半導体基板よりも不純物濃度が高い第１導電型の第３不純物層を形成する工程をさらに含む、
    請求項９に記載の高耐圧半導体装置の製造方法。

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