JPS60192329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60192329A JPS60192329A JP4719784A JP4719784A JPS60192329A JP S60192329 A JPS60192329 A JP S60192329A JP 4719784 A JP4719784 A JP 4719784A JP 4719784 A JP4719784 A JP 4719784A JP S60192329 A JPS60192329 A JP S60192329A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法に係り、特に、半導体
基板上に形成された絶縁膜に階段状の段差構造を形成す
る方法に関するものである。
基板上に形成された絶縁膜に階段状の段差構造を形成す
る方法に関するものである。
（従来技術）
浅い接合で高耐圧金有する半導体装置において、耐圧の
低下を防ぐフィールドプレート電極を有する構造では、
電界集中を緩和するため、電極を形成する部分の直下の
絶縁膜を、最適な膜厚段差を有する階段状の段差構造に
する必要がある。また、電極の形成において、電極の段
切れ防止に階段状の段差構造を用いることがあり、これ
らから、膜厚精度のよい階段状の段差構造の形成が必要
とされる。
低下を防ぐフィールドプレート電極を有する構造では、
電界集中を緩和するため、電極を形成する部分の直下の
絶縁膜を、最適な膜厚段差を有する階段状の段差構造に
する必要がある。また、電極の形成において、電極の段
切れ防止に階段状の段差構造を用いることがあり、これ
らから、膜厚精度のよい階段状の段差構造の形成が必要
とされる。
従来、絶縁膜に階段状の段差構造を形成するには、第１
図に示すようにして行われている。その方法を説明する
。
図に示すようにして行われている。その方法を説明する
。
第１図（ａ）において、１は、表面部の所定領域にＰ型
拡散層２を形成したＮ型シリコン基板であり、まず、こ
の基板１の表面上に絶縁膜として膜厚Ｔ。
拡散層２を形成したＮ型シリコン基板であり、まず、こ
の基板１の表面上に絶縁膜として膜厚Ｔ。
（２〜５μｍ ）の二酸化シリコン層３を形成する。
次に、二酸化シリコン層３の所定の領域を通常のホ）−
エッチ工程で１〜４μｍ程度除去することにより、この
二酸化シリコン層３に、前記Ｐ型拡散層２上において、
それより大きく凹部４を形成する。この凹部４を形成す
ることにより、その底部に残される二酸化シリコン層３
の膜厚はＴ２（１μｍ ）となる（第１図（ｂ））。
エッチ工程で１〜４μｍ程度除去することにより、この
二酸化シリコン層３に、前記Ｐ型拡散層２上において、
それより大きく凹部４を形成する。この凹部４を形成す
ることにより、その底部に残される二酸化シリコン層３
の膜厚はＴ２（１μｍ ）となる（第１図（ｂ））。
その後、凹部４の底部に残さ扛た二酸化シリコン層３に
、前記凹部４より小さい寸法で、かつ前記Ｐ型拡散層２
上に位置するようにして通常のホト・エッチ工程で開口
部５を形成する。これにより、二酸化シリコン層３には
、膜厚Ｔ＋、Ｔ２ｅ有する階段状の段差をもった構造が
形成される（第１図（Ｃ））。
、前記凹部４より小さい寸法で、かつ前記Ｐ型拡散層２
上に位置するようにして通常のホト・エッチ工程で開口
部５を形成する。これにより、二酸化シリコン層３には
、膜厚Ｔ＋、Ｔ２ｅ有する階段状の段差をもった構造が
形成される（第１図（Ｃ））。
しかる後、段差構造部には、電極６が、前記Ｐ型拡散層
２に接続して形成される（第１図（ｄ））。
２に接続して形成される（第１図（ｄ））。
以上のような従来の方法では、凹部４’に形成する際の
エツチングにより段差構造の膜厚Ｔ２が決まる。しかる
に、との膜厚Ｔ２が正確に所望の膜厚となるように二酸
化シリコン層３をエツチングすることが困難で、したが
って、段差構造の精度のよい膜厚制御ができなかった。
エツチングにより段差構造の膜厚Ｔ２が決まる。しかる
に、との膜厚Ｔ２が正確に所望の膜厚となるように二酸
化シリコン層３をエツチングすることが困難で、したが
って、段差構造の精度のよい膜厚制御ができなかった。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、高精度に膜厚制御された階段状の段差構造を絶縁体に
形成することにある。
、高精度に膜厚制御された階段状の段差構造を絶縁体に
形成することにある。
（発明の概要）
この発明の要点は、エツチング速度の速い絶縁膜を上層
に用いて、絶縁膜全２層構造とすることにある。
に用いて、絶縁膜全２層構造とすることにある。
（実施例）
以下この発明の一実施例を第２図を参照して説明する。
第２図（ａ）において、１１は、表面部の所定領域にＰ
型拡散層１２を形成したＮ型シリコン基板であり、まず
、この基板１１０表面上に第１の絶縁膜として膜厚Ｔ２
（１μｍ ）の熱二酸化シリコ／層１３７ｆｒ：形成す
る。
型拡散層１２を形成したＮ型シリコン基板であり、まず
、この基板１１０表面上に第１の絶縁膜として膜厚Ｔ２
（１μｍ ）の熱二酸化シリコ／層１３７ｆｒ：形成す
る。
次に、その熱二酸化シリコン層１３上に、熱二酸化シリ
コン層よりエツチング速度が非常に速い第２の絶縁膜と
してＣＶＤ二酸化７９３７層１４を形成する。その際、
ＣＶＤ二酸化７９３７層１４は、二酸化シリコン層の全
体の厚さがＴＩ（２〜５μｍ）となるような厚さに形成
する（第２図（ｂ））。
コン層よりエツチング速度が非常に速い第２の絶縁膜と
してＣＶＤ二酸化７９３７層１４を形成する。その際、
ＣＶＤ二酸化７９３７層１４は、二酸化シリコン層の全
体の厚さがＴＩ（２〜５μｍ）となるような厚さに形成
する（第２図（ｂ））。
しかる後、ＣＶＤ二酸化シリコ７層１４０所定の領域を
通常のホト・エッチ工程で除去することにより、とのＣ
ＶＤ二酸化７９３７層１４に、前記Ｐ型拡散層１２上に
おいて、それより大きく開口部１５’ｅ形成する（第２
図（Ｃ））。
通常のホト・エッチ工程で除去することにより、とのＣ
ＶＤ二酸化７９３７層１４に、前記Ｐ型拡散層１２上に
おいて、それより大きく開口部１５’ｅ形成する（第２
図（Ｃ））。
次いで、開口部１５により露出した熱二酸化シリコン層
１３の所定の領域全通常のホト・エッチ工程で除去する
ことにより、この熱二酸化シリコン層１３に、前記開口
部１５内で、かつ前記Ｐ型拡散層１２上において開口部
１６を形成する。これにより、二酸化シリコン層１４．
１３には、膜厚Ｔ、 、 Ｔ２を有する階段状の段差を
もった構造が形成される（第２図（ｄ））。
１３の所定の領域全通常のホト・エッチ工程で除去する
ことにより、この熱二酸化シリコン層１３に、前記開口
部１５内で、かつ前記Ｐ型拡散層１２上において開口部
１６を形成する。これにより、二酸化シリコン層１４．
１３には、膜厚Ｔ、 、 Ｔ２を有する階段状の段差を
もった構造が形成される（第２図（ｄ））。
しかる後、段差構造部には、電極１７が、前記Ｐ型拡散
層１２に接続して形成される（第２図（ｅ））以上のよ
うに、この発明の一実施例では、二酸化シリコン層と、
熱二酸化シリコ／層１３とＣＶＤ二酸化７９３７層１４
の２層構造とする。そして、これら二酸化シリコン層１
４．１３に大小の開口部１５．１６を形成して階段状の
段差構造を形成するが、熱二酸化シリコン層１３に対し
てＣＶＤ二酸化７９３７層１４のエツチング速度が速い
ため、とのＣＶＤ二酸化７９３７層１４のエツチングに
おいて、下層の熱二酸化シリコン層１３はほとントエッ
チングさ扛ない。したがって、熱二酸化シリコン層１３
の膜厚によって、エツチングに影響されずに、階段状の
段差構造の膜厚Ｔ２を所望の厚さに正確に保つことがで
きる。また、熱二酸化シリコン層１３がエツチングのス
トッパとなるので、ＣＶＤ二酸化７９３７層１４のエツ
チング終点を容易に検出できる。
層１２に接続して形成される（第２図（ｅ））以上のよ
うに、この発明の一実施例では、二酸化シリコン層と、
熱二酸化シリコ／層１３とＣＶＤ二酸化７９３７層１４
の２層構造とする。そして、これら二酸化シリコン層１
４．１３に大小の開口部１５．１６を形成して階段状の
段差構造を形成するが、熱二酸化シリコン層１３に対し
てＣＶＤ二酸化７９３７層１４のエツチング速度が速い
ため、とのＣＶＤ二酸化７９３７層１４のエツチングに
おいて、下層の熱二酸化シリコン層１３はほとントエッ
チングさ扛ない。したがって、熱二酸化シリコン層１３
の膜厚によって、エツチングに影響されずに、階段状の
段差構造の膜厚Ｔ２を所望の厚さに正確に保つことがで
きる。また、熱二酸化シリコン層１３がエツチングのス
トッパとなるので、ＣＶＤ二酸化７９３７層１４のエツ
チング終点を容易に検出できる。
なお、上記一実施例で用いられた２種類の二酸化シリコ
ン層１３．１４のエツチング速度を具体的数値で示すと
、フッ酸系のエッチャントｉ用いた場合、ＣＶＤ二酸化
７９３７層１４は１０００〜３０００人／分、熱二酸化
シリコン層１３は５００〜６００＾／分である。
ン層１３．１４のエツチング速度を具体的数値で示すと
、フッ酸系のエッチャントｉ用いた場合、ＣＶＤ二酸化
７９３７層１４は１０００〜３０００人／分、熱二酸化
シリコン層１３は５００〜６００＾／分である。
また、上記一実施例では、下層の第１の絶縁膜として熱
二酸化シリコン層、上層のエツチング速度の速い第２の
絶縁膜としてＣＶＤ二酸化シリコン層を用いたが、その
他の膜の組合せを用いることもできる。例えば、不純物
ノンドーゾ二酸化シリコン層（第１の絶縁膜）と不純物
ドーに酸化シリコン層（第２の絶縁膜）の組合せ、不純
物ド−ゾ量の少ない二酸化シリコン層（第１の絶縁膜）
と不純物ドーｆｉの多い二酸化シリコン層（第２の絶縁
膜）の組合せ、二酸化シリコン層（第１の絶縁膜）と窒
化シリコン層（第２の絶縁膜）の組合せ、窒化シリコン
層（第１の絶縁膜）とＣＶＤ二酸化シリコン層（第２の
絶縁膜）の組合せを使用することができる。
二酸化シリコン層、上層のエツチング速度の速い第２の
絶縁膜としてＣＶＤ二酸化シリコン層を用いたが、その
他の膜の組合せを用いることもできる。例えば、不純物
ノンドーゾ二酸化シリコン層（第１の絶縁膜）と不純物
ドーに酸化シリコン層（第２の絶縁膜）の組合せ、不純
物ド−ゾ量の少ない二酸化シリコン層（第１の絶縁膜）
と不純物ドーｆｉの多い二酸化シリコン層（第２の絶縁
膜）の組合せ、二酸化シリコン層（第１の絶縁膜）と窒
化シリコン層（第２の絶縁膜）の組合せ、窒化シリコン
層（第１の絶縁膜）とＣＶＤ二酸化シリコン層（第２の
絶縁膜）の組合せを使用することができる。
（発明の効果）
以上詳述したように、この発明の方法によれば、エツチ
ング速度の速い絶縁膜を上層に用いて、絶縁膜を２層構
造としたから、この絶縁膜に高精度に膜厚制御して階段
状の段差構造を形成することができる。
ング速度の速い絶縁膜を上層に用いて、絶縁膜を２層構
造としたから、この絶縁膜に高精度に膜厚制御して階段
状の段差構造を形成することができる。
第１図は絶縁膜に階段状の段差構造を形成する従来の方
法を示す断面図、第２図はこの発明の半導体装置の製造
方法の一実施例を示す断面図である。 １１・・・Ｎ型シリコン基板、１３・・・熱二酸化シリ
コン層、１４・・・ＣＶＤ二酸化シリコン層、１５゜１
６・・・開口部。 特許出願人 沖電気工業株式会社 手続補正書 昭和５９年１０月１９日 特許庁長官志 賀 生膜 １、事件の表示 昭和５９年 特 許 願第 ４７１９７ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書２頁１３行「２〜５μｍ」を「１〜５μｍ」
と訂正する。 ２）同２頁１５行「１へ一４μｍ」を「０．５〜４μｍ
」と訂正する。 ３）同２頁末行［１μｍＪを「０．５〜４μｍ」 と訂
正する。 ４）向４頁１０行ｒｌＡｍＪをｒＯ，５〜４ＡｍＪと訂
正する。 ５）同４頁１６行「２〜５」を「１〜５」と訂正する。
法を示す断面図、第２図はこの発明の半導体装置の製造
方法の一実施例を示す断面図である。 １１・・・Ｎ型シリコン基板、１３・・・熱二酸化シリ
コン層、１４・・・ＣＶＤ二酸化シリコン層、１５゜１
６・・・開口部。 特許出願人 沖電気工業株式会社 手続補正書 昭和５９年１０月１９日 特許庁長官志 賀 生膜 １、事件の表示 昭和５９年 特 許 願第 ４７１９７ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書２頁１３行「２〜５μｍ」を「１〜５μｍ」
と訂正する。 ２）同２頁１５行「１へ一４μｍ」を「０．５〜４μｍ
」と訂正する。 ３）同２頁末行［１μｍＪを「０．５〜４μｍ」 と訂
正する。 ４）向４頁１０行ｒｌＡｍＪをｒＯ，５〜４ＡｍＪと訂
正する。 ５）同４頁１６行「２〜５」を「１〜５」と訂正する。
Claims (1)
- 半導体基板上に第１の絶縁膜を形成する工程と、その第
１の絶縁膜上に、その絶縁膜よりエツチング速度が速い
第２の絶縁膜を形成する工程と、その第２の絶縁膜にエ
ツチングで開口部を形成する工程と、その開口部内で、
その開口部より小さい開口部をエツチングで前記第１の
絶縁膜に形成する工程とを具備してなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4719784A JPS60192329A (ja) | 1984-03-14 | 1984-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4719784A JPS60192329A (ja) | 1984-03-14 | 1984-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192329A true JPS60192329A (ja) | 1985-09-30 |
Family
ID=12768399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4719784A Pending JPS60192329A (ja) | 1984-03-14 | 1984-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149436A (ja) * | 1987-12-04 | 1989-06-12 | Nec Yamagata Ltd | 平坦化された配線を有する半導体装置の製造方法 |
| US6910439B2 (en) | 2001-10-31 | 2005-06-28 | Nippon Seiki Co., Ltd. | Vehicle meter |
| WO2019093015A1 (ja) * | 2017-11-13 | 2019-05-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1984
- 1984-03-14 JP JP4719784A patent/JPS60192329A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149436A (ja) * | 1987-12-04 | 1989-06-12 | Nec Yamagata Ltd | 平坦化された配線を有する半導体装置の製造方法 |
| US6910439B2 (en) | 2001-10-31 | 2005-06-28 | Nippon Seiki Co., Ltd. | Vehicle meter |
| WO2019093015A1 (ja) * | 2017-11-13 | 2019-05-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US11171042B2 (en) | 2017-11-13 | 2021-11-09 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US11574840B2 (en) | 2017-11-13 | 2023-02-07 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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