JPH02184030A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法に関し、 膜を形成する際に段差によって生じる欠陥を防止するこ
とを目的とし、 被パターニング膜の上に形成されたレジストマスクを熱
により変形する工程と、該レジストマスクと上記被パタ
ーニング膜とをほぼ同一のエッチる。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に関し、より詳しくは
、多層構造を有する半導体装置の製造方法に関する。

〔従来の技術〕

半導体装置の高集積化にともなって回路の多層化がすす
み、その表面に生じる凹凸の段差は、層数が多くなるに
つれて大きくなる。特に、ドライエツチング法の進歩に
より良好な異方性形状を得ることが可能になるにしたが
って段差は急峻になり、上方に形成する膜に欠陥が生じ
るといった問題がある。

例えば、第６図に示すようなＲＯＭ用トランジスタにお
いて、ワード線５２は、絶縁膜５３を介して基板５４の
上に突出形成され、また、ビット線５０は、眉間絶縁１
ｉ５１を介してワード線５２の上で交差するように形成
されているが、同図（ａ）に示すように、眉間絶縁膜５
１がワード線５２の上端角部Ａにおいて薄層状態となり
、その角部Ａ近傍のビット線５０とワード線５２が接近
するため、電界が集中して短絡発生の原因となる。

また、同図（ｂ）に示すように、眉間絶縁膜５１をワー
ド線５２の形状に沿って形成するようにする場合には、
層間絶縁膜５１に角部Ｂが形成されるために、ビット線
５０がその角部Ｂにおいて薄層化され易くなり、断線の
原因になるといった問題がある。

以上のような問題を解消するために、エツチング中に起
こるケミカルデボジシランを利用して、ワード線５２を
断面台形状にして上端の角部を鈍角となし、この角部で
生じるビット線５０や層間絶縁膜５１の薄層化を■止す
る方法も提案されている。

ケミカルデボジシランは、フォトレジストに含有されて
いる炭素等の不揮発性元素をエツチングストッパーとし
て利用するものであって、例えば第７図に示すように、
ワード線形成用のアルミニウム膜６１をパターニングす
る場合に、マスクとしてフォトレジスト６０を使用し、
アルミニウム膜６１をドライエツチングする際にフォト
レジスト６０に含有している不揮発性元素６２がアルミ
ニウム膜６１の側部に次々と堆積するために、不揮発性
元素６２はエツチングストッパーとして作用し、アルミ
ニウム膜６１を台形状に形成させることになる。

〔発明が解決しようとする課題〕

しかし、このケミカルデポジションによってアルミニウ
ム膜６１をエツチングする場合には、不揮発性元素６２
の量を加減して側部のテーバ角度を変えることが難しく
、また、テーバ角度を大きくする場合にはアルミニウム
膜６１のパターン幅が拡がってパターン精度が低下する
といった問題がある。

本発明は、このような問題に鑑みてなされたものであっ
て、膜を形成する際に段差によって生じる欠陥を簡単に
防止できる半導体の製造方法を提供することを目的とす
る。

〔課題を解決するための手段］ 上記した課題は、基板の上方に積層した膜をパターニン
グする工程を含む半導体装置の製造方法において、被パ
ターニング膜の上に形成されたレジストマスクを熱によ
り変形する工程と、該レジストマスクと上記被パターニ
ング膜とをほぼ同一のエツチングレートでエツチングす
る工程とを含むことを特徴とする半導体装置の製造方法
により解決する。

〔作　用〕

本発明において、被パターニング膜の上にレジストマス
クを形成してこれを加熱すると、レジストマスクはその
温度に応じて変形し、レジストマスクに生じた角部がな
くなる。

その後に、レジストマスクと上記被パターニング膜とを
ほぼ同一のエツチングレートでエツチングすると、レジ
ストマスクの形状が被パターニング膜に転写されること
になる。

このようにしてパターン化した被パターニング膜は尖っ
た部分がないために、この上に形成する眉間絶縁膜、ア
ルミニウム膜等の膜は薄層化されずにほぼ均一な膜厚と
なり、膜の切れや薄層化を阻止できる。

なお、被パターニング膜のエツチングを終了する時点で
レジストの灰化も終了する場合には、これらのエツチン
グレートの大きさはほぼ同一なものであるとする。

〔実施例〕

（ａ）発明の一実施例の説明 第１図は、本発明により形成される装置の一例を示す断
面図で、図中符号ｌは、燐（Ｐ）を注入した導電性のポ
リシリコン膜で、絶縁膜２を介して半導体基板３の上に
積層、パターニングされており、このポリシリコン膜１
の上には断面半円状のタングステンシリサイド（ＷＳｌ
ｇ）膜４が積層され、また、ＷＳｔｇ膜４には角部がな
いため、その上に形成される眉間絶縁膜５とアルミニウ
ム膜６はほぼ均一の膜厚に形成されて欠落を生じさせな
い。

次に、上記した多層構造の装置の形成方法を第２図に基
づいて説明する。

まず、シリコンからなる半導体基板３の表面を熱酸化し
、Ｓｉｎｇを成長させて１５０人程定積膜厚の絶縁膜２
を形成し、この上に、約２０００人の膜厚のポリシリコ
ン膜１を気相成長（ＣＶＤ）法により形成した後に、ポ
リシリコン膜１に燐を注入して約６０Ω／口の抵抗値に
する。

さらに、ＣＶＤ法によりタングステンシリサイド（ＷＳ
ｉ　２）　ｊｉ　４をポリシリコン膜１の上に２０００
人程度定積層する（第２図（ａ））。

次に、ＷＳｉｚ膜４とほぼ同一の厚さとなるようにポジ
レジスト７を一５ｔＪｌｄ上に薄く塗布し、露光処理、
現像処理を行って所望の形状にパターン化する（第２図
（ｂ））。

この段階で、１６０〜１７０　’Ｃ程度の温度でレジス
ト７を約３０分間加熱すると、レジスト７は第２図（ｃ
）に示すように溶融するとともに表面張力により断面半
円状になる。

この加熱処理を終えた後に、アルゴンガス（＾ｒ）等を
使用したイオンミリング法や、六フッ化イオウ（ｓｐａ
）を用いた反応性イオンエツチング法等によって、レジ
スト７と一３１ｇＭ１４のエツチング選択比がほぼ１程
度となるようにＷＳｉ２膜４をエツチングすると、レジ
スト７の形状がそのままＷＳｉｚｔｌＪ４に転写され、
そのパターンは断面半円状になる（第２図（ｄ））。

この場合、ＷＳｉｇｌｌＱ４のエツチング終点を検出す
る手段としては、エツチングの際に基板３表面の発光ス
ペクトルを分析し、そのスペクトルがポリシリコンに由
来する波長に変わった時点を終点とする方法がある。

次に、四塩化炭素＜ＣＣρ４）に酸素（０，）を加えた
ガスを使用してプラズマエツチングによりポリシリコン
膜１をエツチングすると、この場合の一８ｉｚ膜４に対
するエツチング選択比は１５程度と大きいために、ＷＳ
ｉｚ膜４がマスクとして作用し、断面矩形状にパターン
化されることになる（第２図（ｅ））。

このようにしてパターン化されたーＳ１２膜４は尖った
部分がないために、この上に形成する眉間絶縁膜５、ア
ルミニウム膜６は１層化されずにほぼ均一な膜厚となり
、ＷＳｉｚ膜４とアルミニウム膜６との間に電界が集中
する部分はなく、しかもアルミニウム膜６に断線が生じ
ない。

（ｂ）発明の第２の実施例の説明 第３図は、上記した実施例を半導体装置に適用した場合
の一例を示すものであって、図中符号ｌＯはＲＯＭ　（
ｒａａｄ　ｏｎｌｙ　５ｅｎｓｏｒｙ）用のトランジス
タで、半導体基１１１の表面領域に形成された２つのｎ
０層１２．１３の間の上方には、ＳｉＯ□よりなる絶縁
膜１４を介して後述するワード線１５が形成されている
。

上記したワード線１５は導電性のポリシリコンやＷＳｉ
□により形成されるもので、第１の実施例と同様な方法
により、断面半円状に形成されており、このワード線１
５の上に積層される層間絶縁膜」６、ビット線１７がそ
の形状に沿ってゆるやかに形成されるため、層間絶縁［
１６、ビット線１７に切れが生じることはなく、ワード
電極１４・ビット線１６間の電界集中を防止することが
可能になり、また、ビット線１７の素線切れをなくすこ
とができる。

次に、上記した実施例の製造方法について第４図に基づ
いて簡単に説明する。

まず、半導体基板１１表面の絶縁膜１４の上に導電Ｗ１
４１８を形成した後、第１の実施例と同様にパターン化
及び溶融したレジスト１９を導電膜１８上に形成する（
第４図（ａ））。

この後、レジスト１９をマスクとして使用し、第１の実
施例と同様にイオンミリング法、反応性イオンエツチン
グ法等によって、レジスト１９とほぼ同一のエツチング
レートとなるように導電膜１８をエツチングすると、レ
ジスト１９の形状が導電ＩＩ！ＪＩＢに転写される。

この場合に、レジスト１９は断面半円状になっているた
め、導電［１８もほぼ同一の形成となり、断面半円状に
なった導電膜１８をワード線１５として使用する（第４
図（ｂ））。

次いで、ワード線１５をマスクとして用い、半導体基板
１１にｎ型不純物を注入、拡散させ、ワード線１５の両
側の半導体基板１１表面に２つのｎ・層１２．１３を形
成する（第４図（ｃ））。

この後、ＰＳＧ等により眉間絶縁膜１６を積層し、一方
のｎ０層１３と接する部分をエツチングにより除去し、
このｎ″Ｎ１３を露出させる（第４図（ｄ））。

さらに、この上にビット線１７を積層し、層間絶縁１Ｉ
ｉ１６から露出したｎ°層１３とビット線１７を導通さ
せると、第３図に示す装置が形成されることになる。

このようにしてパターン化されたワード線１５は尖った
部分がないために、この上に形成する眉間絶縁膜１６、
ビット線１７は薄層化されずにほぼ均一な膜厚となり、
ワード線１５とビット線１７との間に電界が集中する部
分はなく、しかもビット線１７に断線が生じることはな
い。

（Ｃ）発明のその他の実施例の説明 上記した実施例では、レジストを３０分程度加熱して溶
融することにより断面半円形に形成するようにしたが、
第５図（ａ）に示すように、加熱時間を短縮してレジス
ト２０を僅かに変形させ、レジスト２０の上面縁部の角
を弧状にしたり、鈍角に削いだりすることもできる。

そして、このレジスト２０をマスクとして使用し、イオ
ン衝突によりその下層の膜２１をエツチングすることに
よってレジスト２０の形状をそのまま下層の膜２１に転
写すれば（第５図（ｂ））、その上に積層する形成する
膜の亀裂や薄層化を阻止することができる。

また、この実施例ではレジスト等よりなるマスクの上部
を弧状や鈍角に形成し、その形状をワード線に転写する
場合について説明したが、ワード線以外の配線或いは配
線以外のパターンを形成する場合にも適用できる。

なお、被バターニング膜のエツチングを終了する時点で
レジストの灰化も終了するような場合には、エツチング
の選択比をほぼ同一なものであるとする。

〔発明の効果〕

以上述べたように本発明によれば、パターン化したレジ
ストマスクを熱により変形した後に、レジストマスクと
その下層の膜とを同じエツチングレートでエツチングす
ることにより、角がとれたパターンを形成するようにし
たので、半導体装置を多層構造とする場合に、その表面
に現れる凹凸を滑らかにすることができ、段差によって
生じる膜の切れやＦｉｌ化を防止することができる。

【図面の簡単な説明】

第１図は、本発明により形成した装置の一例を示す断面
図、 第２図は、本発明の一実施例の製造工程を示す断面図、 第３図は、本発明により形成した装置の第２の例を示す
断面図、 第４図は、本発明の第２の実施例の製造工程を示す断面
図、 第５図は、本発明の第３の実施例の製造工程を示す断面
図、 第６図は、第１の従来例を示す断面図、第７図は、第２
の従来例を示す断面図である。 （符号の説明） ｌ・・・ポリシリコン膜、 ２．１４・・・絶縁膜、 ３．１１・・・半導体基板、 ４・・・−ｓｔｇ膜、 ５．１６・・・層間絶縁膜、 ６・・・アルミニウム膜、 ７．１９．２０・・・レジスト、 １２．１３・・・ｎ９層、 １５・・・ワード線、 １７・・・ビット線、 １８・・・導電膜、 ２１・・・下層の膜。 代理人弁理士　　岡　本　啓　三 本発明により形成した装置の一例を示す断面図第１図 （α） （ｂ） 本発明の第３の実施例の製造工程を示す断面図（ａ） （ｂ） （ｃ） （ｄ） α：ｂ＋０２

Claims (1)

1. 【特許請求の範囲】 基板の上方に積層した膜をパターニングする工程を含む
   半導体装置の製造方法において、 被パターニング膜の上に形成されたレジストマスクを熱
   により変形する工程と、 該レジストマスクと上記被パターニング膜とをほぼ同一
   のエッチングレートでエッチングする工程とを含むこと
   を特徴とする半導体装置の製造方法。