JP2014158041A - 半導体装置 - Google Patents
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Abstract
【解決手段】n型不純物拡散領域14は、p型ボディ領域2とn-ドリフト層1との間に形成されている。n型不純物拡散領域14は、n-ドリフト層1の不純物濃度よりも高い不純物濃度を有している。n型不純物拡散領域14が存在している場合、ゲート用溝1aおよびエミッタ用溝1bのうち少なくともいずれか一方を、n型不純物拡散領域14における不純物濃度が1×1016cm-3となる位置よりも第2主面側に突出させることで、高い耐圧(BVCES)を保持可能になる。
【選択図】図88
Description
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を示す概略断面図である。図1を参照して、本実施の形態の半導体装置は、たとえば600〜6500Vの耐圧を有する半導体装置を想定すると、50〜800μmの厚みt1を有する半導体基板に形成されたトレンチ型IGBTである。半導体基板は互いに対向する第1主面(上面)および第2主面(下面)を有している。n-ドリフト層(ドリフト拡散層)1は、たとえば600〜6500Vの耐圧を有する半導体装置を想定すると、1×1012〜1×1015cm-3の濃度を有している。この半導体基板の第1主面側に、たとえば濃度が約1×1015〜1×1018cm-3で第1主面からの拡散深さが約1.0〜4.0μmのp型半導体よりなるp型ボディ領域2が形成されている。p型ボディ領域2(ボディ拡散層)内の第1主面には、たとえば濃度が1×1018〜1×1020cm-3で、第1主面からの拡散深さが約0.3〜2.0μmのn型半導体よりなるn型エミッタ領域3が形成されている。このn型エミッタ領域3(第2エミッタ拡散層)と隣り合うように第1主面には、p型ボディ領域2への低抵抗コンタクトをとるためのp+不純物拡散領域6(第1エミッタ拡散層)が、たとえば1×1018〜1×1020cm-3程度の濃度で、第1主面からの拡散深さがn型エミッタ領域3の深さ以下で形成されている。
図2〜図11は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。まず図2を参照して、n-ドリフト層1を含む半導体基板の第1主面に、たとえばピーク濃度が1×1015〜1×1018cm-3、第1主面からの拡散深さが1.0〜4.0μmのp型ボディ領域2が形成される。次に、第1主面上に、マスク層31が形成される。
図18は、図1のXVIII−XVIII線に沿った濃度分布である。図19は、図1のXIX−XIX線に沿った濃度分布である。なお、図18には、従来におけるp型不純物またはn型不純物の濃度分布もあわせて示されている。
c.所望の耐圧を有する、または398K以上においてIGBTが熱暴走しないこと。
活性化率:{(SR(spreading-resistance)測定などの方法で算出される抵抗値より得られる不純物濃度(cm-3))/(SIMS(Secondary Ionization Mass Spectrometer)を用いて測定される不純物濃度(cm-3))}×100 ・・・(1)
上記コレクタ構造を用いることで、正常なIGBTの動作を保障することができ、高い耐圧を保持することができ、IGBTの熱暴走を抑制することができる。また、デバイス特性を改善する際にN-ドリフト層を薄厚化した上で、VCE(sat)−EOFFのトレードオフ特性の自由度(制御性)を得ることができる。
IGBTの重要なデバイス特性であるVCE(sat)−Eoff特性を改善するためには、n-ドリフト層1の薄膜化を行なうことが有効である。しかし、図11に示すように半導体基板の第2主面を研磨する場合には、研磨面の表面粗さが、IGBTの種々の特性に影響を与えることを本願発明者は見出した。
本実施の形態においては、実施の形態1〜3の構成により得られる効果と同様の効果の得られるMOSトランジスタの構成を示す。
図43〜図78は、実施の形態4と同じ効果が得られるMOSトランジスタ構造の各種の派生構造を示す概略断面図である。図43〜図78に示すどの構造でも、実施の形態4に示すMOSトランジスタ構造による効果を得ることができる。
図43に示す構成は、2つのMOSトランジスタ部に挟まれる領域にエミッタ電位となる1つのエミッタトレンチが設けられている点およびゲート用溝1aの一方側面にのみn型エミッタ領域3が形成されている点において図40に示す構造Eの構成と異なる。
本実施の形態においては、図75〜図78に示す平面ゲート型IGBTの他の構成について説明する。図79〜図83は、本発明の実施の形態6における平面ゲート型IGBTの各種の構成を示す概略断面図である。
図87は、本発明の実施の形態7における半導体装置のレイアウトを示す平面図である。図88は、図87のLXXXVIII−LXVIII線に沿った断面図であり、図89は、図87のLXXXIX−LXXXIX線に沿った断面図である。図90は、図88のXC−XC線に沿った不純物濃度分布である。なお、図87において斜線で示す部分は、p型不純物拡散領域41が形成されている領域である。また、図87においては、1つのゲート電極配線11aに沿って形成されたゲート用溝1a(図中点線)のみを示しているが、実際には、それぞれのゲート電極配線11aに沿って複数のゲート用溝1a(あるいはエミッタ用溝1b)が形成されている。図87〜図90を参照して、本実施の形態におけるIGBTの構成について説明する。
図100は、本発明の実施の形態8におけるゲートパッドの平面レイアウトを模式的に示す図である。図100を参照して、本実施の形態においては、ゲート電極配線11a(図87)の電流経路の一部が、局所的に高い抵抗を有する抵抗体28aによって形成されている。図100では、配線(表面ゲート配線)とゲート電極配線11aとを電気的に接続するためのゲートパッド28の一部が抵抗体28aによって形成されている。抵抗体28aの各々は、ゲートパッド28の中央部に設けられた開口部において、互いに対向するように突き出ている。抵抗体28aはたとえば図1または図75に示すゲート電極5aと同一の構造を有していてもよい。
IGBTにおけるVCE(sat)−EOFF特性を向上するためには、n-ドリフト層1の厚みを薄くすることが効果的であるが、n-ドリフト層1の厚みを薄くすると、高耐圧を実現することが難しくなる。そこで本願発明者は、p型ボディ領域2とn型不純物拡散領域14との接合面の電界強度EP/CS(n型不純物拡散領域14が形成されていない場合にはp型ボディ領域2とn-ドリフト層1との接合面の電界強度EP/N-)と、n型バッファ領域7とn-ドリフト層1との接合面の電界強度EN/N-との関係に着目することで、IGBTの耐圧を向上できることを見出した。
Claims (26)
- 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれている、半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、前記ゲート用溝(1a)は前記複数の溝のうち少なくとも1つであり、
前記ゲート用溝と隣接する他の溝(1a、1b)とのピッチ(X)に対する前記第1主面から前記ゲート用溝の底部までの深さ(Y)の比(Y/X)は1.0以上である、請求項1に記載の半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝(1a)は前記複数の溝のうち少なくとも1つであり、
前記複数の溝の各々に隣接して前記第1の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第1導電型のウェル層(41)をさらに備え、
前記ゲート用溝の底面から前記ウェル層の底部までの深さ(DT,Pwell)は0よりも大きく1.0μm以下ある、請求項1に記載の半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第2主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第2電極と接触する第1導電型のコレクタ拡散層(8)と、前記コレクタ拡散層よりも第1主面側に形成された第2導電型のバッファ拡散層(7)と、第2導電型のドリフト拡散層(1)とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第1主面側に形成され、
前記チャネルとなる第1導電型のボディ拡散層(2)と、
前記ボディ拡散層と前記ドリフト拡散層(1)との間に形成された第2導電型の埋込拡散層(14、14a)とをさらに備える、半導体装置。 - 前記半導体基板の前記第1主面には溝(1a、1b)が形成されており、前記埋込拡散層(14)における不純物濃度が1×1016cm-3となる位置よりも第2主面側に前記溝は突出している、請求項4に記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)およびエミッタ用溝(1b)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、かつ前記エミッタ用溝(1b)内にはエミッタ電位となる導電層(5b)が埋め込まれており、
前記埋込拡散層(14)は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求項4に記載の半導体装置。 - 前記埋込拡散層(14)は、前記エミッタ用溝(1b)の周囲に存在する領域において、平面的に見て6.0μm以上9μm以下の幅(WCS)を有する、請求項6に記載の半導体装置。
- 前記エミッタ用溝(1b)から前記埋込拡散層(14)の端部までの距離(XCS)が0.5μm以上2μm以下である、請求項6に記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)およびエミッタ用溝(1b)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、かつ前記エミッタ用溝(1b)内にはエミッタ電位となる導電層(5b)が埋め込まれており、
前記埋込拡散層(14)は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求項4に記載の半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
前記埋込拡散層(14)は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求項4に記載の半導体装置。 - 前記複数の溝の各々の配列方向に隣接して前記第1の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝(1a、1b)の各々よりも深く形成された第1導電型のウェル層(41)をさらに備え、
前記ウェル層は前記埋込拡散層(14)よりも深く形成されている、請求項10に記載の半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第1主面に形成され、かつ前記第1電極(11)と接触する第1導電型の第1エミッタ拡散層(6)と、
前記第1主面に形成され、かつ前記第1電極および前記第1エミッタ拡散層と接触する第2導電型の第2エミッタ拡散層(3)とをさらに備え、
前記ゲート電極(5a)の延在方向に沿った第1エミッタ拡散層の幅(WPC)と前記ゲート電極の延在方向に沿った第2エミッタ拡散層の幅(WSO)との和に対する前記第2エミッタ拡散層の幅(WSO)の比(WSO/WSO+WPC)は、0.08以上0.20以下である、半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記チャネルとなる第1導電型のボディ拡散層(2)をさらに備え、
前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、
前記ボディ拡散層の底部からの前記ゲート用溝の突出量(DT)は1.0μm以上前記第2主面に達する深さ以下である、半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第2主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第2電極(12)と接触する第1導電型のコレクタ拡散層(8)と、前記コレクタ拡散層よりも前記第1主面側に形成された第2導電型のバッファ拡散層(7)と、第2導電型のドリフト拡散層(1)とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第1主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数(SN-)に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数(SN)の比は0.05以上100以下であり、
前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれている、半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、前記ゲート用溝(1a)は前記複数の溝のうち少なくとも1つであり、
前記ゲート用溝と隣接する他の溝(1a、1b)とのピッチ(X)に対する前記第1主面から前記ゲート用溝の底部までの深さ(Y)の比(Y/X)は1.0以上である、請求項14に記載の半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝(1a)は前記複数の溝のうち少なくとも1つであり、
前記複数の溝の各々に隣接して前記第1の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第1導電型のウェル層(41)をさらに備え、
前記ゲート用溝の底面から前記ウェル層の底部までの深さ(DT,Pwell)は0よりも大きく1.0μm以下ある、請求項14に記載の半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第2主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第2電極(12)と接触する第1導電型のコレクタ拡散層(8)と、前記コレクタ拡散層よりも前記第1主面側に形成された第2導電型のバッファ拡散層(7)と、第2導電型のドリフト拡散層(1)とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第1主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数(SN-)に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数(SN)の比は0.05以上100以下であり、
前記チャネルとなる第1導電型のボディ拡散層(2)と、
前記ボディ拡散層と前記ドリフト拡散層(1)との間に形成された第2導電型の埋込拡散層(14、14a)とをさらに備える、半導体装置。 - 前記半導体基板の前記第1主面には溝(1a、1b)が形成されており、前記埋込拡散層(14)における不純物濃度が1×1016cm-3となる位置よりも第2主面側に前記溝は突出している、請求項17に記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)およびエミッタ用溝(1b)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、かつ前記エミッタ用溝(1b)内にはエミッタ電位となる導電層(5b)が埋め込まれており、
前記埋込拡散層(14)は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求項17に記載の半導体装置。 - 前記埋込拡散層(14)は、前記エミッタ用溝(1b)の周囲に存在する領域において、平面的に見て6.0μm以上9μm以下の幅(WCS)を有する、請求項19に記載の半導体装置。
- 前記エミッタ用溝(1b)から前記埋込拡散層(14)の端部までの距離(XCS)が0.5μm以上2μm以下である、請求項19に記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)およびエミッタ用溝(1b)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、かつ前記エミッタ用溝(1b)内にはエミッタ電位となる導電層(5b)が埋め込まれており、
前記埋込拡散層(14)は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求項17に記載の半導体装置。 - 前記半導体基板の前記第1主面には複数の溝(1a、1b)が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
前記埋込拡散層(14)は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求項17に記載の半導体装置。 - 前記複数の溝の各々の配列方向に隣接して前記第1の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝(1a、1b)の各々よりも深く形成された第1導電型のウェル層(41)をさらに備え、
前記ウェル層は前記埋込拡散層(14)よりも深く形成されている、請求項23に記載の半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第2主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第2電極(12)と接触する第1導電型のコレクタ拡散層(8)と、前記コレクタ拡散層よりも前記第1主面側に形成された第2導電型のバッファ拡散層(7)と、第2導電型のドリフト拡散層(1)とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第1主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数(SN-)に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数(SN)の比は0.05以上100以下であり、
前記第1主面に形成され、かつ前記第1電極(11)と接触する第1導電型の第1エミッタ拡散層(6)と、
前記第1主面に形成され、かつ前記第1電極および前記第1エミッタ拡散層と接触する第2導電型の第2エミッタ拡散層(3)とをさらに備え、
前記ゲート電極(5a)の延在方向に沿った第1エミッタ拡散層の幅(WPC)と前記ゲート電極の延在方向に沿った第2エミッタ拡散層の幅(WSO)との和に対する前記第2エミッタ拡散層の幅(WSO)の比(WSO/WSO+WPC)は、0.08以上0.20以下である、半導体装置。 - 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に形成されたゲート電極(5a)と、前記第1主面側に形成された第1電極(11)と、前記第2主面に接触して形成された第2電極(12)とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第1電極と前記第2電極との間の電流を制御し、
前記第2主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第2電極(12)と接触する第1導電型のコレクタ拡散層(8)と、前記コレクタ拡散層よりも前記第1主面側に形成された第2導電型のバッファ拡散層(7)と、第2導電型のドリフト拡散層(1)とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第1主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数(SN-)に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数(SN)の比は0.05以上100以下であり、
前記チャネルとなる第1導電型のボディ拡散層(2)をさらに備え、
前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記ゲート電極(5a)が埋め込まれており、
前記ボディ拡散層の底部からの前記ゲート用溝の突出量(DT)は1.0μm以上前記第2主面に達する深さ以下である、半導体装置。
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