JPH0463462A - スルーホールの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造における多層配線の形成方法
に関し、詳細には一つの配線層を介して重なる二層の配
線間の接続孔（スーパースルーホール）の形成方法に関
する。

［従来の技術］ 多層、例えば３層配線を有する半導体装置におけるそれ
ら配線は、従来、まずトランジスタ等の素子と適宜接続
された第１層配線を形成し、その上に第１中間絶縁膜を
形成する。次に、接続孔（以下第１スルーホールと呼ぶ
）を開口し、第２層配線を形成して所定の第２層配線と
第１層配線を接続する。その上に、第２中間絶縁膜を形
成する。次に、接続すべき第２層配線と第３層配線との
交差点に接続孔（第２スルーホール）を、そして第１層
配線と次に形成されるへき第３層配線との交差点に接続
孔（スーパースルーホール）を夫々開口した後に第３層
配線を形成し、各層の接続された半導体装置を得る。

このような多層配線の形成においては、各接続孔の段差
部での配線金属のステップカバレージの向上を図ること
か重要である。そのため、接続孔を金属材料のバイアス
スパッタ等により埋めもとしエッチバンク等により平坦
化した後、次の配線層を形成する。

この場合、第２スルーホールの深さは第２中間絶縁膜の
厚さ程度であるに対し、スーパースルーホールの深さは
第１中間絶縁膜、第２配線層および第２中間絶縁膜の三
層の厚さの和となり、第２スルーホールの３倍程度とな
る。一方、バイアススパッタにより可能な埋めもとしは
アスペクト比（接続孔の直径に対する深さの比）か１以
下、好ましくは０．５程度の浅い接続孔に限られるから
スーパースルーホール埋めもとしは困難である。

このような深い接続孔を容易に埋めもとすための方法と
して第２図に示すように接続孔を、その開口部か曲部（
Ｒ）を有する形状になるようにすることか知られている
。第２図において半導体基板２００の上に第１および第
２絶縁層２０１゜２０２を形成し、その上にマスク２０
４を配置し、絶縁層２０２を等方性エツチングにより開
口し、次に絶縁層２０１を異方性エツチングすることに
より接続孔を形成する。このようにすることにより接続
孔の入口直径か大きくなり、ゆるやかな曲部を有する形
状となるため、接続されるへき下層の金属配線２０３に
対する金属のバイアススパッタ等による埋めもどしか容
易になる。

［発明か解決しようとする課題］ このような従来の方法においては、接続孔上部の直径か
大きくなりすきる傾向かあり、そのため配線の高密度化
に問題か生じる。すなはち、接続孔の深さを２ｔ（μｍ
）、マスク２０４の開口直径すなはちほぼ垂直な側壁を
有する接続孔下部の直径をｔ（μｍ）とすると、バイア
ススパッタで埋めもとし可能な接続孔下部の深さはｔ（
μｍ）以下でなければならない。従って第２図に示すよ
うに絶縁層２０２の等方性エツチングの深さもｔ（μｍ
）となるか、このとき接続孔入口ではマスクの開口より
外向にｔ（μｍ）のサイドエツチングか進行し、接続孔
上部の直径か３１（μｍ）となる。

一般に１μｍゲート長クラスの半導体装置におけるスー
パースルーホールの深さは２ｔ（μｍ）程度すなはち２
〜３μｍであるから、その接続孔上部の直径は３〜４．
５μｍとなり、配線を高密度化することか困難となる。

発明の目的は良好なステップカバレージか得られると共
に直径の小さいスーパースルーホールを形成することの
出来る方法を提供することである。

［課題を解決するための手段］ マスク開口を通じてその下の絶縁膜を等方性エツチング
により曲面を有する形状に浅く開孔し、これを中間絶縁
膜とは異なる材料て埋めもとした後、さらに浅くそれを
等方性エツチングにより開孔し、その後に異方性エツチ
ングにより下層の配線にいたるまで開孔し、この間孔部
をレジスト等の材料で埋め、そしてこのレジスト材料を
マスクとしてその周辺をエツチングにより除去した後に
中間絶縁膜と同一の材料でそれを埋め、そして埋めもと
しに用いられた二つの材料を除去する。

［作　用］ その結果得られるスーパースルーホールの曲面を有する
上部は深さ方向において２段階に直径か小さくなるもの
となり、バイアススパッタ等を用いて良好なステップカ
バレージをもって金属祠料を埋めこむことか出来る。ま
た、各段の側壁は急峻なものとなり、開口部入口の直径
か必要以上に大となることかない。

［実施例］ 第１図ａ　−ｉは本発明の方法の工程段階を示す半導体
装置の断面図である。

第１図ａにおいて、この半導体装置は半導体基板１００
の上にフィールド酸化膜等の絶縁層１０１が形成され、
その上に第１配線層１１０か配置されてＰＳＧ等の第１
中間絶縁膜１０２て覆われており、その上に第２配線層
１２０か従来周知の方法により配置されている。

形成されるべきスーパースルーホールの深さを２ｔ（μ
ｍ）として第１図の各段階を説明する。

第１図ｇに示す第１段階において、従来周知の方法によ
り形成された第２層配線１２０の上にＰＳＧ等の第２中
間絶縁膜１０３を形成し、所定の位置にスルーホール１
３０をリソグラフ技術により形成する。次に、耐熱性レ
ジスト１４０を塗布し、直径ｔ（μｍ）のネガチブパタ
ーン１−３１を形成し、これをマスクとして第２中間絶
縁膜１０３を深さｔ（μｍ）以上に等方性エツチングす
る。

これによりスーパースルーホールの曲面部分である開孔
部１３２か形成される。

次に第１図すにおいて、減圧ＣＶＤ等により開口部１３
２を多結晶シリコンあるいはＳｉ３Ｎ４等の５ｉｎ２の
エツチング時に選択比のとれる材料からなる、厚さｔ／
２の埋め込み材料層１４１て埋める。

次の段階である第１図Ｃにおいて、耐熱性レジスト１４
０をマスクとして埋め込み材料層１４１を、その側壁部
分を除き異方性エツチングにより除去し、再度減圧ＣＶ
Ｄにより同様の埋め込み材料層を厚さｔ／２に形成して
開口部１３２を完全に埋める。さらに、好ましくはシリ
カガラスの塗布等を行った後にエッチバックにより平坦
化を行う。

次に第１図ｇに示すように、開口部１３２内の埋め込み
材料１４１を深さｔ／２程度まで等方性エツチングする
。このエツチングにおいては、埋め込み材料が多結晶シ
リコンの場合にはウェットエツチングを、５１３Ｎ４て
あれはドライエツチングを用いるとよい。

レジスト１４０をマスクとして埋め込み材料１４１の残
部と第２中間絶縁膜１０３および第１中間絶縁膜１０２
を異方性エツチングし、ゆるやかな曲面を有し、入口の
広い上部ａと狭い急峻な側壁を有する下部すからなる開
口部１３３を得る。

この段階までスルーホール１３０はレジスト１４０によ
ってマスクされているため、そのままの状態に維持され
ている。

次に第１図ｅにおいて、耐熱性レジスト１４０をプラズ
マ０□て灰化した後、低粘性のレジスト１４２て開口部
１３３を埋める。この時、スルーホール１３０も埋めら
れる。次にプラズマ０２で異方性エツチングを行い、第
２中間絶縁膜１０３の表面を露出させる。この時、レジ
スト１４０のパターン１３１を例えば円とすればスーパ
ースルーホールの上部ａは円筒状に２種類の物質で埋め
られることになり、平面におけるその半径の差は第１図
ｇとｄにおける等方性エツチングの深さの差ｔ／２に等
しい。

次の段階を示す第１図ｆにおいて、レジスト１４２をマ
スクとして埋め込み材料層１４１を異方性エツチングす
る。この時のエツチングレートを第２中間絶縁膜１０３
のエツチングレートより速くする必要かあるか、前述の
ように膜１０３をＰＳＧ、埋め込み材料１４１を多結晶
シリコンまたは５ｉａＮ４　とする場合には容易に達成
出来る。

次に減圧ＣＶＤにより、好しくは第２中間絶縁膜の材料
と同じ材料、例えば５ｉ０２からなる絶縁膜１４３を形
成し、その上に低粘性レジストを塗布、エッチバックし
て平坦化する。これにより埋め込み材料１４１を除去し
た後の溝部か埋め込まれる。

なお、この時のレジスト１４２の成る程度の削り込みは
さしつかえない。従って上記のエッチバックにおいて平
坦化材料として用いた低粘性レジストはレジスト１４２
と同しものてもよい。

第１図ｇにおいて、レジスト１４２をプラズマ０□によ
り灰化し、さらに埋め込み材料１４１を選択エツチング
で除去し、スーパースルーホール１３４を形成する。

前述のごとく、ゆるやかな曲面を有する上部ａの外側か
厚さｔ／２で埋められるから、その直径か図示のように
２　ｔ　（＝（ｔ／２）＋ｔ＋（ｔ／２））となる。

方、深さｔのところからは急峻な形状の下部すとなる。

すなはち、段階的に形状か変化し、上部ａてはアスペク
ト比か０．５（二ｔ／２　ｔ）であって下部すてはアス
ペクト比か１　　（＝ｔ／ｌ）となったスーパースルー
ホール１３４か得られる。なお、この段階で第２のスル
ーホール１４２を埋めていたレジストは灰化される。

第１図りにおいて、厚さｔの金属材料１３０をバイアス
スパッタにより形成する。前述のごとく、このスーパー
スルーホール１３４の上部ａおよび下部すのアスペクト
比は夫々１以下であり、特に上部ａのそれは０，５てあ
って充分小であるから、図示のような良好なステップカ
バレージが得られる。

最後に、第１図ｉに示すように、さらに低粘性のレジス
トを塗布して、第２中間絶縁膜の高さまでエッチバック
して平坦化を行う。その後、再度金属材料１３１をバイ
アススパッタにより形成し、リソグラフ技術によりパタ
ーニングして第３層配線を形成する。このようにして、
ステップカバレージか良好な、しかも平坦な３層配線か
形成される。

なお、本発明は上記の実施例に限られず、種々の　変更
か可能である。例えば、レジスト１４０は多結晶シリコ
ンとしてもよく、その場合には、第１図ａの工程におい
て多結晶シリコン層と上記のレジスト層を２層構造とし
て形成し、リソグラフ技術により多結晶シリコン層をパ
ターニングすれはよい。そして、埋め込み材料１４１と
してはＳｉ３Ｎ４に加えて有機レジストを塗布して用い
てもよい。

また、第１図Ｃの工程において、埋め込み材料１４１の
減圧ＣＶＤの前にさらに別の材料、例えはマスクとなる
レジスト１４０と埋め込み材料１４１に対しエツチング
選択比のとれるものてあって、埋め込み材料か多結晶シ
リコンであれば５ｉｓＮ４の層を形成し、異方性エツチ
ングにより開口部１３２の底部にのみそれを残し、次に
埋め込み材料１４１を前述のように埋め込んでもよい。

その場合には第１図ｄの工程における埋め込み材料１４
１０等方性エツチングにおいて開口部１３２の底部に残
した材料を終点検出に用いてエツチングの深さの精度を
向上することか可能になる。

さらに、本発明は第１層配線と第３層配線との接続のみ
ならず、第Ｎ層配線と第Ｎ＋２層配線との接続に用いて
有効てあり、また絶縁膜か非常に厚い場合、第Ｎ層配線
と第Ｎ＋１層配線との接続に用いても有効である。

Ｕ発明の効果］ 本発明によれば、バイアススパッタ等による金属材料を
埋めもどすことにより良好なステップカバレージを得る
ことの出来るスーパースルーホールか形成できる。この
スルーホールの口径は従来のものと比較して約３分の２
程度となり、接続に要する面積か小さく、高密度の配線
が達成出来る。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の方法の一実施例を示す
半導体装置の断面図、第２図は従来の方法により形成さ
れた装置の断面図である。 １００・・・半導体基板、１０１・・・絶縁膜、１０２
・・・第１中間絶縁膜、１０３・・・第２中間絶縁膜、
１１０・・・第１層配線、１２０・・・第２層配線、１
３１・・・第３層配線、１４０，１４２・・・レジスト
、１４１・・・埋め込み材料、１３０・・・第２スルー
ホール、１３２・・・開口部、１３４・・・スーパース
ルーホール。

Claims (1)

【特許請求の範囲】
1. 　多層配線の層間接続孔の形成において、上層配線の上
   に形成された中間絶縁膜上にレジスト層を設ける第１段
   階、このレジスト層をマスクとして上記中間絶縁膜を等
   方性エッチングを行い開口部を形成する第２段階、この
   開口部を上記中間絶縁膜とは異なる材料で埋める第３段
   階、この開口部の上記異なる材料を上記第２段階におけ
   るエッチング深さより浅く等方性エッチングする第４段
   階、上記レジスト層をマスクとして異方性エッチングに
   より上記開口部を下層配線に至るまで延設する第５段階
   、上記レジストを除去した後に上記開口部をレジストで
   埋める第６段階、上記第６段階におけるレジストをマス
   クとして上記異なる材料の外側の一部をエッチングして
   溝部を形成した後にその溝部を絶縁材料の減圧ＣＶＤと
   エッチバックとにより埋める第７段階、上記開口部に残
   留する上記異なる材料と上記レジストを除去する第８段
   階とからなることを特徴とするスルーホールの形成方法
   。