CN114287064A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置包括：半导体层；晶体缺陷区域，其形成于上述半导体层内；以及绝缘层，其形成于上述半导体层之上，由包含硅的绝缘体构成，在该绝缘体中包含对硅原子的游离键进行了氢封端的Si－H键。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
专利文献公开了包括半导体层、晶体缺陷区域以及绝缘层的半导体装置。晶体缺陷区域形成于半导体层内。绝缘层形成于半导体层之上。
现有技术文献
专利文献
专利文献1：国际公开第2016/051970A1号
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种具有可靠性优异的绝缘层的半导体装置及其制造方法。
用于解决课题的方案
本发明的一个实施方式能够提供一种半导体装置，其包括：半导体层；晶体缺陷区域，其形成于上述半导体层内；以及绝缘层，其形成于上述半导体层之上，由包含硅的绝缘体构成，在该绝缘体中包含对硅原子的游离键进行了氢封端的Si－H键，根据该构造，能够提供具有可靠性优异的绝缘层的半导体装置。
本发明的一个实施方式提供一种半导体装置的制造方法，其包括以下工序：准备晶片的工序；在上述晶片之上形成由包含硅的绝缘体构成的绝缘层的工序；在上述绝缘层形成后，利用离子照射法以及电子线照射法中的至少一方在上述晶片内形成晶体缺陷区域的工序；以及在上述晶体缺陷区域形成后，向上述绝缘层导入氢离子，对上述绝缘层中的硅原子的游离键进行氢封端的工序。根据该制造方法，能够制造并提供具有可靠性优异的绝缘层的半导体装置。
本发明中的上述的或者其它目的、特征以及效果根据参照附图进行的以下叙述的实施方式的说明可清楚。
附图说明
图1是表示本发明的第一实施方式的半导体装置的俯视图。
图2是图1所示的区域II的放大图。
图3是沿图2所示的III-III线的剖视图。
图4是图3的主要部分放大图。
图5A是表示第一方式例的势垒电极的主要部分放大图。
图5B是表示第二方式例的势垒电极的主要部分放大图。
图5C是表示第三方式例的势垒电极的主要部分放大图。
图5D是表示第四方式例的势垒电极的主要部分放大图。
图6A是用于说明图1所示的半导体装置的制造方法的一例的剖视图。
图6B是表示图6A之后的工序的剖视图。
图6C是表示图6B之后的工序的剖视图。
图6D是表示图6C之后的工序的剖视图。
图6E是表示图6D之后的工序的剖视图。
图6F是表示图6E之后的工序的剖视图。
图6G是表示图6F之后的工序的剖视图。
图6H是表示图6G之后的工序的剖视图。
图6I是表示图6H之后的工序的剖视图。
图6J是表示图6I之后的工序的剖视图。
图6K是表示图6J之后的工序的剖视图。
图6L是表示图6K之后的工序的剖视图。
图6M是表示图6L之后的工序的剖视图。
图6N是表示图6M之后的工序的剖视图。
图6O是表示图6N之后的工序的剖视图。
图6P是表示图6O之后的工序的剖视图。
图6Q是表示图6P之后的工序的剖视图。
图6R是表示图6Q之后的工序的剖视图。
图6S是表示图6R之后的工序的剖视图。
图6T是表示图6S之后的工序的剖视图。
图6U是表示图6T之后的工序的剖视图。
图7是图2的对应图，是表示本发明的第二实施方式的半导体装置的放大图。
图8是沿图7所示的VIII-VIII线的剖视图。
图9A是用于说明图7所示的半导体装置的制造方法的一例的剖视图。
图9B是表示图9A之后的工序的剖视图。
图9C是表示图9B之后的工序的剖视图。
图9D是表示图9C之后的工序的剖视图。
图9E是表示图9D之后的工序的剖视图。
图9F是表示图9E之后的工序的剖视图。
图9G是表示图9F之后的工序的剖视图。
图9H是表示图9G之后的工序的剖视图。
图9I是表示图9H之后的工序的剖视图。
图9J是表示图9I之后的工序的剖视图。
图9K是表示图9J之后的工序的剖视图。
图9L是表示图9K之后的工序的剖视图。
图9M是表示图9L之后的工序的剖视图。
图10是图3的对应图，是表示本发明的第三实施方式的半导体装置的剖视图。
图11是图8的对应图，是表示本发明的第四实施方式的半导体装置的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的俯视图。图2是图1所示的区域II的放大图。图3是沿图2所示的III-III线的剖视图。图4是图3的主要部分放大图。
参照图1～图4，半导体装置1是包括IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)的半导体开关设备。半导体装置1包括形成为长方体形状的硅制的半导体层2。在该方式(this embodiment)中，半导体层2具有单层构造，该单层构造由经过FZ(Floating Zone)法而形成的FZ基板、或者经过CZ(Czochralski)法而形成的CZ基板(在该方式中为FZ基板)构成。
半导体层2包括一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的四个侧面5A、5B、5C、5D。侧面5A～5D包括第一侧面5A、第二侧面5B、第三侧面5C以及第四侧面5D。
在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)中，第一主面3以及第二主面4分别形成为四边形状。第一侧面5A以及第二侧面5B沿着沿第一主面3的第一方向X延伸，且在与第一方向X交叉的第二方向Y上对置。第三侧面5C以及第四侧面5D沿第二方向Y延伸，且在第一方向X上对置。具体而言，第二方向Y与第一方向X正交。
半导体层2包括设备区域6以及外侧区域7。设备区域6是形成有IGBT的主要部的区域。在俯视时，设备区域6从侧面5A～5D向内方空出间隔地形成于半导体层2。设备区域6也可以在俯视时形成为四边形状。
外侧区域7是设备区域6外的区域。在俯视时，外侧区域7形成为沿设备区域6的周缘的带状。在该方式中，外侧区域7形成为在俯视时包围设备区域6的环状(具体而言为四边环状)。
参照图3，半导体装置1包括形成半导体层2的表层部的n型(第一导电型)的漂移区域10。漂移区域10利用FZ基板而形成。也就是，漂移区域10在半导体层2形成于其它半导体区域以外的区域全域。漂移区域10的n型杂质浓度也可以为1.0×1013cm-3以上且1.0×1015cm-3以下。
半导体装置1包括形成于半导体层2的第二主面4的表层部的n+型的缓冲区域11。缓冲区域11也可以称为场截止区域。缓冲区域将抑制关断动作时的空乏层的扩展作为一个目的而形成。缓冲区域11也可以形成于第二主面4的表层部的整个区域。缓冲区域11具有超过漂移区域10的n型杂质浓度的n型杂质浓度。缓冲区域11的n型杂质浓度也可以为1.0×1014cm-3以上且1.0×1018cm-3以下。
半导体装置1包括形成于半导体层2的第二主面4的表层部的p+型(第二导电型)的集电极区域12。具体而言，集电极区域12在缓冲区域11中形成于第二主面4侧的表层部。集电极区域12也可以形成于第二主面4的表层部的整个区域。集电极区域12的p型杂质浓度也可以为1.0×1016cm-3以上且1.0×1018cm-3以下。
半导体装置1包括形成于半导体层2内的晶体缺陷区域13。在图3中，晶体缺陷区域13由影线示出。多个晶体缺陷区域13相对于第一主面3形成于第二主面4侧的区域。具体而言，多个晶体缺陷区域13形成于第一主面3以及缓冲区域11之间的区域。多个晶体缺陷区域13在法线方向Z上空出间隔地形成，在相对于第一主面3平行的方向上以面状或者层状延伸。
在该方式中，多个(在该方式中为三层)晶体缺陷区域13形成于半导体层2内。晶体缺陷区域13的个数是任意的。晶体缺陷区域13可以在半导体层2内仅形成一层、也可以形成四层以上。晶体缺陷区域13并非必须空出间隔地形成多个，也可以在半导体层2的预定的厚度范围内均匀地导入。
多个晶体缺陷区域13包括导入到半导体层2内的空隙。即，晶体缺陷区域13由利用空隙将半导体层2的晶体构造改性后的区域构成。空隙包括点缺陷、空孔等。在该方式中，多个晶体缺陷区域13作为包括空隙以及质子的n型杂质区域而形成。
具体而言，多个晶体缺陷区域13作为n型杂质区域而形成，该n型杂质区域包括由空隙(V)、氧(O)以及氢(H)构成的VOH缺陷。空隙利用电子线照射法以及离子照射法中的至少一方向半导体层2内导入。氧在制造中向半导体层2内混入或者导入。质子利用离子照射法向半导体层2内导入。VOH缺陷通过对导入了空隙(V)、氧(O)以及氢(H)的状态的半导体层2进行热处理而形成。
VOH缺陷作为供给电子的施主(n型杂质区域)发挥功能。各晶体缺陷区域13的VOH缺陷的密度也可以为1×1012cm-3以上且1×1016cm-3。各晶体缺陷区域13的n型杂质浓度超过漂移区域10的n型杂质浓度。
多个晶体缺陷区域13作为寿命抑制区域、缓冲区域以及场截止区域中的至少一个发挥功能。在该方式中，多个晶体缺陷区域13作为寿命抑制区域而形成。寿命抑制区域将缩短关断动作时的关断时间作为一个目的而形成。
半导体装置1包括在设备区域6中形成于半导体层2的第一主面3的表层部的p型的主体区域14。主体区域14的p型杂质浓度也可以为1.0×1016cm-3以上且1.0×1018cm-3以下。主体区域14在法线方向Z上隔着漂移区域10而与晶体缺陷区域13对置。在该方式中，主体区域14划定设备区域6。
半导体装置1包括在设备区域6中形成于半导体层2的第一主面3的多个沟槽栅极构造20。多个沟槽栅极构造20分别形成为在第一方向X上延伸的带状，且沿第二方向Y空出间隔地形成。由此，多个沟槽栅极构造20形成为在俯视时在第一方向X上延伸的条纹状。多个沟槽栅极构造20在法线方向Z上隔着漂移区域10而与晶体缺陷区域13对置。
具体而言，各沟槽栅极构造20包括栅极沟槽21(沟槽)、栅极绝缘层22(绝缘层)以及栅极电极23(电极)。栅极沟槽21通过朝向第二主面4下挖第一主面3而形成。栅极沟槽21贯通主体区域14并到达漂移区域10。栅极沟槽21从多个晶体缺陷区域13向第一主面3侧空出间隔地形成。
栅极沟槽21包括侧壁以及底壁。栅极沟槽21的侧壁使漂移区域10以及主体区域14露出。栅极沟槽21的底壁使漂移区域10露出。
具体而言，栅极沟槽21包括第一沟槽部24以及第二沟槽部25。第一沟槽部24具有比较宽阔的开口宽度，形成于栅极沟槽21的开口侧。第一沟槽部24相对于主体区域14的底部位于第一主面3侧的区域。第二沟槽部25具有小于第一沟槽部24的开口宽度的开口宽度，从第一沟槽部24横穿主体区域14的底部并到达漂移区域10。第二沟槽部25的深度超过第一沟槽部24的深度。
栅极绝缘层22沿栅极沟槽21的内壁形成为膜状。栅极绝缘层22在栅极沟槽21内划分凹部空间。栅极绝缘层22一体地包括第一部分26、第二部分27以及第三部分28。
第一部分26包覆第一沟槽部24。第二部分27与第一部分26形成一体且包覆第二沟槽部25。第三部分28与第一部分26形成一体且经由栅极沟槽21的开口边缘部而向第一主面3之上引出。第一部分26作为具有超过第二部分27的厚度的厚度的厚膜部而形成。第一部分26缓和栅极沟槽21的开口边缘部中的电场。
栅极绝缘层22由包含硅的绝缘体构成。栅极绝缘层22优选包括SiO 2层、SiN层、SiON层、HfSiO层以及HfSiON层中的至少一种。栅极绝缘层22也可以具有由SiO2层、SiN层、SiON层、HfSiO层或者HfSiON层构成的单层构造。栅极绝缘层22也可以具有使SiO2层、SiN层、SiON层、HfSiO层以及HfSiON层中的两个层以任意的顺序层叠而成的层叠构造。在该方式中，栅极绝缘层22具有由SiO2层构成的单层构造。
栅极绝缘层22在绝缘体的内部包含硅原子的游离键由氢离子进行了氢封端的Si－H键。栅极绝缘层22优选具有包含硅原子的游离键由氢离子进行了氢封端的Si－H键的外表面。栅极绝缘层22中的Si－H键通过利用氢退火处理法来向栅极绝缘层22中导入氢离子而形成。
栅极绝缘层22的厚度也可以为10nm以上且1000nm以下。栅极绝缘层22的厚度也可以为10nm以上且50nm以下、50nm以上且100nm以下、100nm以上且150nm以下、150nm以上且200nm以下、200nm以上且400nm以下、400nm以上且600nm以下、600nm以上且800nm以下、或者800nm以上且1000nm以下。栅极绝缘层22的厚度优选为20nm以上且200nm以下。
在该构造中，半导体装置1包括在半导体层2中由栅极绝缘层22包覆的界面区域29。界面区域29优选具有半导体层2中的硅原子的游离键由氢离子进行了氢封端的Si－H键。界面区域29的Si－H键通过与栅极绝缘层22中的Si－H键相同的方法而形成。
栅极电极23隔着栅极绝缘层22埋设于栅极沟槽21。具体而言，栅极电极23埋设于由栅极绝缘层22在栅极沟槽21内划分出的凹部空间内。栅极电极23具有从栅极沟槽21露出的露出面。栅极电极23的露出面也可以相对于第一主面3位于栅极沟槽21的底壁侧。栅极电极23的露出面也可以具有朝向栅极沟槽21的底壁的凹坑。
栅极电极23由使氢离子通过的电极材料构成。栅极电极23也可以由被n型杂质或者p型杂质赋予了导电性的多晶硅构成。栅极电极23优选由n型多晶硅构成。
半导体装置1包括由形成于主体区域14的表层部的n+型的多个发射极区域31。发射极区域31的n型杂质浓度超过漂移区域10的n型杂质浓度。发射极区域31的n型杂质浓度也可以为1×1019cm-3以上且1×1021cm-3以下。
多个发射极区域31在主体区域14的表层部中分别形成于彼此相邻的多个栅极沟槽21之间的区域。各发射极区域31的底部相对于主体区域14的底部位于第一主面3侧的区域。
各发射极区域31包覆栅极沟槽21的侧壁，隔着栅极绝缘层22而与栅极电极23对置。具体而言，各发射极区域31包覆栅极沟槽21的第一沟槽部24以及第二沟槽部25，隔着栅极绝缘层22的第一部分26以及第二部分27而与栅极电极23对置。发射极区域31在主体区域14内且在与漂移区域10之间划定IGBT的通道区域。通道区域在主体区域14中形成于沿栅极绝缘层22的区域。
半导体装置1包括在半导体层2的第一主面3中从栅极沟槽21空出间隔地形成于栅极沟槽21的侧方的接触孔32。在该方式中，多个接触孔32形成于栅极沟槽21的两侧。具体而言，多个接触孔32分别形成于彼此相邻的多个栅极沟槽21之间的区域。
各接触孔32也可以形成为在俯视时沿栅极沟槽21延伸的带状。各接触孔32贯通发射极区域31的底部并到达主体区域14。各接触孔32的底壁位于主体区域14的底部以及发射极区域31的底部之间的区域。
半导体装置1包括在主体区域14的表层部中形成于沿接触孔32的区域的p+型的接触区域33。在该方式中，多个接触区域33沿对应的接触孔32形成。接触区域33的p型杂质浓度超过主体区域14的p型杂质浓度。接触区域33的p型杂质浓度也可以为1×1019cm-3以上且1×1021cm-3以下。
接触区域33包覆对应的接触孔32的底壁。接触区域33也可以包覆对应的接触孔32的侧壁。接触区域33的底部位于主体区域14的底部以及发射极区域31的底部之间的区域。
在该方式中，半导体装置1包括在主体区域14的表层部中形成于沿接触孔32的壁面的区域的硅化物层34。在该方式中，多个硅化物层34沿对应的接触孔32的壁面形成。硅化物层34形成于对应的接触孔32的壁面的整个区域。
各硅化物层34与对应的发射极区域31以及接触区域33电连接。具体而言，各硅化物层34在对应的发射极区域31以及接触区域33之间形成欧姆接触。硅化物层34包含吸蔵氢离子的电极材料。在该方式中，硅化物层34由Ti硅化物构成。
半导体装置1包括包覆半导体层2的第一主面3的中间绝缘层41。中间绝缘层41也称为层间绝缘层。中间绝缘层41一并包覆多个沟槽栅极构造20。也就是，中间绝缘层41一并包覆栅极沟槽21、栅极绝缘层22以及栅极电极23。
中间绝缘层41由使氢离子通过的绝缘体构成。中间绝缘层41也可以具有包括SiO2层以及SiN层的任一方或者双方的单层构造或者层叠构造。中间绝缘层41也可以具有包括多个SiO2层的层叠构造。中间绝缘层41也可以包括作为SiO2层的一例的USG(UndopedSilicate Glass，未掺杂硅酸盐玻璃)层、PSG(Phosphor Silicate Glass，磷硅酸盐玻璃)层以及BPSG(Boron Phosphor Silicate Glass，硼磷硅酸盐玻璃)层中的至少一个。
中间绝缘层41也可以包含硅原子的游离键由氢离子进行了氢封端的Si－H键。中间绝缘层41也可以具有包含硅原子的游离键由氢离子进行了氢封端的Si－H键的外表面。
中间绝缘层41包括多个接触开口42。多个接触开口42包括使栅极电极23露出的多个接触开口42。多个接触开口42包括分别与多个接触孔32连通的多个接触开口42。与接触孔32连通的接触开口42形成为在俯视时沿该接触孔32延伸的带状。
半导体装置1包括形成于半导体层2的第二主面4之上的集电极46。集电极46与集电极区域12电连接。集电极46在与集电极区域12之间形成欧姆接触。
集电极46也可以包括Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少一个。集电极46优选包括作为欧姆电极的Ti层。集电极46也可以具有由Ti层、Ni层、Pd层、Au层、Ag层或者Al层构成的单层构造。
集电极46也可以具有使Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少两种以任意的顺序层叠而成的层叠构造。集电极46也可以具有例如包括从第二主面4侧依次层叠的Ti层、Ni层、Pd层、Au层以及Ag层的层叠构造。
参照图1，半导体装置1包括形成于中间绝缘层41之上的栅极主面电极47。栅极主面电极47形成于设备区域6之上。栅极主面电极47包括栅极焊盘48以及栅极指49。
栅极焊盘48在俯视时沿着沿第一侧面5A的中央部的区域形成。栅极焊盘48也可以在俯视时形成于沿连接侧面5A～5D中的任意两个的角部的区域。栅极焊盘48也形成在俯视时形成为四边形状。
栅极指49从栅极焊盘48引出，沿设备区域6的周缘以带状延伸。在该方式中，栅极指49沿第一侧面5A、第三侧面5C以及第四侧面5D延伸，从三个方向划分设备区域6的内方。
栅极指49从中间绝缘层41之上进入对应的多个接触开口42。栅极指49在对应的接触开口42内与栅极电极23电连接。施加于栅极焊盘48的栅极电压经由栅极指49传递至栅极电极23。
参照图1以及图3，半导体装置1包括从栅极主面电极47空出间隔地形成于中间绝缘层41之上的发射极主面电极50。发射极主面电极50形成于设备区域6之上。发射极主面电极50在设备区域6之上包覆由栅极主面电极47划分出的区域。
发射极主面电极50从中间绝缘层41之上经由对应的接触开口42进入接触孔32。发射极主面电极50在接触孔32内与主体区域14、发射极区域31以及接触区域33电连接。施加于发射极主面电极50的发射极电压经由发射极主面电极50传递至主体区域14、发射极区域31以及接触区域33。
具体而言，参照图3以及图4，发射极主面电极50具有包括从中间绝缘层41侧依次层叠的势垒电极51以及主电极52的层叠构造。虽然省略了图示，但栅极主面电极47也具有包括势垒电极51以及主电极52的层叠构造。以下，对发射极主面电极50的构造进行说明，省略对栅极主面电极47的构造的说明。
势垒电极51沿中间绝缘层41的主面、接触开口42的内壁以及接触孔32的内壁形成为膜状。势垒电极51在接触开口42以及接触孔32内划分凹部空间。势垒电极51在接触孔32内与硅化物层34电连接。
势垒电极51包含吸藏氢离子的电极材料。势垒电极51在其内部包含氢离子。在该方式中，势垒电极51包含作为吸蔵氢离子的电极材料的一例的Ti(钛)。
势垒电极51具有使中间绝缘层41的一部分以及半导体层2的一部分中的至少一方露出的开口部53。在该方式中，势垒电极51具有多个开口部53。在该方式中，各开口部53使中间绝缘层41的一部分露出。各开口部53形成氢离子的导入路。
各开口部53优选在俯视时与第一主面3重叠。各开口部53特别优选在俯视时与栅极沟槽21、栅极绝缘层22以及栅极电极23中的至少一个重叠。各开口部53最好优选在俯视时与栅极沟槽21、栅极绝缘层22以及栅极电极23的全部重叠。也就是，各开口部53优选在俯视时与各沟槽栅极构造20重叠。
在该方式中，各开口部53在俯视时形成为沿栅极沟槽21延伸的带状。多个开口部53也可以以在俯视时与一个栅极沟槽21重叠的方式空出间隔地形成。各开口部53优选具有小于栅极沟槽21的开口宽度W1的宽度W2。各开口部53优选在俯视时位于由栅极沟槽21的侧壁包围的区域内。
由此，各开口部53的整体在俯视时与栅极沟槽21重叠。各开口部53也可以具有栅极沟槽21的开口宽度W1以上的宽度W2。各开口部53也可以以在俯视时包围栅极沟槽21的方式形成。
主电极52形成于势垒电极51之上。主电极52包含使氢离子通过的电极材料。主电极52也可以包括纯Al层(包含纯度为99％以上的Al的层)、AlSi层、AlCu层以及AlSiCu层中的至少一个。
主电极52在接触开口42以及接触孔32内填埋由势垒电极51划分出的凹部空间并包覆势垒电极51。主电极52在势垒电极51的开口部53内与中间绝缘层41的一部分或者半导体层2的一部分相接。在该方式中，主电极52进入势垒电极51的开口部53，并具有与中间绝缘层41连接的埋设部54。主电极52的埋设部54形成为与势垒电极51的开口部53对应的形状。
势垒电极51可采用图5A～图5D所示的各种方式。图5A～图5D是包含吸蔵氢离子的电极材料的势垒电极51的一个方式例。势垒电极51只要包含吸蔵氢离子的电极材料，则也可以采用图5A～图5D以外的方式。
图5A是表示第一方式例的势垒电极51的主要部分放大图。参照图5A，势垒电极51具有包括从中间绝缘层41侧依次层叠的Ti层61、TiN层62以及Ti层63的层叠构造。Ti层63也可以是与主电极52的一部分合金化而成的TiAl层。
图5B是表示第二方式例的势垒电极51的主要部分放大图。参照图5B，势垒电极51具有包括从中间绝缘层41侧依次层叠的Ti层61以及TiN层62的层叠构造。
图5C是表示第三方式例的势垒电极51的主要部分放大图。参照图5C，势垒电极51具有包括从中间绝缘层41侧依次层叠的Ti层61、TiN层62、Ti层63以及W层64的层叠构造。
图5D是表示第四方式例的势垒电极51的主要部分放大图。参照图5D，势垒电极51具有包括从中间绝缘层41侧依次层叠的Ti层61、TiN层62以及W层64的层叠构造。
以上，半导体装置1包括半导体层2、晶体缺陷区域13以及栅极绝缘层22。晶体缺陷区域13形成于半导体层2内。栅极绝缘层22由包含硅的绝缘体构成，在该绝缘体中包含硅原子的游离键由氢离子进行了氢封端的Si－H键。
在较多地包含硅原子的游离键的栅极绝缘层22中，硅原子的游离键作为电荷陷阱发挥功能。因此，栅极绝缘层22的绝缘特性随时间变动。作为一例，由于栅极绝缘层22随时间劣化，因此栅极阈值电压随时间变动。
因此，在该方式中，利用氢离子使栅极绝缘层22中的硅原子的游离键进行氢封端。根据该构造，由于能够使栅极绝缘层22中的电荷陷阱减少，因此能够抑制绝缘特性的随时间劣化。因而，能够提供具备可靠性优异的栅极绝缘层22的半导体装置1。
在该构造中，半导体装置1包括在半导体层2中由栅极绝缘层22包覆的界面区域29。界面区域29优选具有半导体层2中的硅原子的游离键由氢离子进行了氢封端的Si－H键。根据该构造，能够适当地抑制绝缘特性的随时间劣化。
半导体装置1包括栅极电极23、中间绝缘层41以及势垒电极51。栅极电极23形成于栅极绝缘层22之上。中间绝缘层41包覆栅极电极23。势垒电极51包括吸蔵氢离子的电极材料。也就是，势垒电极51在其内部包含氢离子。势垒电极51包覆中间绝缘层41，并具有使中间绝缘层41的一部分或者半导体层2的一部分露出的开口部53。在该方式中，开口部53使中间绝缘层41的一部分露出。
根据该构造，在栅极绝缘层22中的Si－H键形成时，经由势垒电极51的开口部53向栅极绝缘层22导入氢离子，因此能够抑制势垒电极51引起的氢离子的吸蔵。因而，能够在栅极绝缘层22内适当地形成Si－H键。
半导体装置1包括具有栅极沟槽21、栅极绝缘层22以及栅极电极23的沟槽栅极构造20。势垒电极51的开口部53在俯视时与栅极沟槽21、栅极绝缘层22以及栅极电极23中的至少一个(在该方式中为为全部)重叠。根据该构造，能够缩短连结栅极绝缘层22以及开口部53的距离。由此，能够经由开口部53向栅极绝缘层22适当地导入氢离子，因此能够在栅极绝缘层22内适当地形成Si－H键。
势垒电极51的开口部53优选具有小于栅极沟槽21的开口宽度W1的宽度W2。根据该构造，能够扩大开口部53的相对于位置偏移的裕度。由此，能够在中间绝缘层41之上在彼此相邻的多个接触开口42之间的区域适当地形成开口部53。
中间绝缘层41优选由使氢离子通过的材料形成。由此，能够经由中间绝缘层41向栅极绝缘层22有效地导入氢离子。栅极电极23优选由使氢离子通过的电极材料形成。由此，能够经由栅极电极23向栅极绝缘层22有效地导入氢离子。主电极52优选由使氢离子通过的电极材料形成。由此，能够经由主电极52向栅极绝缘层22有效地导入氢离子。
晶体缺陷区域13作为寿命抑制区域、缓冲区域以及场截止区域中的至少一个发挥功能，但具备在绝缘体中包含Si－H键的栅极绝缘层22的构造在晶体缺陷区域13作为寿命抑制区域发挥功能的构造中特别有效。寿命抑制区域在缩短关断时间方面有效，与IGBT的亲和性高。因此，根据具有作为寿命抑制区域发挥功能的晶体缺陷区域13的半导体装置1，能够实现关断时间的缩短，并且能够提高栅极绝缘层22优异的可靠性。
图6A～图6U是用于说明图1所示的半导体装置1的制造方法的一例的剖视图。
参照图6A，准备成为半导体层2的基体的硅制的晶片72。晶片72也可以具有单层构造，该单层构造由经过FZ法而形成的FZ晶片、或者经过CZ法而形成的CZ晶片构成。在FZ晶片以及CZ晶片的任一情况下，晶片72都含有预定密度的氧。晶片72内的氧密度也可以为1×1015cm-3以上且1×1019cm-3以下。
晶片72具有一方侧的第一晶片主面73以及另一方侧的第二晶片主面74。第一晶片主面73以及第二晶片主面74分别与半导体层2的第一主面3以及第二主面4对应。
接着，参照图6B，在第一晶片主面73的表层部形成主体区域14以及发射极区域31。主体区域14利用经由离子注入掩模(未图示)的离子注入法，并通过向第一晶片主面73的表层部选择性地导入p型杂质而形成。发射极区域31利用经由离子注入掩模(未图示)的离子注入法，并通过向主体区域14的表层部选择性地导入n型杂质而形成。
接着，在第一晶片主面73之上形成具有预定图案的硬掩模75。硬掩模75使应该形成多个栅极沟槽21的区域露出，并包覆其以外的区域。硬掩模75也可以通过热氧化处理法或者CVD(Chemical Vapor Deposition)法而形成。硬掩模75也可以通过湿式蚀刻法或者干式蚀刻法来形成图案。
接着，参照图6C，在第一晶片主面73形成栅极沟槽21的第一沟槽部24。第一沟槽部24通过利用蚀刻法来下挖从硬掩模75露出的第一晶片主面73而形成。蚀刻法优选为各向同性湿式蚀刻法或者各向同性干式蚀刻法。
接着，参照图6D，在第一晶片主面73形成栅极沟槽21的第二沟槽部25。第二沟槽部25通过利用蚀刻法来下挖从硬掩模75露出的第一沟槽部24的底壁而形成。蚀刻法优选为各向异性湿式蚀刻法或者各向异性干式蚀刻法。在栅极沟槽21形成后，去除硬掩模75。
接着，参照图6E，在第一晶片主面73之上形成牺牲氧化层76。牺牲氧化层76沿栅极沟槽21的内壁以及第一晶片主面73形成为膜状。牺牲氧化层76通过热氧化处理法而形成。
接着，参照图6F，利用蚀刻法去除牺牲氧化层76。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，栅极沟槽21的内壁被平滑化。牺牲氧化层76的形成工序以及去除工序也可以根据必要而去除。但是，鉴于栅极绝缘层22的特性，优选实施牺牲氧化层76的形成工序以及去除工序。
接着，参照图6G，在第一晶片主面73之上形成栅极绝缘层22。栅极绝缘层22沿栅极沟槽21的内壁以及第一晶片主面73形成为膜状。栅极绝缘层22通过热氧化处理法或者CVD法而形成。在该方式中，栅极绝缘层22通过热氧化处理法而形成。
接着，参照图6H，在第一晶片主面73之上形成成为栅极电极23的基体的基体电极层77。基体电极层77由使氢离子通过的电极材料构成。在该方式中，基体电极层77由导电性多晶硅层构成。基体电极层77优选由n型多晶硅层构成。基体电极层77隔着栅极绝缘层22埋设于栅极沟槽21，隔着栅极绝缘层22包覆第一晶片主面73。基体电极层77也可以通过CVD法而形成。
接着，参照图6I，利用蚀刻法去除基体电极层77的不需要的部分。基体电极层77的不需要的部分去除至栅极绝缘层22露出。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在栅极沟槽21内形成栅极电极23。
接着，参照图6J，在第一晶片主面73之上形成中间绝缘层41。中间绝缘层41由使氢离子通过的绝缘体构成。中间绝缘层41也可以具有包括SiO2层以及SiN层的任一方或者双方的单层构造或者层叠构造。中间绝缘层41也可以具有包括多个SiO2层的层叠构造。中间绝缘层41也可以包括作为SiO2层的一例的USG层、PSG层以及BPSG层中的至少一个。中间绝缘层41也可以通过CVD法而形成。
接着，参照图6K，在中间绝缘层41之上形成具有预定图案的抗蚀剂掩模78。抗蚀剂掩模78在中间绝缘层41中使应该形成多个接触开口42的区域露出，并包覆其以外的区域。
接着，利用经由抗蚀剂掩模78的蚀刻法去除中间绝缘层41的不需要的部分以及栅极绝缘层22的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在中间绝缘层41形成使第一晶片主面73露出的多个接触开口42。虽然省略了图示，但在该工序中，在中间绝缘层41形成有使栅极电极23露出的多个接触开口42。之后去除抗蚀剂掩模78。
接着，参照图6L，利用蚀刻法去除在第一晶片主面73从多个接触开口42露出的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在第一晶片主面73形成有与多个接触开口42连通的多个接触孔32。在接触孔32的形成工序中，也可以利用上述的抗蚀剂掩模78来去除第一晶片主面73的不需要的部分。
接着，参照图6M，在主体区域14的表层部中沿接触孔32的区域形成接触区域33。接触区域33利用经由离子注入掩模(未图示)的离子注入法，并通过向主体区域14的表层部选择性地导入p型杂质而形成。
接着，参照图6N，在中间绝缘层41之上形成势垒电极51。势垒电极51沿中间绝缘层41的主面、接触开口42的内壁以及接触孔32的内壁形成为膜状。势垒电极51包括吸蔵氢离子的电极材料。
在该工序中，首先，形成有吸蔵氢离子的电极材料构成的Ti层61。Ti层61也可以通过蒸镀法以及/或者溅射法而形成。接着，通过RTA(Rapid thermal Anneal，快速热退火)法，在第一晶片主面73且在与Ti层61相接的部分形成由Ti硅化物构成的硅化物层34。接着，在Ti层61之上形成TiN层62。TiN层62也可以通过蒸镀法以及/或者溅射法而形成。
根据图5A～图5D所示的方式例，也可以在TiN层62之上形成Ti层63以及W层64的任一方或者双方。Ti层63以及W层64均通过蒸镀法以及/或者溅射法而形成。
接着，参照图6O，在势垒电极51之上形成具有预定图案的抗蚀剂掩模79。抗蚀剂掩模79在势垒电极51使应该形成多个开口部53的区域露出，并包覆其以外的区域。在势垒电极51应该形成多个开口部53的区域是在势垒电极51包覆中间绝缘层41的部分以及包覆半导体层2的部分的至少一方。在该方式中，在势垒电极51应该形成多个开口部53的区域是在势垒电极51包覆中间绝缘层41的部分。
接着，利用经由抗蚀剂掩模79的蚀刻法去除势垒电极51的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在势垒电极51形成使中间绝缘层41的一部分以及半导体层2的一部分中的至少一方露出的多个开口部53。在该工序中，形成有使中间绝缘层41的一部分分别露出的多个开口部53。对于开口部53的具体的方式，由于与上述相同，因此在此省略。之后去除抗蚀剂掩模79。
接着，参照图6P，在势垒电极51之上形成主电极52。主电极52经由势垒电极51填埋接触开口42、接触孔32以及开口部53，并包覆势垒电极51。主电极52由使氢离子通过的电极材料构成。主电极52也可以包括纯Al层、AlSi层、AlCu层以及AlSiCu层中的至少一个。主电极52也可以通过蒸镀法以及/或者溅射法而形成。
接着，通过经由具有预定图案的抗蚀剂掩模(未图示)的蚀刻法来去除势垒电极51的不需要的部分以及主电极52的不需要的部分。由此，形成栅极主面电极47以及发射极主面电极50。
接着，参照图6Q，一个或者多个(在该方式中为多个)晶体缺陷区域13形成于晶片72内。多个晶体缺陷区域13相对于第一晶片主面73形成于第二晶片主面74侧的区域。具体而言，多个晶体缺陷区域13相对于多个栅极沟槽21的底壁形成于第二晶片主面74侧的区域。多个晶体缺陷区域13在法线方向Z上空出间隔地形成，并形成为在相对于第一晶片主面73平行的方向上以面状或者层状延伸。
晶体缺陷区域13通过利用电子线照射法以及离子照射法的任一方或者双方向晶片72内导入晶体缺陷而形成。在该工序中，经由栅极绝缘层22在晶片72内形成有晶体缺陷区域13。
在电子线照射法中，经由栅极绝缘层22向晶片72内照射电子，向晶片72内导入空隙。在离子照射法中，经由栅极绝缘层22向晶片72内照射轻元素离子，向晶片72内导入空隙。轻元素离子也可以是质子、氦离子。空隙包括点缺陷、空孔等，形成硅的游离键。
在该工序中，通过离子照射法向晶片72内导入作为轻元素离子的一例的质子。在晶片72的厚度方向的不同的位置多阶段地导入质子。向晶片72内导入的质子的导入量、加速电压根据应该形成的晶体缺陷区域13的位置、缺陷密度来调节。质子的加速电压也可以在1MeV以上且20MeV以下的范围内调整。质子的导入量也可以在1×1012cm-2以上且1×1015cm-2以下的范围内调整。
在晶体缺陷区域13的形成工序中，电子或者轻元素离子(在该方式中为质子)通过包括栅极绝缘层22的第一晶片主面73侧的构造物并到达晶片72的内部。其结果，在栅极绝缘层22的内部形成硅的游离键(也就是空隙)。
接着，质子通过热处理法在晶片72中扩散，晶体缺陷区域13中的空隙由氧以及质子封闭。由此，晶体缺陷区域13成为包括由空隙(V)、氧(O)以及氢(H)构成的VOH缺陷的n型杂质区域。晶体缺陷区域13作为寿命抑制区域、缓冲区域以及场截止区域中的至少一个发挥功能。
接着，参照图6R，晶片72通过第二晶片主面74的研磨而薄化至所希望的厚度。第二晶片主面74也可以通过CMP(Chemical Mechanical Polishing，化学机械抛光)法来研磨。第二晶片主面74的研磨工序也可以根据需要而去除。
接着，参照图6S，在第二晶片主面74的表层部形成缓冲区域11。缓冲区域11通过利用离子注入法向第二晶片主面74的表层部导入n型杂质而形成。
另外，在第二晶片主面74的表层部形成集电极区域12。具体而言，集电极区域12在缓冲区域11中形成于第二晶片主面74侧的表层部。集电极区域12通过利用离子注入法向第二晶片主面74的表层部导入p型杂质而形成。缓冲区域11的形成工序以及集电极区域12的形成工序的顺序是任意的。也可以在形成集电极区域12之后，形成缓冲区域11。
接着，参照图6T，向栅极绝缘层22导入氢离子，栅极绝缘层22中的硅原子的游离键由氢离子进行氢封端。栅极绝缘层22中的硅原子的游离键由于晶体缺陷区域13的形成工序而形成。
氢离子通过氢退火处理法被导入到栅极绝缘层22。在氢退火处理法中，在包含氢的高温环境气体中，对晶片72进行退火处理。氢离子从第一晶片主面73侧被导入到栅极绝缘层22。被导入到栅极绝缘层22的氢离子由势垒电极51捕获(吸蔵)的同时，经由势垒电极51的开口部53被导入到栅极绝缘层22。
具体而言，氢离子进入到势垒电极51的开口部53，通过中间绝缘层41而被导入到栅极绝缘层22。更具体而言，氢离子进入到势垒电极51的开口部53，通过主电极52、中间绝缘层41以及栅极电极23被导入到栅极绝缘层22。
由此，栅极绝缘层22中的硅原子的游离键由氢离子进行氢封端。在该工序中，氢离子也被导入到第一晶片主面73中的与栅极绝缘层22相接的界面区域29。由此，界面区域29的硅原子的游离键由氢离子进行氢封端。
接着，参照图6U，在第二晶片主面74之上形成有集电极46。集电极46也可以包括Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少一个。集电极46也可以通过蒸镀法以及/或者溅射法而形成。
之后，选择性地切断晶片72，切出多个半导体装置1。经过包括以上的工序，制造出半导体装置1。
以上，半导体装置1的制造方法包括以下工序：在晶片72之上形成栅极绝缘层22的工序；在栅极绝缘层22的形成工序后，在晶片72内形成晶体缺陷区域13的工序；以及在晶体缺陷区域13的形成工序后，向栅极绝缘层22导入氢离子的工序。根据该制造方法，能够利用氢离子对栅极绝缘层22中的硅原子的游离键进行氢封端。
在较多地包含硅原子的游离键的栅极绝缘层22中，硅原子的游离键作为电荷陷阱发挥功能。因此，栅极绝缘层22的绝缘特性随时间变动。作为一例，由于栅极绝缘层22随时间劣化，栅极阈值电压随时间变动。
因此，在半导体装置1的制造方法中，在晶体缺陷区域13的形成工序后，利用氢离子对栅极绝缘层22中的硅原子的游离键进行氢封端。根据该制造方法，由于能够使栅极绝缘层22中的电荷陷阱减少，因此能够抑制绝缘特性的随时间劣化。因而，能够制造并提供具备可靠性优异的栅极绝缘层22的半导体装置1。
半导体装置1的制造方法包括以下工序：在晶片72的与栅极绝缘层22相接的界面区域29中，利用氢离子对晶片72中的硅原子的游离键进行氢封端。由此，能够适当地抑制绝缘特性的随时间的变动。
半导体装置1的制造方法在对栅极绝缘层22导入氢离子的导入工序之前，包括栅极电极23的形成工序、中间绝缘层41的形成工序、势垒电极51的形成工序、以及势垒电极51的开口部53的形成工序。
栅极电极23形成于栅极绝缘层22之上。中间绝缘层41包覆栅极电极23。势垒电极51包含吸蔵氢离子的电极材料，并包覆中间绝缘层41。势垒电极51的开口部53使中间绝缘层41的一部分或者半导体层2的一部分露出。在该制造方法中，势垒电极51的开口部53以使中间绝缘层41的一部分露出的方式形成。
根据该制造方法，被导入到栅极绝缘层22的氢离子由势垒电极51捕获(吸蔵)的同时，经由势垒电极51的开口部53被导入到栅极绝缘层22。因此，能够抑制势垒电极51引起的氢离子的吸蔵，能够在栅极绝缘层22内适当地形成Si－H键。
半导体装置1的制造方法在对栅极绝缘层22导入氢离子的导入工序之前，包括栅极沟槽21的形成工序、栅极绝缘层22的形成工序、以及栅极电极23的形成工序。在开口部53的形成工序中，形成有在俯视时与栅极沟槽21、栅极绝缘层22以及栅极电极23中的至少一个(在该方式中为全部)重叠的开口部53。根据该制造方法，能够缩短栅极绝缘层22以及开口部53的距离。由此，能够经由开口部53向栅极绝缘层22适当地导入氢离子。
在开口部53的形成工序中，优选形成有开口部53，该开口部53具有小于栅极沟槽21的开口宽度W1的宽度W2。根据该制造方法，能够扩大开口部53的相对于位置偏移的裕度。由此，能够在中间绝缘层41之上且在彼此相邻的多个接触开口42之间的区域适当地形成开口部53。
在半导体装置1的制造方法中，中间绝缘层41优选由使氢离子通过的材料形成。由此，能够经由中间绝缘层41向栅极绝缘层22有效地导入氢离子。栅极电极23优选由使氢离子通过的电极材料形成。由此，能够经由栅极电极23向栅极绝缘层22有效地导入氢离子。主电极52优选由使氢离子通过的电极材料形成。由此，能够经由主电极52向栅极绝缘层22有效地导入氢离子。
在半导体装置1的制造方法中，对在栅极沟槽21的形成工序(参照图6C以及图6D)之前实施主体区域14以及发射极区域31的形成工序(参照图6B等)的例子进行了说明。但是，主体区域14以及发射极区域31的形成工序并非必须在该时机实施，能够在中间绝缘层41的形成工序(参照图6J)之前的任意的时机实施。
在半导体装置1的制造方法中，对在主电极52的形成工序(参照图6P)之后、集电极区域12(缓冲区域11)的形成工序(参照图6S)之前实施了晶体缺陷区域13的形成工序(参照图6Q)的例子进行了说明。但是，晶体缺陷区域13的形成工序(参照图6Q)并非必须在该时机实施，能够在栅极绝缘层22的形成工序(参照图6G)之后、对栅极绝缘层22导入氢离子的导入工序(参照图6T)之前的任意的时机实施。
在半导体装置1的制造方法中，对在集电极区域12(缓冲区域11)的形成工序(参照图6S)之后实施了对栅极绝缘层22导入氢离子的导入工序(参照图6T)的例子进行了说明。但是，集电极46的形成工序(参照图6U)并非必须在该时机实施，能够在晶体缺陷区域13的形成工序(参照图6Q)之后、晶片72的切断工序(参照图6U)之前的任意的时机实施。
图7是图2的对应图，是表示本发明的第二实施方式的半导体装置81的放大图。图8是沿图7所示的VIII-VIII线的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造标注同一参照符号，并省略说明。
参照图7以及图8，半导体装置81包括在设备区域6中形成于半导体层2的第一主面3的表层部的多个主体区域14。在该方式中，多个主体区域14分别形成为在第一方向X上延伸的带状，在使漂移区域10的一部分露出的方式中，在第二方向Y上空出间隔地形成。由此，多个主体区域14形成为在俯视时沿第一方向X延伸的条纹状。多个主体区域14在法线方向Z上与晶体缺陷区域13对置。
在该方式中，半导体装置81包括多个平面栅极构造82，来代替沟槽栅极构造20。多个平面栅极构造82在设备区域6中形成于半导体层2的第一主面3之上。多个平面栅极构造82分别形成为在第一方向X上延伸的带状，且沿第二方向Y空出间隔地形成。
由此，多个平面栅极构造82形成为在俯视时沿第一方向X延伸的条纹状。多个平面栅极构造82在法线方向Z上与晶体缺陷区域13对置。各平面栅极构造82跨越于相邻的两个主体区域14，且以包覆从相邻的两个主体区域14之间的区域露出的漂移区域10的方式形成。
各平面栅极构造82包括栅极绝缘层22(绝缘层)以及栅极电极23(电极)。栅极绝缘层22包覆第一主面3。具体而言，栅极绝缘层22跨越于相邻的两个主体区域14，且包覆从相邻的两个主体区域14之间的区域露出的漂移区域10。
栅极绝缘层22具有与第一实施方式的栅极绝缘层22相同的构造。即，栅极绝缘层22由包含硅的绝缘体构成。栅极绝缘层22优选包括SiO2层、SiN层、SiON层、HfSiO层以及HfSiON层中的至少一种。栅极绝缘层22也可以具有由SiO2层、SiN层、SiON层、HfSiO层或者HfSiON层构成的单层构造。栅极绝缘层22也可以具有使SiO2层、SiN层、SiON层、HfSiO层以及HfSiON层中的至少两个层以任意的顺序层叠而成的层叠构造。在该方式中，栅极绝缘层22具有由SiO2层构成的单层构造。
栅极绝缘层22在绝缘体的内部包含硅原子的游离键由氢离子进行了氢封端的Si－H键。栅极绝缘层22优选具有包含硅原子的游离键由氢离子进行了氢封端的Si－H键的外表面。
栅极绝缘层22的厚度也可以为10nm以上且1000nm以下。栅极绝缘层22的厚度也可以为10nm以上且50nm以下、50nm以上且100nm以下、100nm以上且150nm以下、150nm以上且200nm以下、200nm以上且400nm以下、400nm以上且600nm以下、600nm以上且800nm以下、或者800nm以上且1000nm以下。栅极绝缘层22的厚度优选为20nm以上且200nm以下。
在该构造中，半导体装置81包括在半导体层2中由栅极绝缘层22包覆的界面区域29。界面区域29优选具有半导体层2中的硅原子的游离键由氢离子进行了氢封端的Si－H键。
栅极电极23包覆栅极绝缘层22。具体而言，栅极电极23跨越于相邻的两个主体区域14，且以包覆从相邻的两个主体区域14之间的区域露出的漂移区域10的方式形成。栅极电极23具有小于栅极绝缘层22的宽度W4的宽度W3。栅极电极23以使栅极绝缘层22的周缘露出的方式，从栅极绝缘层22的周缘向内方空出间隔地形成。
半导体装置81包括分别形成于多个主体区域14的表层部的n+型的多个发射极区域31。在该方式中，两个发射极区域31形成于各主体区域14的表层部。两个发射极区域31在各主体区域14的表层部中分别形成为在第一方向X上延伸的带状，且在第二方向Y上空出间隔地形成。
各发射极区域31的底部位于第一主面3以及各主体区域14的底部之间的区域。各发射极区域31从各主体区域14的缘部向内方空出间隔地形成。各发射极区域31隔着栅极绝缘层22而与栅极电极23的一部分对置。各发射极区域31在各主体区域14中在与漂移区域10之间划定IGBT的通道区域。通道区域在各主体区域14中形成于沿栅极绝缘层22的区域。
半导体装置81包括分别形成于多个主体区域14的表层部的p+型的多个接触区域33。也可以在各主体区域14的表层部形成有一个或者多个接触区域33。各接触区域33在各主体区域14中形成于彼此相邻的两个发射极区域31之间的区域。各接触区域33的底部位于第一主面3以及各主体区域14的底部之间的区域。
半导体装置81包括分别形成于多个主体区域14的表层部的多个硅化物层34。各硅化物层34在各主体区域14的表层部中形成于彼此相邻的平面栅极构造82之间的区域。各硅化物层34在各主体区域14中与两个发射极区域31以及接触区域33电连接。各硅化物层34在与对应的发射极区域31以及接触区域33之间形成欧姆接触。
半导体装置81包括包覆半导体层2的第一主面3的中间绝缘层41。中间绝缘层41一并包覆多个平面栅极构造82。也就是，中间绝缘层41一并包覆栅极绝缘层22以及栅极电极23。
中间绝缘层41包括多个接触开口42。多个接触开口42包括使栅极电极23露出的多个接触开口42(未图示)。多个接触开口42包括在多个平面栅极构造82之间的区域分别使对应的发射极区域31以及接触区域33露出的多个接触开口42。形成于多个平面栅极构造82之间的多个接触开口42形成为在俯视时沿该平面栅极构造82延伸的带状。
半导体装置81包括形成于中间绝缘层41之上的栅极主面电极47以及发射极主面电极50。栅极主面电极47的构造与上述的第一实施方式相同。发射极主面电极50从中间绝缘层41之上进入到多个接触开口42。发射极主面电极50在多个接触开口42内与主体区域14、发射极区域31以及接触区域33电连接。
具体而言，发射极主面电极50具有包括从中间绝缘层41侧依次层叠的势垒电极51以及主电极52的层叠构造。虽然省略了图示，但栅极主面电极47也具有包括势垒电极51以及主电极52的层叠构造。以下，对发射极主面电极50的构造进行说明，并省略对栅极主面电极47的构造的说明。
势垒电极51沿中间绝缘层41的主面以及接触开口42的内壁形成为膜状。势垒电极51在接触开口42内划分凹部空间。势垒电极51在接触开口42内与硅化物层34电连接。
势垒电极51包括吸蔵氢离子的电极材料。势垒电极51在其内部包含氢离子。在该方式中，势垒电极51包含作为吸蔵氢离子的电极材料的一例的Ti(钛)。作为势垒电极51的构造，应用上述的图5A～图5D所示的方式的任一个。
势垒电极51具有使中间绝缘层41的一部分以及半导体层2的一部分中的至少一方露出的开口部53。在该方式中，势垒电极51具有多个开口部53。在该方式中，各开口部53使中间绝缘层41的一部分露出。各开口部53形成氢离子的导入路。
各开口部53进一步优选在俯视时与栅极绝缘层22以及栅极电极23的任一方或者双方重叠。各开口部53特别优选在俯视时与栅极绝缘层22以及栅极电极23重叠。也就是，各开口部53优选在俯视时与各平面栅极构造82重叠。
在该方式中，各开口部53形成为在俯视时沿平面栅极构造82延伸的带状。多个开口部53也可以以在俯视时与一个平面栅极构造82重叠的方式空出间隔地形成。
参照图7，各开口部53优选具有小于栅极绝缘层22的宽度W3的宽度W2。各开口部53优选在俯视时位于栅极绝缘层22的周缘的内侧的区域。各开口部53也可以具有小于栅极电极23的宽度W4的宽度W2。各开口部53也可以在俯视时位于栅极电极23的周缘的内侧的区域。
由此，各开口部53的整体在俯视时与栅极绝缘层22以及栅极电极23重叠。各开口部53也可以具有栅极电极23的宽度W4以上的宽度W2。各开口部53也可以以在俯视时包围栅极电极23的方式形成。
主电极52在接触开口42填埋由势垒电极51划分出的凹部空间并包覆势垒电极51。主电极52进入势垒电极51的开口部53，并与中间绝缘层41的一部分或者半导体层2的一部分相接。在该方式中，主电极52进入势垒电极51的开口部53，并具有与中间绝缘层41连接的埋设部54。主电极52的埋设部54形成为与势垒电极51的开口部53对应的形状。
以上，半导体装置81包括半导体层2、晶体缺陷区域13以及栅极绝缘层22。晶体缺陷区域13形成于半导体层2内。栅极绝缘层22由包含硅的绝缘体构成，该绝缘体中包含硅原子的游离键由氢离子进行了氢封端的Si－H键。
在较多地包含硅原子的游离键的栅极绝缘层22中，硅原子的游离键作为电荷陷阱发挥功能。因此，栅极绝缘层22的绝缘特性随时间变动。作为一例，由于栅极绝缘层22随时间劣化，栅极阈值电压随时间变动。
因此，在该方式中，利用氢离子对栅极绝缘层22中的硅原子的游离键进行氢封端。根据该构造，由于能够使栅极绝缘层22中的电荷陷阱减少，因此能够抑制绝缘特性的随时间劣化。因而，能够提供具备可靠性优异的栅极绝缘层22的半导体装置81。
在该构造中，半导体装置81包括在半导体层2中由栅极绝缘层22包覆的界面区域29。界面区域29具有半导体层2中的硅原子的游离键由氢离子进行了氢封端的Si－H键。根据该构造，能够适当地抑制绝缘特性的随时间劣化。
半导体装置81包括栅极电极23、中间绝缘层41以及势垒电极51。栅极电极23形成于栅极绝缘层22之上。中间绝缘层41包覆栅极电极23。势垒电极51包括吸蔵氢离子的电极材料。也就是，势垒电极51在其内部包含氢离子。势垒电极51包覆中间绝缘层41，并具有使中间绝缘层41的一部分或者半导体层2的一部分露出的开口部53。在该方式中，开口部53使中间绝缘层41的一部分露出。
根据该构造，在栅极绝缘层22中的Si－H键形成时，经由势垒电极51的开口部53向栅极绝缘层22导入氢离子，因此能够抑制势垒电极51引起的氢离子的吸蔵。因而，能够在栅极绝缘层22内适当地形成Si－H键。
半导体装置81包括具有栅极绝缘层22以及栅极电极23的平面栅极构造82。势垒电极51的开口部53在俯视时与栅极绝缘层22以及栅极电极23中的至少一个(在该方式中为全部)重叠。根据该构造，能够缩短连结栅极绝缘层22以及开口部53的距离。由此，能够经由开口部53向栅极绝缘层22适当地导入氢离子，因此能够在栅极绝缘层22内适当地形成Si－H键。
势垒电极51的开口部53优选具有小于栅极绝缘层22的宽度W3的宽度W2。开口部53优选在俯视时位于栅极绝缘层22的周缘的内侧的区域。根据该构造，能够扩大开口部53的相对于位置偏移的裕度。由此，能够在中间绝缘层41之上且在彼此相邻的多个接触开口42之间的区域适当地形成开口部53。
势垒电极51的开口部53也可以具有小于栅极电极23的宽度W4的宽度W2。各开口部53也可以在俯视时位于栅极电极23的周缘的内侧的区域。根据该构造，能够可靠地扩大开口部53的相对于位置偏移的裕度。
中间绝缘层41优选由使氢离子通过的材料形成。由此，能够经由中间绝缘层41向栅极绝缘层22有效地导入氢离子。栅极电极23优选由使氢离子通过的电极材料形成。由此，能够经由栅极电极23向栅极绝缘层22有效地导入氢离子。主电极52优选由使氢离子通过的电极材料形成。由此，能够经由主电极52向栅极绝缘层22有效地导入氢离子。
晶体缺陷区域13作为寿命抑制区域、缓冲区域以及场截止区域中的至少一个发挥功能，但具备在绝缘体中包含Si－H键的栅极绝缘层22的构造对于晶体缺陷区域13作为寿命抑制区域发挥功能的构造特别有效。寿命抑制区域在缩短关断时间的方面有效，与IGBT的亲和性高。因此，根据具有作为寿命抑制区域发挥功能的晶体缺陷区域13的半导体装置81，能够实现关断时间的缩短，并且能够提高栅极绝缘层22优异的可靠性。
图9A～图9M是用于说明图7所示的半导体装置81的制造方法的一例的剖视图。
参照图9A，准备成为半导体层2的基体的硅制的晶片72。晶片72也可以具有单层构造，该单层构造由经过FZ法而形成的FZ晶片、或者经过CZ法而形成的CZ晶片构成。在FZ晶片以及CZ晶片的任一情况下，晶片72都含有预定密度的氧。晶片72内的氧密度也可以为1×1015cm-3以上且1×1019cm-3以下。
晶片72具有一方侧的第一晶片主面73以及另一方侧的第二晶片主面74。第一晶片主面73以及第二晶片主面74分别与半导体层2的第一主面3以及第二主面4对应。接着，在第一晶片主面73的表层部形成主体区域14、发射极区域31以及接触区域33。
主体区域14利用经由离子注入掩模(未图示)的离子注入法，并通过向第一晶片主面73的表层部选择性地导入p型杂质而形成。发射极区域31利用经由离子注入掩模(未图示)而离子注入法，并通过向主体区域14的表层部选择性地导入n型杂质而形成。接触区域33利用经由离子注入掩模(未图示)的离子注入法，并通过向主体区域14的表层部选择性地导入p型杂质而形成。
接着，参照图9B，在第一晶片主面73之上形成栅极绝缘层22。栅极绝缘层22沿第一晶片主面73形成为膜状。栅极绝缘层22通过热氧化处理法或者CVD法而形成。在该方式中，栅极绝缘层22通过热氧化处理法而形成。
接着，在栅极绝缘层22之上形成成为栅极电极23的基体的基体电极层77。基体电极层77由使氢离子通过的电极材料构成。在该方式中，基体电极层77由导电性多晶硅层构成。基体电极层77优选由n型多晶硅层构成。基体电极层77也可以通过CVD法而形成。
接着，参照图9C，在基体电极层77之上形成具有预定图案的抗蚀剂掩模91。抗蚀剂掩模91包覆在基体电极层77中应该形成多个栅极电极23的区域，并使其以外的区域露出。
接着，通过经由抗蚀剂掩模91的蚀刻法去除基体电极层77的不需要的部分。基体电极层77的不需要的部分去除至栅极绝缘层22露出。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在栅极绝缘层22之上形成有栅极电极23。之后去除抗蚀剂掩模91。
接着，参照图9D，在第一晶片主面73之上形成中间绝缘层41。中间绝缘层41由使氢离子通过的绝缘体构成。中间绝缘层41也可以具有包括SiO2层以及SiN层的任一方或者双方的单层构造或者层叠构造。中间绝缘层41也可以具有包括多个SiO2层的层叠构造。中间绝缘层41也可以包括作为SiO2层的一例的USG层、PSG层以及BPSG层中的至少一个。中间绝缘层41也可以通过CVD法而形成。
接着，参照图9E，在中间绝缘层41之上形成具有预定图案的抗蚀剂掩模92。抗蚀剂掩模92使在中间绝缘层41中应该形成多个接触开口42的区域露出，并包覆其以外的区域。
接着，通过经由抗蚀剂掩模92的蚀刻法去除中间绝缘层41的不需要的部分以及栅极绝缘层22的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在中间绝缘层41形成有使第一晶片主面73露出的多个接触开口42。虽然省略了图示，但在该工序中，在中间绝缘层41形成有使栅极电极23露出的多个接触开口42。之后去除抗蚀剂掩模92。
接着，参照图9F，在中间绝缘层41之上形成势垒电极51。势垒电极51沿中间绝缘层41的主面以及接触开口42的内壁形成为膜状。势垒电极51包括吸蔵氢离子的电极材料。
在该工序中，首先，形成由吸蔵氢离子的电极材料构成的Ti层61。Ti层61也可以通过蒸镀法以及/或者溅射法而形成。接着，通过RTA(Rapid thermal Anneal，快速热退火)法，在第一晶片主面73且在与Ti层61相接的部分形成由Ti硅化物构成的硅化物层34。接着，在Ti层61之上形成TiN层62。TiN层62也可以通过蒸镀法以及/或者溅射法而形成。
根据图5A～图5D所示的方式例，也可以在TiN层62之上形成Ti层63以及W层64的任一方或者双方。Ti层63以及W层64也可以通过蒸镀法以及/或者溅射法而形成。
接着，参照图9G，在势垒电极51之上形成具有预定图案的抗蚀剂掩模93。抗蚀剂掩模93在势垒电极51使应该形成多个开口部53的区域露出，并包覆其以外的区域。在势垒电极51应该形成多个开口部53的区域是在势垒电极51包覆中间绝缘层41的部分或者包覆半导体层2的部分。在该方式中，在势垒电极51应该形成多个开口部53的区域是在势垒电极51包覆中间绝缘层41的部分。
接着，通过经由抗蚀剂掩模93的蚀刻法去除势垒电极51的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在势垒电极51形成使中间绝缘层41的一部分或者半导体层2的一部分露出的多个开口部53。在该工序中，形成有使中间绝缘层41的一部分分别露出的多个开口部53。对于开口部53的具体的方式，由于与上述相同，因此在此省略。之后去除抗蚀剂掩模93。
接着，参照图9H，在势垒电极51之上形成主电极52。主电极52填埋接触开口42以及多个开口部53并包覆势垒电极51。主电极52由使氢离子通过的电极材料构成。主电极52也可以包括纯Al层、AlSi层、AlCu层以及AlSiCu层中的至少一个。主电极52也可以通过蒸镀法以及/或者溅射法而形成。
接着，通过经由具有预定图案的抗蚀剂掩模(未图示)的蚀刻法去除势垒电极51的不需要的部分以及主电极52的不需要的部分。由此，形成栅极主面电极47以及发射极主面电极50。
接着，参照图9I，一个或者多个(在该方式中为多个)晶体缺陷区域13相对于第一晶片主面73形成于第二晶片主面74侧的区域。多个晶体缺陷区域13经过与上述的图6Q相同的工序而形成。多个晶体缺陷区域13作为寿命抑制区域、缓冲区域以及场截止区域中的至少一个发挥功能。
接着，参照图9J，晶片72通过第二晶片主面74的研磨而薄化至所希望的厚度。第二晶片主面74也可以通过CMP(Chemical Mechanical Polishing，化学机械抛光)法来研磨。第二晶片主面74的研磨工序也可以根据需要而去除。
接着，参照图9K，缓冲区域11形成于第二晶片主面74的表层部。缓冲区域11利用离子注入法并通过向第二晶片主面74的表层部导入n型杂质而形成。
另外，集电极区域12形成于第二晶片主面74的表层部。具体而言，集电极区域12在缓冲区域11中形成于第二晶片主面74侧的表层部。集电极区域12利用离子注入法并通过向第二晶片主面74的表层部导入p型杂质而形成。缓冲区域11的形成工序以及集电极区域12的形成工序的顺序是任意的。也可以在形成集电极区域12之后，形成缓冲区域11。
接着，参照图9L，向栅极绝缘层22导入氢离子，栅极绝缘层22中的硅原子的游离键由氢离子进行氢封端。栅极绝缘层22中的硅原子的游离键由于晶体缺陷区域13的形成工序而形成。
氢离子通过氢退火处理法被导入到栅极绝缘层22。在氢退火处理法中，在包含氢的高温环境气体中，对晶片72进行退火处理。氢离子从第一晶片主面73侧被导入到栅极绝缘层22。被导入到栅极绝缘层22的氢离子由势垒电极51捕获(吸蔵)的同时，经由势垒电极51的开口部53被导入到栅极绝缘层22。
具体而言，氢离子进入到势垒电极51的开口部53，通过中间绝缘层41被导入到栅极绝缘层22。更具体而言，氢离子进入到势垒电极51的开口部53，通过主电极52、中间绝缘层41以及栅极电极23被导入到栅极绝缘层22。
由此，栅极绝缘层22中的硅原子的游离键由氢离子进行氢封端。在该工序中，也向第一晶片主面73中的与栅极绝缘层22相接的界面区域29导入氢离子。由此，界面区域29的硅原子的游离键由氢离子进行氢封端。
接着，参照图9M，在第二晶片主面74之上形成有集电极46。集电极46也可以包括Ti层、Ni层、Pd层、Au层、Ag层以及Al层中的至少一个。集电极46也可以通过蒸镀法以及/或者溅射法而形成。
之后，选择性地切断晶片72，切出多个半导体装置81。经过包括以上的工序，制造出半导体装置81。
以上，半导体装置81的制造方法包括以下工序：在晶片72之上形成栅极绝缘层22的工序；在栅极绝缘层22的形成工序后，在晶片72内形成晶体缺陷区域13的工序；以及在晶体缺陷区域13的形成工序后，向栅极绝缘层22导入氢离子的工序。根据该制造方法，能够利用氢离子对栅极绝缘层22中的硅原子的游离键进行氢封端。
由此，能够使栅极绝缘层22中的电荷陷阱减少，因此能够抑制绝缘特性的随时间劣化。因而，能够制造并提供具备可靠性优异的栅极绝缘层22的半导体装置81。
半导体装置81的制造方法包括以下工序：在晶片72的与栅极绝缘层22相接的界面区域29中，利用氢离子对晶片72中的硅原子的游离键进行氢封端。由此，能够适当地抑制绝缘特性的随时间的变动。
半导体装置81的制造方法在对栅极绝缘层22导入氢离子的导入工序之前，包括栅极电极23的形成工序、中间绝缘层41的形成工序、势垒电极51的形成工序、以及势垒电极51的开口部53的形成工序。
栅极电极23形成于栅极绝缘层22之上。中间绝缘层41包覆栅极电极23。势垒电极51包含吸蔵氢离子的电极材料，并包覆中间绝缘层41。势垒电极51的开口部53使中间绝缘层41的一部分或者半导体层2的一部分露出。在该制造方法中，势垒电极51的开口部53以使中间绝缘层41的一部分露出的方式形成。
根据该制造方法，被导入到栅极绝缘层22的氢离子由势垒电极51捕获(吸蔵)的同时，经由势垒电极51的开口部53被导入到栅极绝缘层22。因此，能够抑制势垒电极51引起的氢离子的吸蔵，能够在栅极绝缘层22内适当地形成Si－H键。
在开口部53的形成工序中，形成有在俯视时与栅极绝缘层22以及栅极电极23中的至少一个(在该方式中为全部)重叠的开口部53。根据该制造方法，能够缩短连结栅极绝缘层22以及开口部53的距离。由此，能够经由开口部53向栅极绝缘层22适当地导入氢离子。
在开口部53的形成工序中，优选形成有开口部53，该开口部53具有小于栅极绝缘层22的宽度W3的宽度W2。开口部53优选在俯视时位于栅极绝缘层22的周缘的内侧的区域。根据该制造方法，能够扩大开口部53的相对于位置偏移的裕度。由此，能够在中间绝缘层41之上且在彼此相邻的多个接触开口42之间的区域适当地形成开口部53。
在开口部53的形成工序中，也可以形成有开口部53，该开口部53具有小于栅极电极23的宽度W4的宽度W2。开口部53也可以在俯视时位于栅极电极23的周缘的内侧的区域。根据该制造方法，能够可靠地扩大开口部53的相对于位置偏移的裕度。
在半导体装置81的制造方法中，中间绝缘层41优选由使氢离子通过的材料形成。由此，能够经由中间绝缘层41向栅极绝缘层22有效地导入氢离子。栅极电极23优选由使氢离子通过的电极材料形成。由此，能够经由栅极电极23向栅极绝缘层22有效地导入氢离子。主电极52优选由使氢离子通过的电极材料形成。由此，能够经由主电极52向栅极绝缘层22有效地导入氢离子。
在半导体装置81的制造方法中，对在栅极电极23的形成工序(参照图9B)之前实施了主体区域14、发射极区域31以及接触区域33的形成工序(参照图9A等)的例子进行了说明。但是，主体区域14、发射极区域31以及接触区域33的形成工序(参照图9A等)并非必须在该时机实施，能够在势垒电极51的形成工序(参照图9E等)之前的任意的时机实施。
在半导体装置81的制造方法中，对在主电极52的形成工序(参照图9H)之后、集电极区域12(缓冲区域11)的形成工序(参照图9K)之前实施了晶体缺陷区域13的形成工序(参照图9I)的例子进行了说明。但是，晶体缺陷区域13的形成工序并非必须在该时机实施，能够在栅极绝缘层22的形成工序(参照图9B)之后、对栅极绝缘层22导入了氢离子的导入工序(参照图9L)之前的任意的时机。
在半导体装置81的制造方法中，对在集电极区域12(缓冲区域11)的形成工序(参照图9K)之后实施了对栅极绝缘层22导入氢离子的导入工序(参照图9L)的例子进行了说明。但是，对栅极绝缘层22导入氢离子的导入工序(参照图9L)并非必须在该时机实施，能够在晶体缺陷区域13的形成工序(参照图9I)之后、晶片72的切断工序(参照图9M)之前的任意的时机实施。
图10是图3的对应图，是表示本发明的第三实施方式的半导体装置101的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造标注同一参照符号，并省略说明。
参照图10，半导体装置101的发射极主面电极50(栅极主面电极47)包含由使氢离子通过的电极材料构成的势垒电极102，来代替包含吸蔵氢离子的电极材料的势垒电极51。在该方式中，势垒电极102没有开口部53。
势垒电极102优选包括W层、WSi层、Co层、Ni层、Mo层以及TiN层中的至少一个。W层、WSi层、Co层、Ni层、Mo层以及TiN层均由使氢离子通过的电极材料构成。
势垒电极102也可以具有由W层、WSi层、Co层、Ni层、Mo层以及TiN层的任一个构成的单层构造。势垒电极102也可以具有使W层、WSi层、Co层、Ni层、Mo层以及TiN层中的至少两个层以任意的顺序层叠而成的层叠构造。TiN层优选与W层、WSi层、Co层、Ni层以及Mo层中的至少一个组合而形成。TiN层优选形成势垒电极102的最上层。
W层、WSi层、Co层、Ni层、Mo层以及TiN层在上述的图6N的工序中均通过蒸镀法以及/或者溅射法而形成。该情况下，既可以在接触孔的内壁形成有硅化物层34、也可以不形成。
以上，根据半导体装置101，包括由使氢离子通过的电极材料构成的势垒电极102。由此，在上述的图6T的工序中，能够经由势垒电极102向栅极绝缘层22导入氢离子。由此，能够省略开口部53的形成工序。因而，能够削减工时的同时，能够制造并提供具备可靠性优异的栅极绝缘层22的半导体装置101。
图11是图8的对应图，是表示本发明的第四实施方式的半导体装置111的剖视图。以下，对于与对半导体装置81叙述的构造对应的构造标注同一参照符号，并省略说明。
参照图11，半导体装置111的发射极主面电极50(栅极主面电极47)包含由使氢离子通过的电极材料构成的势垒电极102，来代替包含吸蔵氢离子的电极材料的势垒电极51。在该方式中，势垒电极102没有开口部53。
势垒电极102优选包括W层、WSi层、Co层、Ni层、Mo层以及TiN层中的至少一个。W层、WSi层、Co层、Ni层、Mo层以及TiN层均由使氢离子通过的电极材料构成。
势垒电极102也可以具有由W层、WSi层、Co层、Ni层、Mo层以及TiN层的任一个构成的单层构造。势垒电极102也可以具有使W层、WSi层、Co层、Ni层、Mo层以及TiN层中的至少两个层以任意的顺序层叠而成的层叠构造。TiN层优选与W层、WSi层、Co层、Ni层以及Mo层中的至少一个组合而形成。TiN层优选形成势垒电极102的最上层。
W层、WSi层、Co层、Ni层、Mo层以及TiN层在上述的图9F的工序中均通过蒸镀法以及/或者溅射法而形成。该情况下，既可在接触孔的内壁形成有硅化物层34、也可以不形成。
以上，根据半导体装置111，包括由使氢离子通过的电极材料构成的势垒电极102。由此，在上述的图9L的工序中，能够经由势垒电极102向栅极绝缘层22导入氢离子。由此，能够省略开口部53的形成工序。因而，能够削减工时的同时，能够制造并提供具备可靠性优异的栅极绝缘层22的半导体装置111。
本发明的实施方式也能够以其它方式来实施。
在上述的第一实施方式以及第二实施方式中，也可以形成有具有使半导体层2的一部分露出的开口部53的势垒电极51。但是，该情况下，主电极52的一部分与半导体层2相接。该情况下，注意以下方面：主电极52的电极材料(例如Al)向半导体层2扩散，有半导体层2的电的特性变动的可能性。因此，开口部53优选从半导体层2空出间隔地使中间绝缘层41的一部分露出。
在上述的第三实施方式以及第四实施方式中，也可以形成有由TiW层构成的势垒电极102或者包括TiW层的势垒电极102，来代替W层、WSi层、Co层、Ni层、Mo层以及TiN层，或者除此以外还形成有由TiW层构成的势垒电极102或者包括TiW层的势垒电极102。该情况下，能够起到与在第三实施方式以及第四实施方式中叙述的效果相同的效果。
但是，注意以下方面：TiW层带有根据Ti的含有量来吸蔵氢离子的性质。因此，在使用TiW层的情况下，优选根据其性质，以与第一实施方式以及第二实施方式相同的方式，在势垒电极102形成开口部53。
在上述的第一实施方式以及第三实施方式中，优选在俯视时形成有格子状的沟槽栅极构造20。在上述的第二实施方式以及第四实施方式中，也可以在俯视时形成有格子状的平面栅极构造82。
在上述的各实施方式中，也可以采用SiC(碳化硅)制的半导体层2，来代替硅制的半导体层2。也就是，半导体层2只要包含硅即可。
在上述的各实施方式中，也可以采用各半导体部分的导电型反转而成的构造。也就是，p型的部分成为n型、n型的部分成为p型也可以。
在上述的各实施方式中，也可以形成有n+型的漏极区域，来代替p+型的集电极区域12。漏极区域的n型杂质浓度也可以为1×10 19cm-3以上且1×1021cm-3以下。由此，能够提供代替IGBT而具备MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)的半导体装置。根据代替IGBT而具备MISFET的半导体装置，也能够起到与在上述的各实施方式中叙述的效果相同的效果。
该情况下，在上述的各实施方式的说明中，IGBT的“发射极”替换为MISFET的“源极”，IGBT的“集电极”替换为MISFET的“漏极”。该情况下，半导体层2也可以具有包括形成漏极区域的n+型的半导体基板、以及形成漂移区域10的n型的外延层的层叠构造。
以下表示从该说明书以及附图抽出的特征例。
[A1]一种半导体装置，其包括：半导体层；晶体缺陷区域，其形成于上述半导体层内；以及绝缘层，其形成于上述半导体层之上，由包含硅的绝缘体构成，在该绝缘体中包含对硅原子的游离键进行了氢封端的Si－H键。
[A2]根据A1所述的半导体装置，还包括：电极，其形成于上述绝缘层之上；中间绝缘层，其包覆上述电极；以及势垒电极，其包覆上述中间绝缘层，具有使上述中间绝缘层的一部分以及上述半导体层的一部分的至少一方露出的开口部，且包含吸蔵氢离子的电极材料。
[A3]根据A2所述的半导体装置，上述开口部使上述中间绝缘层的一部分露出。
[A4]根据A2或者A3所述的半导体装置，上述开口部在在俯视时与上述绝缘层重叠。
[A5]根据A2～A4任一项中所述的半导体装置，包括沟槽构造，该沟槽构造具有形成于上述半导体层的沟槽、形成于上述沟槽的内壁的上述绝缘层、以及隔着上述绝缘层埋设于上述沟槽的上述电极，上述中间绝缘层包覆上述沟槽构造。
[A6]根据A5所述的半导体装置，上述开口部在俯视时与上述沟槽构造重叠。
[A7]根据A2～A4任一项中所述的半导体装置，包括平面构造，该平面构造包括上述绝缘层以及上述电极，上述中间绝缘层包覆上述平面构造。
[A8]根据A7所述的半导体装置，上述开口部在俯视时与上述平面构造重叠。
[A9]根据A2～A8任一项中所述的半导体装置，还包括填埋上述开口部并包覆上述势垒电极的主电极。
[A10]根据A1所述的半导体装置，还包括：电极，其形成于上述绝缘层之上；中间绝缘层，其包覆上述电极；以及势垒电极，其包覆上述中间绝缘层，且由使氢离子通过的电极材料构成。
[A11]根据A10所述的半导体装置，包括沟槽构造，该沟槽构造具有形成于上述半导体层的沟槽、形成于上述沟槽的内壁的上述绝缘层、以及隔着上述绝缘层埋设于上述沟槽的上述电极，上述中间绝缘层包覆上述沟槽构造。
[A12]根据A10所述的半导体装置，包括平面构造，该平面构造包括上述绝缘层以及上述电极，上述中间绝缘层包覆上述平面构造。
[A13]根据A10～A12任一项中所述的半导体装置，还包括包覆上述势垒电极的主电极。
[A14]根据A1～A13任一项中所述的半导体装置，上述半导体层包含硅。
[A15]根据A14所述的半导体装置，还包括界面区域，该界面区域在上述半导体层形成于由上述绝缘层包覆的区域，且具有对硅原子的游离键进行了氢封端的Si－H键。
[A16]根据A1～A15任一项中所述的半导体装置，上述晶体缺陷区域形成寿命抑制区域、缓冲区域以及场截止区域中的至少一个。
[A17]一种半导体装置的制造方法，其包括以下工序：准备晶片的工序；在上述晶片之上形成由包含硅的绝缘体构成的绝缘层的工序；在上述绝缘层形成后，利用离子照射法以及电子线照射法中的至少一方在上述晶片内形成晶体缺陷区域的工序；以及在上述晶体缺陷区域形成后，向上述绝缘层导入氢离子，对上述绝缘层中的硅原子的游离键进行氢封端的工序。
[A18]根据A17所述的半导体装置的制造方法，上述氢离子的导入工序包括通过氢退火处理法向上述绝缘层导入氢离子的工序。
[A19]根据A17或者A18所述的半导体装置的制造方法，上述晶体缺陷区域的形成工序包括在上述绝缘层中形成硅原子的游离键的工序。
[A20]根据A17～A19任一项中所述的半导体装置的制造方法，还包括：
在上述氢离子的导入工序前，在上述绝缘层之上形成电极的工序；在上述氢离子的导入工序前，形成包覆上述电极的中间绝缘层的工序；在上述氢离子的导入工序前，形成势垒电极的工序，该势垒电极包含吸蔵氢离子的电极材料，且包覆上述中间绝缘层；以及在上述氢离子的导入工序前，去除上述势垒电极的不需要的部分，在上述势垒电极形成使上述中间绝缘层的一部分以及上述晶片的一部分的至少一方露出的开口部的工序，在上述氢离子的导入工序中，经由上述势垒电极的上述开口部向上述绝缘层导入氢离子。
[A21]根据A17～A19任一项中所述的半导体装置的制造方法，还包括：在上述氢离子的导入工序前，在上述绝缘层之上形成电极的工序；在上述氢离子的导入工序前，形成包覆上述电极的中间绝缘层的工序；以及在上述氢离子的导入工序前，形成势垒电极的工序，该势垒电极由使氢离子通过的电极材料构成，且包覆上述中间绝缘层，在上述氢离子的导入工序中，经由上述势垒电极向上述绝缘层导入氢离子。
本申请对应于2019年8月26日在日本国特许厅提出的特愿2019－153947号，上述申请的所有公开内容在此通过引用而录入。虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术的内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的保护范围限定。
符号的说明
1—半导体装置，2—半导体层，13—晶体缺陷区域，20—沟槽栅极构造(沟槽构造，)21—栅极沟槽(沟槽)，22—栅极绝缘层(绝缘层)，23—栅极电极(电极)，29—界面区域，41—中间绝缘层，51—势垒电极，52—主电极，53—开口部，72—晶片，81—半导体装置，82—平面栅极构造(平面构造)，101—半导体装置，102—势垒电极，111—半导体装置。

Claims (20)

1.一种半导体装置，其特征在于，包括：
半导体层；
晶体缺陷区域，其形成于上述半导体层内；以及
绝缘层，其形成于上述半导体层之上，由包含硅的绝缘体构成，在该绝缘体中包含对硅原子的游离键进行了氢封端的Si－H键。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
电极，其形成于上述绝缘层之上；
中间绝缘层，其包覆上述电极；以及
势垒电极，其包覆上述中间绝缘层，具有使上述中间绝缘层的一部分以及上述半导体层的一部分的至少一方露出的开口部，且包含吸蔵氢离子的电极材料。
3.根据权利要求2所述的半导体装置，其特征在于，
上述开口部使上述中间绝缘层的一部分露出。
4.根据权利要求2或3所述的半导体装置，其特征在于，
上述开口部在俯视时与上述绝缘层重叠。
5.根据权利要求2～4任一项中所述的半导体装置，其特征在于，
包括沟槽构造，该沟槽构造具有形成于上述半导体层的沟槽、形成于上述沟槽的内壁的上述绝缘层、以及隔着上述绝缘层埋设于上述沟槽的上述电极，
上述中间绝缘层包覆上述沟槽构造。
6.根据权利要求5所述的半导体装置，其特征在于，
上述开口部在俯视时与上述沟槽构造重叠。
7.根据权利要求2～4任一项中所述的半导体装置，其特征在于，
包括平面构造，该平面构造包括上述绝缘层以及上述电极，
上述中间绝缘层包覆上述平面构造。
8.根据权利要求7所述的半导体装置，其特征在于，
上述开口部在俯视时与上述平面构造重叠。
9.根据权利要求2～8任一项中所述的半导体装置，其特征在于，
还包括填埋上述开口部并包覆上述势垒电极的主电极。
10.根据权利要求1所述的半导体装置，其特征在于，还包括：
电极，其形成于上述绝缘层之上；
中间绝缘层，其包覆上述电极；以及
势垒电极，其包覆上述中间绝缘层，且由使氢离子通过的电极材料构成。
11.根据权利要求10所述的半导体装置，其特征在于，
包括沟槽构造，该沟槽构造具有形成于上述半导体层的沟槽、形成于上述沟槽的内壁的上述绝缘层、以及隔着上述绝缘层埋设于上述沟槽的上述电极，上述中间绝缘层包覆上述沟槽构造。
12.根据权利要求10所述的半导体装置，其特征在于，
包括平面构造，该平面构造包括上述绝缘层以及上述电极，
上述中间绝缘层包覆上述平面构造。
13.根据权利要求10～12任一项中所述的半导体装置，其特征在于，
还包括包覆上述势垒电极的主电极。
14.根据权利要求1～13任一项中所述的半导体装置，其特征在于，
上述半导体层包含硅。
15.根据权利要求14所述的半导体装置，其特征在于，
还包括界面区域，该界面区域在上述半导体层形成于由上述绝缘层包覆的区域，且具有对硅原子的游离键进行了氢封端的Si－H键。
16.一种半导体装置的制造方法，其特征在于，包括以下工序：
准备晶片的工序；
在上述晶片之上形成由包含硅的绝缘体构成的绝缘层的工序；
在上述绝缘层形成后，利用离子照射法以及电子线照射法中的至少一方在上述晶片内形成晶体缺陷区域的工序；以及
在上述晶体缺陷区域形成后，向上述绝缘层导入氢离子，对上述绝缘层中的硅原子的游离键进行氢封端的工序。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
上述氢离子的导入工序包括通过氢退火处理法向上述绝缘层导入氢离子的工序。
18.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，
上述晶体缺陷区域的形成工序包括在上述绝缘层中形成硅原子的游离键的工序。
19.根据权利要求16～18任一项中所述的半导体装置的制造方法，其特征在于，还包括以下工序：
在上述氢离子的导入工序前，在上述绝缘层之上形成电极的工序；
在上述氢离子的导入工序前，形成包覆上述电极的中间绝缘层的工序；
在上述氢离子的导入工序前，形成势垒电极的工序，该势垒电极包含吸蔵氢离子的电极材料，且包覆上述中间绝缘层；以及
在上述氢离子的导入工序前，去除上述势垒电极的不需要的部分，在上述势垒电极形成使上述中间绝缘层的一部分以及上述晶片的一部分的至少一方露出的开口部的工序，
在上述氢离子的导入工序中，经由上述势垒电极的上述开口部向上述绝缘层导入氢离子。
20.根据权利要求16～18任一项中所述的半导体装置的制造方法，其特征在于，还包括以下工序：
在上述氢离子的导入工序前，在上述绝缘层之上形成电极的工序；
在上述氢离子的导入工序前，形成包覆上述电极的中间绝缘层的工序；以及
在上述氢离子的导入工序前，形成势垒电极的工序，该势垒电极由使氢离子通过的电极材料构成，且包覆上述中间绝缘层，
在上述氢离子的导入工序中，经由上述势垒电极向上述绝缘层导入氢离子。
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