DE112020004094T5 - Halbleitervorrichtung und Verfahren zum Herstellen von dieser - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen von dieser Download PDF

Info

Publication number
DE112020004094T5
DE112020004094T5 DE112020004094.1T DE112020004094T DE112020004094T5 DE 112020004094 T5 DE112020004094 T5 DE 112020004094T5 DE 112020004094 T DE112020004094 T DE 112020004094T DE 112020004094 T5 DE112020004094 T5 DE 112020004094T5
Authority
DE
Germany
Prior art keywords
layer
electrode
insulating layer
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112020004094.1T
Other languages
English (en)
Inventor
Yuu Enomoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE112020004094T5 publication Critical patent/DE112020004094T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2636—Bombardment with radiation with high-energy radiation for heating, e.g. electron beam heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine Halbleitervorrichtung weist auf: eine Halbleiterschicht, ein in der Halbleiterschicht ausgebildetes Kristalldefektgebiet, und eine auf der Halbleiterschicht ausgebildete Isolationsschicht, die aus einem siliziumhaltigen Isolator gebildet ist und in dem Isolator eine Si-H-Bindung aufweist, in der eine ungesättigte Siliziumatom-Bindung wasserstoffterminiert ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren für diese.
  • Hintergrund
  • Die Patentliteratur offenbart eine Halbleitervorrichtung, die eine Halbleiterschicht, ein Kristalldefektgebiet und eine Isolationsschicht aufweist. Das Kristalldefektgebiet ist in der Halbleiterschicht ausgebildet. Die Isolationsschicht ist auf der Halbleiterschicht ausgebildet.
  • Auflistung von Entgegenhaltungen
  • Patentliteratur
  • Patentliteratur 1: WO 2016/051970A1
  • Kurzdarstellung der Erfindung
  • Technisches Problem
  • Eine Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung, die eine hochzuverlässige Isolationsschicht aufweist, und ein Herstellungsverfahren für diese bereit.
  • Lösung des Problems
  • Eine Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, die aufweist: eine Halbleiterschicht, ein in der Halbleiterschicht ausgebildetes Kristalldefektgebiet, und eine auf der Halbleiterschicht ausgebildete Isolationsschicht, die aus einem siliziumhaltigen Isolator gebildet bzw. zusammengesetzt („composed“) ist und in dem Isolator eine Si-H-Bindung aufweist, in der eine ungesättigte Siliziumatom-Bindung wasserstoffterminiert ist. Mit dieser Struktur ist es möglich, eine Halbleitervorrichtung bereitzustellen, die eine hochzuverlässige Isolationsschicht aufweist.
  • Eine Ausführungsform der vorliegenden Erfindung stellt ein Herstellungsverfahren für eine Halbleitervorrichtung bereit, das die folgenden Schritte aufweist: Bereitstellen eines Wafers, Ausbilden einer aus einem siliziumhaltigen Isolator gebildeten Isolationsschicht auf dem Wafer, Ausbilden eines Kristalldefektgebiets im Wafer mithilfe zumindest eines von einem lonenbestrahlungsverfahren und einem Elektronenstrahlbestrahlungsverfahren, und zwar nach dem Ausbilden der Isolationsschicht, und Einführen eines Wasserstoffions in die Isolationsschicht, um eine ungesättigte Bindung („dangling bond“) eines Siliziumatoms in der Isolationsschicht durch Wasserstoff zu terminieren („hydrogen-terminate“), und zwar nach dem Ausbilden des Kristalldefektgebiets.
  • Die vorstehenden und noch andere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung werden durch die Beschreibung der Ausführungsformen, die nachstehend unter Bezugnahme auf die begleitenden Zeichnungen beschrieben werden, offensichtlich werden.
  • Figurenliste
    • [1] 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [2] 2 ist eine Vergrößerungsansicht eines in 1 dargestellten Gebiets II.
    • [3] 3 ist eine Querschnittsansicht, die entlang einer in 2 gezeigten Linie III-III gezeichnet ist.
    • [4] 4 ist eine Vergrößerungsansicht eines Hauptteils in 3.
    • [5A] 5A ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode gemäß einem ersten Ausgestaltungsbeispiel zeigt.
    • [5B] 5B ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode gemäß einem zweiten Ausgestaltungsbeispiel zeigt.
    • [5C] 5C ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode gemäß einem dritten Ausgestaltungsbeispiel zeigt.
    • [5D] 5D ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode gemäß einem vierten Ausgestaltungsbeispiel zeigt.
    • [6A] 6A ist eine Querschnittsansicht zur Veranschaulichung eines Beispiels eines Herstellungsverfahrens für die in 1 gezeigte Halbleitervorrichtung.
    • [6B] 6B ist eine Querschnittsansicht, die einen auf 6A folgenden Schritt zeigt.
    • [6C] 6C ist eine Querschnittsansicht, die einen auf 6B folgenden Schritt zeigt.
    • [6D] 6D ist eine Querschnittsansicht, die einen auf 6C folgenden Schritt zeigt.
    • [6E] 6E ist eine Querschnittsansicht, die einen auf 6D folgenden Schritt zeigt.
    • [6F] 6F ist eine Querschnittsansicht, die einen auf 6E folgenden Schritt zeigt.
    • [6G] 6G ist eine Querschnittsansicht, die einen auf 6F folgenden Schritt zeigt.
    • [6H] 6H ist eine Querschnittsansicht, die einen auf 6G folgenden Schritt zeigt.
    • [6I] 6I ist eine Querschnittsansicht, die einen auf 6H folgenden Schritt zeigt.
    • [6J] 6J ist eine Querschnittsansicht, die einen auf 6I folgenden Schritt zeigt.
    • [6K] 6K ist eine Querschnittsansicht, die einen auf 6J folgenden Schritt zeigt.
    • [6L] 6L ist eine Querschnittsansicht, die einen auf 6K folgenden Schritt zeigt.
    • [6M] 6M ist eine Querschnittsansicht, die einen auf 6L folgenden Schritt zeigt.
    • [6N] 6N ist eine Querschnittsansicht, die einen auf 6M folgenden Schritt zeigt.
    • [6O] 6O ist eine Querschnittsansicht, die einen auf 6N folgenden Schritt zeigt.
    • [6P] 6P ist eine Querschnittsansicht, die einen auf 6O folgenden Schritt zeigt.
    • [6Q] 6Q ist eine Querschnittsansicht, die einen auf 6P folgenden Schritt zeigt.
    • [6R] 6R ist eine Querschnittsansicht, die einen auf 6Q folgenden Schritt zeigt.
    • [6S] 6S ist eine Querschnittsansicht, die einen auf 6R folgenden Schritt zeigt.
    • [6T] 6T ist eine Querschnittsansicht, die einen auf 6S folgenden Schritt zeigt.
    • [6U] 6U ist eine Querschnittsansicht, die einen auf 6T folgenden Schritt zeigt.
    • [7] 7 ist eine Vergrößerungsansicht, die 2 entspricht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
    • [8] 8 ist eine Querschnittsansicht, die entlang einer in 7 gezeigten Linie VIII-VIII gezeichnet ist.
    • [9A] 9A ist eine Querschnittsansicht zur Veranschaulichung eines Beispiels eines Herstellungsverfahrens für die in 7 gezeigte Halbleitervorrichtung.
    • [9B] 9B ist eine Querschnittsansicht, die einen auf 9A folgenden Schritt zeigt.
    • [9C] 9C ist eine Querschnittsansicht, die einen auf 9B folgenden Schritt zeigt.
    • [9D] 9D ist eine Querschnittsansicht, die einen auf 9C folgenden Schritt zeigt.
    • [9E] 9E ist eine Querschnittsansicht, die einen auf 9D folgenden Schritt zeigt.
    • [9F] 9F ist eine Querschnittsansicht, die einen auf 9E folgenden Schritt zeigt.
    • [9G] 9G ist eine Querschnittsansicht, die einen auf 9F folgenden Schritt zeigt.
    • [9H] 9H ist eine Querschnittsansicht, die einen auf 9G folgenden Schritt zeigt.
    • [9I] 9I ist eine Querschnittsansicht, die einen auf 9H folgenden Schritt zeigt.
    • [9J] 9J ist eine Querschnittsansicht, die einen auf 9I folgenden Schritt zeigt.
    • [9K] 9K ist eine Querschnittsansicht, die einen auf 9J folgenden Schritt zeigt.
    • [9L] 9L ist eine Querschnittsansicht, die einen auf 9K folgenden Schritt zeigt.
    • [9M] 9M ist eine Querschnittsansicht, die einen auf 9L folgenden Schritt zeigt.
    • [10] 10 ist eine Querschnittsansicht, die 3 entspricht und eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
    • [11] 11 ist eine Querschnittsansicht, die 8 entspricht und eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt.
  • Beschreibung von Ausführungsformen
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. 2 ist eine Vergrößerungsansicht eines in 1 dargestellten Gebiets II. 3 ist eine Querschnittsansicht, die entlang einer in 2 gezeigten Linie III-III gezeichnet ist. 4 ist eine Vergrößerungsansicht eines Hauptteils in 3.
  • Unter Bezugnahme auf 1 bis 4 ist die Halbleitervorrichtung 1 eine Halbleiterschaltvorrichtung, die einen IGBT (Bipolartransistor mit isolierter Gate-Elektrode) aufweist. Die Halbleitervorrichtung 1 weist eine aus Silizium gefertigte Halbleiterschicht 2 auf, die in einer rechteckigen Parallelepipedform ausgebildet ist. In dieser Ausführungsform weist die Halbleiterschicht 2 eine einschichtige Struktur auf, die aus einem FZ-Substrat (Floating-Zone-Substrat) gebildet ist, das durch ein FZ-Verfahren ausgebildet wird, oder einem CZ-Substrat (Czochralski-Substrat), das durch ein CZ-Verfahren ausgebildet wird, gebildet ist (in dieser Ausführungsform FZ-Substrat).
  • Die Halbleiterschicht 2 weist eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf der anderen Seite, und vier Seitenflächen 5A, 5B, 5C, 5D, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden, auf. Die Seitenflächen 5A bis 5D weisen eine erste Seitenfläche 5A, eine zweite Seitenfläche 5B, eine dritte Seitenfläche 5C und eine vierte Seitenfläche 5D auf.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind jeweils, in einer in ihren Normalrichtungen Z gerichteten Draufsicht (nachstehend einfach als „Draufsicht“ bezeichnet), in einer Viereckform ausgebildet. Die erste Seitenfläche 5A und die zweite Seitenfläche 5B erstrecken sich in erster Richtung X entlang der ersten Hauptfläche 3 und liegen einander in einer zweiten Richtung Y, die die erste Richtung X schneidet, gegenüber. Die dritte Seitenfläche 5C und die vierte Seitenfläche 5D erstrecken sich in der zweiten Richtung Y und liegen einander in der ersten Richtung X gegenüber. Insbesondere ist die zweite Richtung Y senkrecht zur ersten Richtung X.
  • Die Halbleiterschicht 2 weist ein Vorrichtungsgebiet 6 und ein Außengebiet 7 auf. Das Vorrichtungsgebiet 6 ist ein Gebiet, in dem ein Hauptabschnitt des IGBT ausgebildet wird. Das Vorrichtungsgebiet 6 wird in der Halbleiterschicht 2 derart ausgebildet, dass es, in einer Draufsicht, von den Seitenflächen 5A bis 5D nach innen beabstandet ist. Das Vorrichtungsgebiet 6 kann, in einer Draufsicht, in einer Viereckform ausgebildet werden.
  • Das Außengebiet 7 stellt ein Gebiet außerhalb des Vorrichtungsgebiets 6 dar. Das Außengebiet 7 wird als eine Bandform ausgebildet, die sich, in einer Draufsicht, entlang eines Umfangsrands des Vorrichtungsgebiets 6 erstreckt. In dieser Ausführungsform wird das Außengebiet 7 in einer ringförmigen Form (insbesondere einer ringförmigen Viereckform) ausgebildet, die, in einer Draufsicht, das Vorrichtungsgebiet 6 umgibt.
  • Unter Bezugnahme auf 3 weist die Halbleitervorrichtung 1 ein n-Typ-Driftgebiet 10 (erster Leitfähigkeitstyp) auf, das einen Flächenschichtabschnitt der Halbleitervorrichtung 2 ausbildet. Das Driftgebiet 10 wird unter Verwendung des FZ-Substrats ausgebildet. Das heißt, das Driftgebiet 10 wird in der Halbleiterschicht 2 über einem gesamten Gebiet ausschließlich der anderen Halbleitergebiete ausgebildet. Eine n-Typ-Verunreinigungskonzentration des Driftgebiets 10 kann 1,0 × 1013 cm-3 oder mehr und 1,0 × 1015 cm-3 oder weniger betragen.
  • Die Halbleitervorrichtung 1 weist ein n+-Typ-Puffergebiet 11 auf, das in einem Flächenschichtabschnitt der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet wird. Das Puffergebiet 11 kann als ein Feldstoppgebiet bezeichnet werden. Einer der Zwecke des Ausbildens des Puffergebiets besteht darin, die Ausweitung einer Verarmungsschicht während des Ausschaltbetriebs zu unterdrücken. Das Puffergebiet 11 kann in einem gesamten Flächenschichtabschnitt der zweiten Hauptfläche 4 ausgebildet werden. Das Puffergebiet 11 weist eine n-Typ-Verunreinigungskonzentration auf, die größer ist als die n-Typ-Verunreinigungskonzentration des Driftgebiets 10. Die n-Typ-Verunreinigungskonzentration des Puffergebiets 11 kann 1,0 × 1014 cm-3 oder mehr und 1,0 × 1018 cm-3 oder weniger betragen.
  • Die Halbleitervorrichtung 1 weist ein p+-Typ-Kollektorgebiet 12 (zweiter Leitfähigkeitstyp) auf, das in einem Flächenschichtabschnitt der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet wird. Insbesondere wird das Kollektorgebiet 12 in einem Flächenschichtabschnitt auf der Seite der zweiten Hauptfläche 4 im Puffergebiet 11 ausgebildet. Das Kollektorgebiet 12 kann im gesamten Flächenschichtabschnitt der zweiten Hauptfläche 4 ausgebildet werden. Eine p-Typ-Verunreinigungskonzentration des Kollektorgebiets 12 kann 1,0 × 1016 cm-3 oder mehr und 1,0 × 1018 cm-3 oder weniger betragen.
  • Die Halbleitervorrichtung 1 weist mehrere Kristalldefektgebiete 13 auf, die in der Halbleiterschicht 2 ausgebildet werden. Die Kristalldefektgebiete 13 sind mithilfe einer Schraffierung in 3 gezeigt. Die mehreren Kristalldefektgebiete 13 werden in Gebieten ausgebildet, die sich näher der zweiten Hauptfläche 4 als der ersten Hauptfläche 3 befinden. Insbesondere werden die mehreren Kristalldefektgebiete 13 in einem Gebiet zwischen der ersten Hauptfläche 3 und dem Puffergebiet 11 ausgebildet. Die mehreren Kristalldefektgebiete 13 werden derart ausgebildet, dass sie in Normalrichtung Z voneinander beabstandet sind, und erstrecken sich in Ebenen oder in Schichten in Richtungen, die zur ersten Hauptfläche 3 parallel sind.
  • In dieser Ausführungsform werden die mehreren (in dieser Ausführungsform drei Schichten) Kristalldefektgebiete 13 in der Halbleiterschicht 2 ausgebildet. Eine Anzahl der Kristalldefektgebiete 13 ist beliebig. Das (Die) Kristalldefektgebiet(e) 13 kann (können) in der Halbleiterschicht 2 in lediglich einer Schicht oder vier oder mehr Schichten ausgebildet werden. Die Kristalldefektgebiete 13 müssen nicht notwendigerweise in mehreren Schichten auf eine voneinander beabstandete Weise ausgebildet werden, sondern können gleichmäßig in einem vorgegebenen Dickenbereich der Halbleiterschicht 2 eingebracht werden.
  • Die mehreren Kristalldefektgebiete 13 weisen jeweils Leerstellen auf, die in die Halbleiterschicht 2 eingeführt werden. Das heißt, die Kristalldefektgebiete 13 bestehen aus Gebieten, in denen die Kristallstruktur der Halbleiterschicht 2 durch die Leerstellen umgeformt ist. Die Leerstellen weisen Punktdefekte, Löcher usw. auf. In dieser Ausführungsform werden die mehreren Kristalldefektgebiete 13 jeweils als n-Typ-Verunreinigungsgebiete ausgebildet, die Leerstellen und Protonen aufweisen.
  • Insbesondere werden die mehreren Kristalldefektgebiete 13 jeweils als n-Typ-Verunreinigungsgebiete ausgebildet, die VOH-Defekte aufweisen, von denen jeder aus Leerstellen (V), Sauerstoff (O) und Wasserstoff (H) gebildet ist. Die Leerstellen werden mithilfe mindestens eines von einem Elektronenstrahlbestrahlungsverfahren und einem lonenbestrahlungsverfahren in die Halbleiterschicht 2 eingeführt. Der Sauerstoff wird während der Herstellung in die Halbleiterschicht 2 gemischt oder eingeführt. Die Protonen werden mithilfe eines lonenbestrahlungsverfahrens in die Halbleiterschicht 2 eingeführt. Die VOH-Defekte werden ausgebildet, indem die Halbleiterschicht 2 mit den Leerstellen (V), dem Sauerstoff (O), und dem Wasserstoff (H), die darin eingeführt wurden, thermisch behandelt wird.
  • Die VOH-Defekte dienen als Donatoren (n-Verunreinigungsgebiete), die Elektronen liefern. Eine Dichte der VOH-Defekte jedes Kristalldefektgebiets 13 kann 1 × 1012 cm-3 oder mehr und 1 x 1016 cm-3 oder weniger betragen. Eine n-Typ-Verunreinigungskonzentration jedes Kristalldefektgebiets 13 ist größer als die n-Typ-Verunreinigungskonzentration des Driftgebiets 10.
  • Die mehreren Kristalldefektgebiete 13 dienen als mindestens eines von einem Lebenszeitkillergebiet, einem Puffergebiet und einem Feldstoppgebiet. In dieser Ausführungsform werden die mehreren Kristalldefektgebiete 13 als ein Lebenszeitkillergebiet ausgebildet. Einer der Zwecke des Ausbildens des Lebenszeitkillergebiets besteht darin, die Ausschaltzeit während eines Ausschaltbetriebs zu verkürzen.
  • Die Halbleitervorrichtung 1 weist ein p-Typ-Körpergebiet 14 auf, das in einem Flächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 am Vorrichtungsgebiet 6 ausgebildet wird. Eine p-Typ-Verunreinigungskonzentration des Körpergebiets 14 kann 1,0 × 1016 cm-3 oder mehr und 1,0 × 1018 cm-3 oder weniger betragen. Das Körpergebiet 14 liegt den Kristalldefektgebieten 13 gegenüber, wobei das Driftgebiet 10, in Normalrichtung Z, dazwischen angeordnet ist. In dieser Ausführungsform definiert das Körpergebiet 14 das Vorrichtungsgebiet 6.
  • Die Halbleitervorrichtung 1 weist mehrere Grabengatestrukturen 20 auf, die in der ersten Hauptfläche 3 der Halbleiterschicht 2 am Vorrichtungsgebiet 6 ausgebildet sind. Die mehreren Grabengatestrukturen 20 werden jeweils in einer Bandform ausgebildet, die sich in erster Richtung X erstreckt, und sind in der zweiten Richtung Y voneinander beabstandet. Die mehreren Grabengatestrukturen 20 werden dadurch in einer Streifenstruktur ausgebildet, die sich, in einer Draufsicht, in der ersten Richtung X erstreckt. Die mehreren Grabengatestrukturen 20 liegen den Kristalldefektgebieten 13 gegenüber, wobei das Driftgebiet 10, in Normalrichtung Z, dazwischen angeordnet ist.
  • Insbesondere weist jede der Grabengatestrukturen 20 einen Gategraben 21 (Graben), eine Gateisolationsschicht 22 (Isolationsschicht) und eine Gateelektrode 23 (Elektrode) auf. Der Graben 21 wird ausgebildet, indem die erste Hauptfläche 3 zur zweiten Hauptfläche 4 hin eingegraben wird. Der Gategraben 21 dringt derart in das Körpergebiet 14 ein, dass er an das Driftgebiet 10 gelangt. Der Gategraben 21 wird derart ausgebildet, dass er von den mehreren Kristalldefektgebieten 13 in Richtung der ersten Hauptfläche 3 hin beabstandet ist.
  • Der Gategraben 21 weist eine Seitenwand und eine untere Wand auf. Die Seitenwand des Gategrabens 21 legt das Driftgebiet 10 und das Körpergebiet 14 frei. Die untere Wand des Gategrabens 21 legt das Driftgebiet 10 frei.
  • Insbesondere weist der Gategraben 21 einen ersten Grabenabschnitt 24 und einen zweiten Grabenabschnitt 25 auf. Der erste Grabenabschnitt 24 weist eine verhältnismäßig große Öffnungsbreite auf und ist näher einer Öffnung des Gategrabens 21 ausgebildet. Der erste Grabenabschnitt 24 ist in einem Gebiet angeordnet, das sich in Bezug auf einen unteren Abschnitt des Körpergebiets 14 näher der ersten Hauptfläche 3 befindet. Der zweite Grabenabschnitt 25 weist eine Öffnungsbreite auf, die kleiner ist als die Öffnungsbreite des ersten Grabenabschnitts 24, und erstreckt sich vom ersten Grabenabschnitt 24 durch den unteren Abschnitt des Körpergebiets 14, so dass er das Driftgebiet 10 erreicht. Der zweite Grabenabschnitt 25 ist tiefer als der erste Grabenabschnitt 24.
  • Die Gateisolationsschicht 22 wird aus einem Film entlang einer Innenwand des Gategrabens 21 ausgebildet. Die Gateisolationsschicht 22 definiert einen ausgesparten Raum im Gategraben 21. Die Gateisolationsschicht 22 weist einstückig einen ersten Abschnitt 26, einen zweiten Abschnitt 27 und einen dritten Abschnitt 28 auf.
  • Der erste Abschnitt 26 deckt den ersten Grabenabschnitt 24 ab. Der zweite Abschnitt 27 deckt den zweiten Grabenabschnitt 25 ab und ist mit dem ersten Abschnitt 26 durchgängig. Der dritte Abschnitt 28 ist über einen Öffnungsrandabschnitt des Gategrabens 21 auf die erste Hauptfläche 3 gezogen und ist mit dem ersten Abschnitt 26 durchgängig. Der erste Abschnitt 26 wird als ein dicker Filmabschnitt ausgebildet, der eine Dicke aufweist, die größer ist als die Dicke des zweiten Abschnitts 27. Der erste Abschnitt 26 entspannt ein elektrisches Feld am Öffnungsrandabschnitt des Gategrabens 21.
  • Die Gateisolationsschicht 22 wir aus einem siliziumhaltigen Isolator gebildet. Die Gateisolationsschicht 22 weist vorzugsweise mindestens eine von einer SiO2-Schicht, einer SiN-Schicht, einer SiON-Schicht, einer HfSiO-Schicht und einer HfSiON-Schicht auf. Die Gateisolationsschicht 22 kann eine einschichtige Struktur aufweisen, die aus einer SiO2-Schicht, einer SiN-Schicht, einer SiON-Schicht, einer HfSiO-Schicht oder einer HfSiON-Schicht gebildet ist. Die Gateisolationsschicht 22 kann eine laminierte Struktur aufweisen, in der mindestens zwei Schichten von einer SiO2-Schicht, einer SiN-Schicht, einer SiON-Schicht, einer HfSiO-Schicht und einer HfSiON-Schicht in einer beliebigen Reihenfolge laminiert sind. In dieser Ausführungsform weist die Gateisolationsschicht 22 eine einschichtige Struktur auf, die aus einer SiO2-Schicht gebildet ist
  • Die Gateisolationsschicht 22 weist eine Si-H-Bindung auf, in der ungesättigte Bindungen von Siliziumatomen durch Wasserstoffionen im Isolator wasserstoffterminiert werden. Die Gateisolationsschicht 22 weist vorzugsweise eine Außenfläche auf, die eine Si-H-Bindung aufweist, in der ungesättigte Bindungen von Siliziumatomen durch Wasserstoffionen wasserstoffterminiert sind. Die Si-H-Bindung in der Gateisolationsschicht 22 wird ausgebildet, indem Wasserstoffionen in die Gateisolationsschicht 22 durch ein Wasserstoff-Temperbehandlungsverfahren eingeführt werden.
  • Die Dicke der Gateisolationsschicht 22 kann 10 nm oder mehr und 1000 nm oder weniger betragen. Die Dicke der Gateisolationsschicht 22 kann 10 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 200 nm oder weniger, 200 nm oder mehr und 400 nm oder weniger, 400 nm oder mehr und 600 nm oder weniger, 600 nm oder mehr und 800 nm oder weniger, 800 nm oder mehr und 1000 nm oder weniger betragen. Die Dicke der Gateisolationsschicht 22 beträgt vorzugsweise 20 nm oder mehr und 200 nm oder weniger.
  • In der vorstehend beschriebenen Struktur weist die Halbleitervorrichtung 1 ein Grenzflächengebiet 29 in der Halbleiterschicht 2 auf, das mit der Gateisolationsschicht 22 abgedeckt ist. Das Grenzflächengebiet 29 weist vorzugsweise eine Si-H-Bindung auf, in der ungesättigte Bindungen von Siliziumatomen in der Halbleiterschicht 2 durch Wasserstoffionen wasserstoffterminiert sind. Die Si-H-Bindung des Grenzflächengebiets 29 wird durch das gleiche Verfahren ausgebildet wie das Verfahren für die Si-H-Bindung der Gateisolationsschicht 22.
  • Die Gateelektrode 23 wird im Gategraben 21 vergraben, wobei die Gateisolationsschicht 22 dazwischen angeordnet ist. Insbesondere wird die Gateelektrode 23 im ausgesparten Raum, der durch die Gateisolationsschicht 22 im Gategraben 21 definiert ist, vergraben. Die Gateelektrode 23 weist eine freigelegte Fläche auf, die vom Gategraben 21 freigelegt ist. Die freigelegte Fläche der Gateelektrode 23 kann bezogen auf die erste Hauptfläche 3 näher der unteren Wand des Gategrabens 21 angeordnet sein. Die freigelegte Fläche der Gateelektrode 23 kann eine Aussparung zur unteren Wand hin des Gategrabens 21 aufweisen.
  • Die Gateelektrode 23 wird aus einem Elektrodenmaterial gebildet, welches einen Durchgang eines Wasserstoffions ermöglicht. Die Gateelektrode 23 kann aus einem Polysilizium gebildet werden, dem durch n-Typ-Verunreinigungen oder p-Typ-Verunreinigungen eine Leitfähigkeit verliehen wurde. Die Gateelektrode 23 wird vorzugsweise aus einem n-Typ-Polysilizium gebildet.
  • Die Halbleitervorrichtung 1 weist mehrere n+-Typ-Emittergebiete 31 auf, die in einem Flächenschichtabschnitt des Körpergebiets 14 ausgebildet werden. Eine n-Typ-Verunreinigungskonzentration der Emittergebiete 31 ist größer als die n-Typ-Verunreinigungskonzentration des Driftgebiets 10. Die n-Typ-Verunreinigungskonzentration der Emittergebiete 31 kann 1 × 1019 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger betragen.
  • Die mehreren Emittergebiete 31 werden jeweils in einem Gebiet zwischen zueinander benachbarten der mehreren Gräben 21 in einem Flächenschichtabschnitt des Körpergebiets 14 ausgebildet. Ein unterer Abschnitt jedes Emittergebiets 31 wird in einem Gebiet angeordnet, das sich in Bezug auf den unteren Abschnitt des Körpergebiets 14 näher der ersten Hauptfläche 3 befindet.
  • Jedes Emittergebiet 31 deckt die Seitenwand des Gategrabens 21 ab und liegt der Gateelektrode 23 gegenüber, wobei die Gateisolationsschicht 22 dazwischen angeordnet ist. Insbesondere deckt jedes Emittergebiet 31 den ersten Grabenabschnitt 24 und den zweiten Grabenabschnitt 25 des Gategrabens 21 ab und liegt der Gateelektrode 23 gegenüber, wobei der erste Abschnitt 26 und der zweite Abschnitt 27 der Gateisolationsschicht 22 dazwischen angeordnet sind. Jedes Emittergebiet 31 definiert mit dem Driftgebiet 10 ein Kanalgebiet des IGBT im Körpergebiet 14. Das Kanalgebiet wird in einem Gebiet entlang der Gateisolationsschicht 22 im Körpergebiet 14 ausgebildet.
  • Die Halbleitervorrichtung 1 weist Kontaktlöcher 32 auf, von denen jedes in einem seitlichen Gebiet zu einem der Gategräben 21 in der ersten Hauptfläche 3 der Halbleiterschicht 2 derart ausgebildet wird, dass es vom Gategraben 21 beabstandet ist. In dieser Ausführungsform sind die mehreren Kontaktlöcher 32 in jeder Seite jedes Gategrabens 21 ausgebildet. Insbesondere werden die mehreren Kontaktlöcher 32 jeweils in einem Gebiet zwischen zueinander benachbarten der mehreren Gategräben 21 ausgebildet.
  • Die Kontaktlöcher 32 können jeweils in einer Bandform ausgebildet werden, die sich, in einer Draufsicht, entlang der Gategräben 21 erstreckt. Die Kontaktlöcher 32 dringen in den unteren Abschnitt jedes Emittergebiets 31 ein, so dass sie das Körpergebiet 14 erreichen. Die unteren Wände der Kontaktlöcher 32 sind in einem Gebiet zwischen dem unteren Abschnitt des Körpergebiets 14 und dem unteren Abschnitt jedes Emittergebiets 31 angeordnet.
  • Die Halbleitervorrichtung 1 weist p+-Typ-Kontaktgebiete 33 auf, die in Gebieten entlang der jeweiligen Kontaktlöcher 32 in einem Flächenschichtabschnitt des Körpergebiets 14 ausgebildet werden. In dieser Ausführungsform werden die mehreren Kontaktgebiete 33 jeweils entlang der entsprechenden Kontaktlöcher 32 ausgebildet. Eine p-Typ-Verunreinigungskonzentration der Kontaktgebiete 33 ist größer als die p-Typ-Verunreinigungskonzentration des Körpergebiets 14. Die p-Typ-Verunreinigungskonzentration der Kontaktgebiete 33 kann 1 × 1019 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger betragen.
  • Die Kontaktgebiete 33 decken jeweils untere Wände der entsprechenden Kontaktlöcher 32 ab. Die Kontaktgebiete 33 können jeweils Seitenwände der entsprechenden Kontaktlöcher 32 abdecken. Der untere Abschnitt jedes Kontaktgebiets 33 wird in einem Gebiet zwischen dem unteren Abschnitt des Körpergebiets 14 und dem unteren Abschnitt jedes Emittergebiets 31 angeordnet.
  • In dieser Ausführungsform weist die Halbleitervorrichtung 1 eine Silizidschicht 34 auf, die in einem Gebiet entlang der Wandfläche des Kontaktlochs 32 im Flächenschichtabschnitt des Körpergebiets 14 ausgebildet wird. In dieser Ausführungsform werden mehrere Silizidschichten 34 jeweils entlang einer Wandfläche des entsprechenden Kontaktlochs 32 ausgebildet. Die Silizidschichten 34 werden jeweils über den gesamten Wandflächen der entsprechenden Kontaktlöcher 32 ausgebildet.
  • Die Silizidschichten 34 werden jeweils mit dem entsprechenden Emittergebiet 31 und dem entsprechenden Kontaktgebiet 33 elektrisch verbunden. Insbesondere bilden jeweils die Silizidschichten 34 einen ohmschen Kontakt mit den entsprechenden Emittergebieten 31 und den entsprechenden Kontaktgebieten 33 aus. Die Silizidschichten 34 weisen jeweils ein Elektrodenmaterial auf, das eine Absorption von Wasserstoffionen ermöglicht. In dieser Ausführungsform werden die Silizidschichten 34 aus einem Ti-Silizid gebildet.
  • Die Halbleitervorrichtung 1 weist eine zwischenliegende Isolationsschicht 41 auf, die die erste Hauptfläche 3 der Halbleiterschicht 2 abdeckt. Die zwischenliegende Isolationsschicht 41 wird auch als eine isolierende Zwischenschicht bezeichnet. Die zwischenliegende Isolationsschicht 41 deckt insgesamt die mehreren Grabengatestrukturen 20 ab. Das heißt, die zwischenliegende Isolationsschicht 41 deckt insgesamt den Gategraben 21, die Gateisolationsschicht 21 und die Gateelektrode 23 ab.
  • Die zwischenliegende Isolationsschicht 41 wird aus einem Isolator gebildet, der einen Durchgang von Wasserstoffionen ermöglicht. Die zwischenliegende Isolationsschicht 41 kann eine einschichtige Struktur oder eine laminierte Struktur aufweisen, die eine oder beide von einer SiO2-Schicht und einer SiN-Schicht aufweist. Die zwischenliegende Isolationsschicht 41 kann eine laminierte Struktur aufweisen, die mehrere SiO2-Schichten aufweist. Die isolierende Zwischenschicht 41 kann mindestens eines von einer USG-Schicht (Undotiertes Silikatglas), einer PSG-Schicht (Phosphorsilikatglas) und einer BPSG-Schicht (Borphosphorsilikatglas) als ein Beispiel der SiO2-Schicht aufweisen.
  • Die zwischenliegende Isolationsschicht 41 kann eine Si-H-Bindung aufweisen, in der ungesättigte Bindungen von Siliziumatomen durch Wasserstoffionen wasserstoffterminiert werden. Die zwischenliegende Isolationsschicht 41 kann eine Außenfläche aufweisen, die eine Si-H-Bindung aufweist, in der ungesättigte Bindungen von Siliziumatomen durch Wasserstoffionen wasserstoffterminiert werden.
  • Die zwischenliegende Isolationsschicht 41 weist mehrere Kontaktöffnungen 42 auf. Die mehreren Kontaktöffnungen 42 weisen Kontaktöffnungen 42 auf, die die Gateelektroden 23 freilegen. Die mehreren Kontaktöffnungen 42 weisen Kontaktöffnungen 42 auf, die jeweils mit den mehreren Kontaktlöchern 32 in Kommunikation stehen. Die Kontaktöffnungen 42 in Kommunikation mit den Kontaktlöchern 32 werden jeweils in einer Bandform ausgebildet, die sich, in einer Draufsicht, entlang der Kontaktlöcher 32 erstreckt.
  • Die Halbleitervorrichtung 1 weist eine Kollektorelektrode 46 auf, die auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet wird. Die Kollektorelektrode 46 wird mit dem Kollektorgebiet 12 elektrisch verbunden. Die Kollektorelektrode 46 bildet einen ohmschen Kontakt mit dem Kollektorgebiet 12.
  • Die Kollektorelektrode 46 kann mindestens eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer AI-Schicht aufweisen. Die Kollektorelektrode 46 weist vorzugsweise eine Ti-Schicht als eine ohmsche Elektrode auf. Die Kollektorelektrode 46 kann eine einschichtige Struktur aufweisen, die aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht oder einer AI-Schicht gebildet ist.
  • Die Kollektorelektrode 46 kann eine laminierte Struktur aufweisen, in der mindestens zwei Schichten von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer AI-Schicht in einer beliebigen Reihenfolge laminiert sind. Die Kollektorelektrode 46 kann eine laminierte Struktur aufweisen, die zum Beispiel eine Ti-Schicht, eine Ni-Schicht, eine Pd-Schicht, eine Au-Schicht und eine Ag-Schicht aufweist, die in dieser Reihenfolge von der Seite der zweiten Hauptfläche 4 laminiert sind.
  • Unter Bezugnahme auf 1 weist die Halbleitervorrichtung 1 eine Gatehauptflächenelektrode 47 auf, die auf der zwischenliegenden Isolationsschicht 41 ausgebildet wird. Die Gatehauptflächenelektrode 47 wird über dem Vorrichtungsgebiet 6 ausgebildet. Die Gatehauptflächenelektrode 47 weist ein Gatepad 48 und einen Gatefinger 49 auf.
  • Das Gatepad 48 wird in einem Gebiet, in einer Draufsicht, entlang eines mittleren Abschnitts der ersten Seitenfläche 5A ausgebildet. Das Gatepad 48 kann, in einer Draufsicht, in einem Gebiet entlang eines Eckabschnitts ausgebildet werden, der beliebige zwei der Seitenfläche 5A bis 5D verbindet. Das Gatepad 48 kann, in einer Draufsicht, in einer Viereckform ausgebildet werden.
  • Der Gatefinger 49 ist vom Gatepad 48 lang gezogen und erstreckt sich in einer Bandform entlang des Umfangsrands des Vorrichtungsgebiets 6. In dieser Ausführungsform erstreckt sich der Gatefinger 49 entlang der ersten Seitenfläche 5A, der dritten Seitenfläche 5C und der vierten Seitenfläche 5D, so dass er das Innere des Vorrichtungsgebiets 6 in den drei Richtungen abgrenzt.
  • Der Gatefinger 49 dringt von oberhalb der zwischenliegenden Isolationsschicht 41 in die entsprechenden mehreren Kontaktöffnungen 42 ein. Der Gatefinger 49 wird mit den Gateelektroden 23 in den entsprechenden Kontaktöffnungen 42 elektrisch verbunden. Eine an das Gatepad 48 angelegte Gatespannung wird über den Gatefinger 49 an die Gateelektroden 23 übertragen.
  • Unter Bezugnahme auf 1 und 3 weist die Halbleitervorrichtung 1 eine Emitterhauptflächenelektrode 50 auf, die auf der zwischenliegenden Isolationsschicht 41 derart ausgebildet ist, dass sie von der Gatehauptflächenelektrode 47 beabstandet ist. Die Emitterhauptflächenelektrode 50 wird über dem Vorrichtungsgebiet 6 ausgebildet. Die Emitterhauptflächenelektrode 50 deckt ein Gebiet ab, das durch die Gatehauptflächenelektrode 47 über dem Vorrichtungsgebiet 6 definiert ist.
  • Die Emitterhauptflächenelektrode 50 dringt aus dem Bereich auf der zwischenliegenden Isolationsschicht 41 über die entsprechenden Kontaktöffnungen 42 in die Kontaktlöcher 32 ein. Die Emitterhauptflächenelektrode 50 wird mit dem Körpergebiet 14, den Emittergebieten 31 und den Kontaktgebieten 33 in den Kontaktlöchern 32 elektrisch verbunden. Eine an die Emitterhauptflächenelektrode 50 angelegte Emitterspannung wird über die Emitterhauptflächenelektrode 50 an das Körpergebiet 14, die Emittergebiete 31 und die Kontaktgebiete 33 übertragen.
  • Unter Bezugnahme auf 3 und 4 weist die Emitterhauptflächenelektrode 50 insbesondere eine laminierte Struktur auf, die eine Barriereelektrode 51 und eine Hauptelektrode 52 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert werden. Die Gatehauptflächenelektrode 47 weist auch eine laminierte Struktur auf, die eine Barriereelektrode 51 und eine Hauptelektrode 52 aufweist, obwohl dies nicht dargestellt ist. Die Struktur der Emitterhauptflächenelektrode 50 wird nachstehend beschrieben sein, während die Struktur der Gatehauptflächenelektrode 47 nicht beschrieben wird.
  • Die Barriereelektrode 51 wird als ein Film entlang einer Hauptfläche der zwischenliegenden Isolationsschicht 41, Innenwänden der Kontaktöffnungen 42 und Innenwänden der Kontaktlöcher 32 ausgebildet. Die Barriereelektrode 51 definiert ausgesparte Räume in den Kontaktöffnungen 42 und den Kontaktlöchern 32. Die Barriereelektrode 51 wird mit den Silizidschichten 34 in den Kontaktlöchern 32 elektrisch verbunden.
  • Die Barriereelektrode 51 enthält ein Elektrodenmaterial, das eine Absorption von Wasserstoffionen ermöglicht. Die Barriereelektrode 51 enthält Wasserstoffionen darin. In dieser Ausführungsform enthält die Barriereelektrode 51 Ti (Titan) als ein Beispiel des Elektrodenmaterials, das eine Absorption von Wasserstoffionen ermöglicht.
  • Die Barriereelektrode 51 weist einen Öffnungsabschnitt 53 auf, von dem mindestens eines von einem Abschnitt der zwischenliegenden Isolationsschicht 41 und einem Abschnitt der Halbleiterschicht 2 freigelegt wird. In dieser Ausführungsform weist die Barriereelektrode 51 mehrere Öffnungsabschnitte 53 auf. In dieser Ausführungsform legt jeder der Öffnungsabschnitte 53 einen Abschnitt der zwischenliegenden Isolationsschicht 41 frei. Jeder der Öffnungsabschnitte 53 bildet einen Einführungspfad für Wasserstoffionen aus.
  • Jeder Öffnungsabschnitt 53 überlappt, in einer Draufsicht, vorzugsweise die erste Hauptfläche 3. Es wird besonders bevorzugt, dass jeder Öffnungsabschnitt 53, in einer Draufsicht, mindestens eines von dem Gategraben 21, der Gateisolationsschicht 22 und der Gateelektrode 23 überlappt. Es wird am meisten bevorzugt, dass jeder Öffnungsabschnitt 53, in einer Draufsicht, alle von dem Gategraben 21, der Gateisolationsschicht 22 und der Gateelektrode 23 überlappt. Das heißt, jeder Öffnungsabschnitt 53 überlappt, in einer Draufsicht, vorzugsweise jede Grabengatestruktur 20.
  • In dieser Ausführungsform wird jeder Öffnungsabschnitt 53 in einer Bandform ausgebildet, die sich, in einer Draufsicht, entlang des Gategrabens 21 erstreckt. Die mehreren Öffnungsabschnitte 53 können voneinander beabstandet ausgebildet werden, so dass sie, in einer Draufsicht, einen von den Gategräben 21 überlappen. Jeder Öffnungsabschnitt 53 weist vorzugsweise eine Breite W2 auf, die kleiner ist als eine Öffnungsbreite W1 des Gategrabens 21. Jeder Öffnungsabschnitt 53 wird vorzugsweise in einem Gebiet angeordnet, das, in einer Draufsicht, durch die Seitenwand des Gategrabens 21 umgeben ist.
  • Jeder Öffnungsabschnitt 53 überlappt damit, in einer Draufsicht, den Gategraben 21 vollständig. Jeder Öffnungsabschnitt 53 kann die Breite W2 aufweisen, die größer gleich der Öffnungsbreite W1 des Gategrabens 21 ist. Jeder Öffnungsabschnitt 53 kann derart ausgebildet werden, dass er, in einer Draufsicht den Gategraben 21 umgibt.
  • Die Hauptelektrode 52 wird auf der Barriereelektrode 51 ausgebildet. Die Hauptelektrode 52 enthält ein Elektrodenmaterial, das einen Durchgang von Wasserstoffionen ermöglicht. Die Hauptelektrode 52 kann mindestens eine von einer reinen AI-Schicht (welche Al mit einer Reinheit von 99 % oder höher enthält), einer AlSi-Schicht, einer AICu-Schicht und einer AlSiCu-Schicht aufweisen.
  • Die Hauptelektrode 52 füllt ausgesparte Räume, die durch die Barriereelektrode 51 in den Kontaktöffnungen 42 und den Kontaktlöchern 32 definiert sind, so dass sie die Barriereelektrode 51 abdeckt. Die Hauptelektrode 52 steht mit einem Abschnitt der zwischenliegenden Isolationsschicht 41 oder einem Abschnitt der Halbleiterschicht 2 in jedem Öffnungsabschnitt 53 der Barriereelektrode 51 in Kontakt. In dieser Ausführungsform dringt die Hauptelektrode 52 in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und weist vergrabene Abschnitte 54 auf, die mit der zwischenliegenden Isolationsschicht 41 verbunden sind. Die vergrabenen Abschnitte 54 der Hauptelektrode 52 werden in Formen ausgebildet, die den Öffnungsabschnitten 53 der Barriereelektrode 51 entsprechen.
  • Die Barriereelektrode 51 kann eine von verschiedenen Formen annehmen, die in 5A bis 5D dargestellt sind. 5A bis 5D zeigen Ausgestaltungsbeispiele der Barriereelektrode 51, die das Elektrodenmaterial enthält, das Wasserstoffionen absorbiert. Die Barriereelektrode 51 kann eine andere Form annehmen als jene, die in 5A bis 5D dargestellt sind, solange sie das Elektrodenmaterial enthält, das Wasserstoffionen absorbiert.
  • 5A ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode 51 gemäß einem ersten Ausgestaltungsbeispiel zeigt. Unter Bezugnahme auf 5A weist die Barriereelektrode 51 eine laminierte Struktur auf, die eine Ti-Schicht 61, eine TiN-Schicht 62 und eine Ti-Schicht 63 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert sind. Die Ti-Schicht 63 kann eine TiAI-Schicht sein, die mit einem Abschnitt der Hauptelektrode 52 legiert ist.
  • 5B ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode 51 gemäß einem zweiten Ausgestaltungsbeispiel zeigt. Unter Bezugnahme auf 5B weist die Barriereelektrode 51 eine laminierte Struktur auf, die eine Ti-Schicht 61 und eine TiN-Schicht 62 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert sind.
  • 5C ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode 51 gemäß einem dritten Ausgestaltungsbeispiel zeigt. Unter Bezugnahme auf 5C weist die Barriereelektrode 51 eine laminierte Struktur auf, die eine Ti-Schicht 61, eine TiN-Schicht 62, eine Ti-Schicht 63 und eine W-Schicht 64 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert sind.
  • 5D ist eine Vergrößerungsansicht, die einen Hauptteil einer Barriereelektrode 51 gemäß einem vierten Ausgestaltungsbeispiel zeigt. Unter Bezugnahme auf 5D weist die Barriereelektrode 51 eine laminierte Struktur auf, die eine Ti-Schicht 61, eine TiN-Schicht 62 und eine W-Schicht 64 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert sind.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 1 die Halbleiterschicht 2, das Kristalldefektgebiet 13 und die Gateisolationsschicht 22 auf. Das Kristalldefektgebiet 13 wird in der Halbleiterschicht 2 ausgebildet. Die Gateisolationsschicht 22 wird aus einem siliziumhaltigen Isolator gebildet und weist die Si-H-Bindung auf, in der die ungesättigte Bindung des Siliziumatoms durch das Wasserstoffion im Isolator wasserstoffterminiert ist.
  • In der Gateisolationsschicht 22, die die ungesättigten Bindungen von Siliziumatomen aufweist, dienen die ungesättigten Bindungen von Siliziumatomen als Ladungsfallen. Daher schwanken die isolierenden Charakteristiken der Gateisolationsschicht 22 im Laufe der Zeit. Als ein Beispiel schwankt im Laufe der Zeit aufgrund einer alterungsbedingten Verschlechterung der Gateisolationsschicht 22 die Gateschwellenspannung.
  • Daher werden in dieser Ausführungsform die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert. Mit dieser Struktur können die Ladungsfallen in der Gateisolationsschicht 22 reduziert werden, und dadurch kann die alterungsbedingte Verschlechterung der isolierenden Charakteristiken unterdrückt werden. Die Halbleitervorrichtung 1 kann daher derart bereitgestellt werden, dass sie eine hochzuverlässige Gateisolationsschicht 22 aufweist.
  • In der vorstehend beschriebenen Struktur weist die Halbleitervorrichtung 1 das Grenzflächengebiet 29 in der Halbleiterschicht 2 auf, das mit der Gateisolationsschicht 22 abgedeckt ist. Das Grenzflächengebiet 29 weist vorzugsweise die Si-H-Bindung auf, in der die ungesättigten Bindungen von Siliziumatomen in der Halbleiterschicht 2 durch die Wasserstoffionen wasserstoffterminiert sind. Mit dieser Struktur kann die alterungsbedingte Verschlechterung der isolierenden Charakteristiken auf eine geeignete Weise unterdrückt werden.
  • Die Halbleitervorrichtung 1 weist die Gateelektrode 23, die zwischenliegende Isolationsschicht 41 und die Barriereelektrode 51 auf. Die Gateelektrode 23 wird auf der Gateisolationsschicht 22 ausgebildet. Die zwischenliegende Isolationsschicht 41 deckt die Gateelektrode 23 ab. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht. Das heißt, die Barriereelektrode 51 enthält die Wasserstoffionen darin. Die Barriereelektrode 51 deckt die zwischenliegende Isolationsschicht 41 ab und weist den Öffnungsabschnitt 53 auf, von dem ein Abschnitt der zwischenliegenden Isolationsschicht 41 oder ein Abschnitt der Halbleiterschicht 41 freigelegt wird. In dieser Ausführungsform wird ein Abschnitt der zwischenliegenden Isolationsschicht 41 vom Öffnungsabschnitt 53 freigelegt.
  • Mit der vorstehend beschriebenen Struktur kann, da die Wasserstoffionen über den Öffnungsabschnitt 53 der Barriereelektrode 51 in die Gateisolationsschicht 22 beim Ausbilden der Si-H-Bindung in der Gateisolationsschicht 22 eingeführt werden, eine Absorption der Wasserstoffionen durch die Barriereelektrode 51 unterdrückt werden. Es ist daher möglich, die Si-H-Bindung angemessen in der Gateisolationsschicht 22 auszubilden.
  • Die Halbleitervorrichtung 1 weist die Grabengatestruktur 20 auf, die den Gategraben 21, die Gateisolationsschicht 22 und die Gateelektrode 23 aufweist. Der Öffnungsabschnitt 53 der Barriereelektrode 51 überlappt, in einer Draufsicht, mindestens eines (alle in dieser Ausführungsform) von dem Gategraben 21, der Gateisolationsschicht 22 und der Gateelektrode 23. Mit dieser Struktur kann der Abstand zwischen der Gateisolationsschicht 22 und dem Öffnungsabschnitt 53 verkürzt werden. Die Wasserstoffionen können dadurch auf geeignete Weise über den Öffnungsabschnitt 53 in die Gateisolationsschicht 22 eingeführt werden und daher kann die Si-H-Bindung geeignet in der Gateisolationsschicht 22 ausgebildet werden.
  • Der Öffnungsabschnitt 53 der Barriereelektrode 51 weist vorzugsweise die Breite W2 auf, die kleiner ist als die Öffnungsbreite W1 des Gategrabens 21. Mit dieser Struktur ist es möglich, einen Spielraum hinsichtlich einer Fehlausrichtung des Öffnungsabschnitts 53 zu erweitern. Daher kann der Öffnungsabschnitt 53 im Gebiet zwischen zueinander benachbarten der mehreren Kontaktöffnungen 42 auf der zwischenliegenden Isolationsschicht 41 geeignet ausgebildet werden.
  • Die zwischenliegende Isolationsschicht 41 wird vorzugsweise aus dem Material ausgebildet, das einen Durchgang der Wasserstoffionen ermöglicht. Die Wasserstoffionen können dadurch effizient über die zwischenliegende Isolationsschicht 41 in die Gateisolationsschicht 22 eingeführt werden. Die Gateelektrode 23 wird vorzugsweise aus dem Elektrodenmaterial gebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Die Wasserstoffionen können dadurch effizient über die Gateelektrode 23 in die Gateisolationsschicht 22 eingeführt werden. Die Hauptelektrode 52 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Die Wasserstoffionen können dadurch effizient über die Hauptelektrode 52 in die Gateisolationsschicht 22 eingeführt werden.
  • Das Kristalldefektgebiet 13 dient als mindestens eines von einem Lebenszeitkillergebiet, einem Puffergebiet und einem Feldstoppgebiet, und die Struktur mit der Gateisolationsschicht 22, die die Si-H-Bindung im Isolator aufweist, ist besonders für die Struktur wirksam, in der das Kristalldefektgebiet 13 als das Lebenszeitkillergebiet dient. Das Lebenszeitkillergebiet ist beim Verkürzen der Ausschaltzeit wirksam und dadurch mit IGBT hochkompatibel. Daher kann die Halbleitervorrichtung 1, die somit das Kristalldefektgebiet 13, welches als ein Lebenszeitkillergebiet dient, aufweist, die hohe Zuverlässigkeit der Gateisolationsschicht 22 verbessern, während die Ausschaltzeit verkürzt wird.
  • 6a bis 6U sind Querschnittsansichten zur Veranschaulichung eines Beispiels eines Herstellungsverfahrens für die in 1 gezeigte Halbleitervorrichtung 1.
  • Unter Bezugnahme auf 6A wird ein aus Silizium gefertigter Wafer 72 als eine Basis einer Halbleiterschicht 2 bereitgestellt. Der Wafer 72 kann eine einschichtige Struktur aufweisen, die aus einem FZ-Wafer, der durch ein FZ-Verfahren ausgebildet wird, oder einem CZ-Wafer, der durch ein CZ-Verfahren ausgebildet wird, gebildet wird. In jedem von dem FZ- und dem CZ-Wafer-Fall enthält der Wafer 72 Sauerstoff mit einer vorgegebenen Dichte. Eine Sauerstoffdichte des Wafers 72 kann 1 × 1015 cm-3 oder mehr und 1 × 1019 cm-3 oder weniger betragen.
  • Der Wafer 72 weist eine erste Waferhauptfläche 73 auf einer Seite und eine zweite Waferhauptfläche 74 auf der anderen Seite auf. Die erste Waferhauptfläche 73 und die zweite Waferhauptfläche 74 entsprechen jeweils der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 der Halbleiterschicht 2.
  • Als Nächstes werden unter Bezugnahme auf 6B ein Körpergebiet 14 und ein Emittergebiet 31 in einem Flächenschichtabschnitt der ersten Waferhauptfläche 73 ausgebildet. Das Körpergebiet 14 wird ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt der ersten Waferhauptfläche 73 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden. Das Emittergebiet 31 wird ausgebildet, indem n-Typ-Verunreinigungen in einen Flächenschichtabschnitt des Körpergebiets 14 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden.
  • Als Nächstes wird eine Hartmaske 75, die eine vorgegebene Struktur aufweist, auf der ersten Waferhauptfläche 73 ausgebildet. Die Hartmaske 75 legt Gebiete frei, in denen die mehreren Gategräben 21 ausgebildet werden sollen, und deckt die anderen Gebiete ab. Die Hartmaske 75 kann mithilfe eines thermischen Oxidationsbehandlungsverfahrens oder eines CVD-Verfahrens (chemische Gasphasenabscheidung) ausgebildet werden. Die Hartmaske 75 kann durch ein Nassätzverfahren oder ein Trockenätzverfahren strukturiert werden.
  • Als Nächstes werden unter Bezugnahme auf 6C die ersten Grabenabschnitte 24 der Gategräben 21 in der ersten Waferhauptfläche 73 ausgebildet. Die ersten Grabenabschnitte 24 werden ausgebildet, indem die erste Waferhauptfläche 73, die von der Hartmaske 75 freigelegt ist, durch ein Ätzverfahren abgegraben wird. Das Ätzverfahren ist vorzugsweise ein isotropes Nassätzverfahren oder ein isotropes Trockenätzverfahren.
  • Als Nächstes werden unter Bezugnahme auf 6D die zweiten Grabenabschnitte 25 der Gategräben 21 in der ersten Waferhauptfläche 73 ausgebildet. Die zweiten Grabenabschnitte 25 werden ausgebildet, indem untere Wände der ersten Grabenabschnitte 24, die von der Hartmaske 75 freigelegt sind, durch ein Ätzverfahren abgegraben werden. Das Ätzverfahren ist vorzugsweise ein anisotropes Nassätzverfahren oder ein anisotropes Trockenätzverfahren. Nachdem die Gategräben 21 ausgebildet wurden, wird die Hartmaske 75 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 6E eine Opferoxidationsschicht 76 auf der ersten Waferhauptfläche 73 ausgebildet. Die Opferoxidationsschicht 76 wird als ein Film entlang der Innenwände der Gategräben 21 und der ersten Waferhauptfläche 73 ausgebildet. Die Opferoxidationsschicht 76 wird mithilfe eines thermischen Oxidationsbehandlungsverfahrens ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 6F die Opferoxidationsschicht 76 durch ein Ätzverfahren entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die Innenwände der Gategräben 21 geglättet. Die Schritte des Ausbildens und Entfernens der Opferoxidationsschicht 76 können gegebenenfalls übersprungen werden. Jedoch werden die Schritte des Ausbildens und Entfernens der Opferoxidationsschicht 76 vorzugsweise im Hinblick auf die Charakteristiken der Gateisolationsschicht 22 durchgeführt.
  • Als Nächstes wird unter Bezugnahme auf 6G die Gateisolationsschicht 22 auf der ersten Waferhauptfläche 73 ausgebildet. Die Gateisolationsschicht 22 wird als ein Film entlang der Innenwände der Gategräben 21 und der ersten Waferhauptfläche 73 ausgebildet. Die Gateisolationsschicht 22 wird mithilfe eines thermischen Oxidationsbehandlungsverfahrens oder eines CVD-Verfahrens ausgebildet. In dieser Ausführungsform wird die Gateisolationsschicht 22 mithilfe des thermischen Oxidationsbehandlungsverfahrens ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 6H eine Basiselektrodenschicht 77 auf der ersten Waferhauptfläche 73 als eine Basis der Gateelektrode 23 ausgebildet. Die Basiselektrodenschicht 77 wird aus dem Elektrodenmaterial gebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. In dieser Ausführungsform wird die Basiselektrodenschicht 77 aus der leitfähigen Polysiliziumschicht gebildet. Die Basiselektrodenschicht 77 wird vorzugsweise aus der n-Typ-Polysiliziumschicht gebildet. Die Basiselektrodenschicht 77 wird im Gategraben 21 vergraben, wobei die Gateisolationsschicht 22 dazwischen angeordnet ist, und deckt die erste Waferhauptfläche 73 ab, wobei die Gateisolationsschicht 22 dazwischen angeordnet ist. Die Basiselektrodenschicht 77 kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes werden unter Bezugnahme auf 6I nicht erforderliche Abschnitte der Basiselektrodenschicht 77 durch ein Ätzverfahren entfernt. Die nicht erforderlichen Abschnitte der Basiselektrodenschicht 77 werden entfernt, bis die Gateisolationsschicht 22 freigelegt wird. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Die Gateelektroden 23 werden dadurch in den Gategräben 21 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 6J die zwischenliegende Isolationsschicht 41 auf der ersten Waferhauptfläche 73 ausgebildet. Die zwischenliegende Isolationsschicht 41 wird aus dem Isolator gebildet, der ein Durchgehen der Wasserstoffionen ermöglicht. Die zwischenliegende Isolationsschicht 41 kann eine einschichtige Struktur oder eine laminierte Struktur aufweisen, die eine oder beide von einer SiO2-Schicht und einer SiN-Schicht aufweist. Die zwischenliegende Isolationsschicht 41 kann eine laminierte Struktur aufweisen, die mehrere SiO2-Schichten aufweist. Die zwischenliegende Isolationsschicht 41 kann mindestens eine von einer USG-Schicht, einer PSG-Schicht und einer BPSG-Schicht als ein Beispiel der SiO2-Schicht aufweisen. Die zwischenliegende Isolationsschicht 41 kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 6K eine Fotolackmaske 78, die eine vorgegebene Struktur aufweist, auf der zwischenliegenden Isolationsschicht 41 ausgebildet. Die Fotolackmaske 78 legt Gebiete frei, in denen die mehreren Kontaktöffnungen 42 in der zwischenliegenden Isolationsschicht 41 ausgebildet werden sollen, und deckt die anderen Gebiete ab.
  • Als Nächstes werden nicht erforderliche Abschnitte der zwischenliegenden Isolationsschicht 41 und nicht erforderliche Abschnitte der Gateisolationsschicht 22 über die Fotolackmaske 78 mithilfe eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die mehreren Kontaktöffnungen 42, von denen die erste Waferhauptfläche 73 freigelegt wird, in der zwischenliegenden Isolationsschicht 41 ausgebildet. In diesem Schritt werden die mehreren Kontaktöffnungen 42, von denen die Gateelektroden 23 freigelegt werden, in der zwischenliegenden Isolationsschicht 41 ausgebildet, obwohl dies nicht dargestellt ist. Die Fotolackmaske 78 wird danach entfernt.
  • Als Nächstes werden unter Bezugnahme auf 6L Abschnitte der ersten Waferhauptfläche 73, die von den mehreren Kontaktöffnungen 42 freigelegt sind, durch ein Ätzverfahren entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die mehreren Kontaktlöcher 32 in Kommunikation mit den mehreren Kontaktöffnungen 42 in der ersten Waferhauptfläche 73 ausgebildet. Im Schritt des Ausbildens der Kontaktlöcher 32 kann die vorstehend erwähnte Fotolackmaske 78 verwendet werden, um nicht erforderliche Abschnitte der ersten Waferhauptfläche 73 zu entfernen.
  • Als Nächstes werden unter Bezugnahme auf 6M die Kontaktgebiete 33 in Gebieten entlang der Kontaktlöcher 32 im Flächenschichtabschnitt des Körpergebiets 14 ausgebildet. Die Kontaktgebiete 33 werden ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt des Körpergebiets 14 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden.
  • Als Nächstes wird unter Bezugnahme auf 6N die Barriereelektrode 51 auf der isolierenden Zwischenschicht 41 ausgebildet. Die Barriereelektrode 51 wird als ein Film entlang der Hauptfläche der isolierenden Zwischenschicht 41, der Innenwände der Kontaktöffnungen 42 und der Innenwände der Kontaktlöcher 32 ausgebildet. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht.
  • In diesem Schritt wird zuerst die Ti-Schicht 61 ausgebildet, die aus dem Elektrodenmaterial gebildet wird, das eine Absorption der Wasserstoffion ermöglicht. Die Ti-Schicht 61 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden. Als Nächstes werden die Silizidschichten 34, die aus dem Ti-Silizid gebildet werden, an Abschnitten in Kontakt mit der Ti-Schicht 61 in der ersten Waferhauptfläche 73 mithilfe eines RTA-Verfahrens (Rapid Thermal Anneal, schnelles thermisches Tempern) ausgebildet. Als Nächstes wird die TiN-Schicht 62 auf der Ti-Schicht 61 ausgebildet. Die TiN-Schicht 62 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Eine oder beide von der Ti-Schicht 63 und der W-Schicht 64 können gemäß den in 5A bis 5D gezeigten Ausgestaltungsbeispielen auf der TiN-Schicht 62 ausgebildet werden. Sowohl die Ti-Schicht 63 als auch die W-Schicht 64 werden durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 6O eine Fotolackmaske 79, die eine vorgegebene Struktur aufweist, auf der Barriereelektrode 51 ausgebildet. Die Fotolackmaske 79 legt Gebiete frei, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, und deckt die anderen Gebiete ab. Die Gebiete, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, sind mindestens eines von den Abschnitten, die die isolierende Zwischenschicht 41 abdecken, und den Abschnitten, die die Halbleiterschicht 2 in der Barriereelektrode 51 abdecken. In dieser Ausführungsform sind die Gebiete, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, die Abschnitte, die die isolierende Zwischenschicht 41 in der Barriereelektrode 51 abdecken.
  • Als Nächstes werden nicht erforderliche Abschnitte der Barriereelektrode 51 über die Fotolackmaske 79 mithilfe eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die mehreren Öffnungsabschnitte 53, von denen mindestens eines von Abschnitten der isolierenden Zwischenschicht 41 und Abschnitten der Halbleiterschicht 2 freigelegt ist, in der Barriereschicht 51 ausgebildet. In diesem Schritt werden die mehreren Öffnungsabschnitte 53, von denen Abschnitte der isolierenden Zwischenschicht 41 jeweils freigelegt werden, ausgebildet. Die konkrete Form der Öffnungsabschnitte 53 wurde vorstehend erwähnt und wird hier nicht beschrieben. Die Fotolackmaske 79 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 6P die Hauptelektrode 52 auf der Barriereelektrode 51 ausgebildet. Die Hauptelektrode 52 füllt die Kontaktöffnungen 42, die Kontaktlöcher 32 und die Öffnungsabschnitte 53 über die Barriereelektrode 51 und deckt die Barriereelektrode 51 ab. Die Hauptelektrode 52 wird aus dem Elektrodenmaterial gebildet, das einen Durchgang der Wasserstoffionen ermöglicht. Die Hauptelektrode 52 kann mindestens eine von einer reinen AI-Schicht, einer AlSi-Schicht, einer AICu-Schicht und einer AlSiCu-Schicht aufweisen. Die Hauptelektrode 52 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Als Nächstes werden nicht erforderliche Abschnitte der Barriereelektrode 51 und nicht erforderliche Abschnitte der Hauptelektrode 52 über eine Fotolackmaske, die eine vorgegebene Struktur aufweist (nicht dargestellt), mithilfe eines Ätzverfahrens entfernt. Somit werden die Gatehauptflächenelektroden 47 und die Emitterhauptflächenelektroden 50 ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 6Q das einzelne oder die mehreren (mehrere in dieser Ausführungsform) Kristalldefektgebiete 13 im Wafer 72 ausgebildet. Die mehreren Kristalldefektgebiete 13 werden in Gebieten ausgebildet, die sich näher der zweiten Waferhauptfläche 74 befinden als der ersten Waferhauptfläche 73. Insbesondere werden die mehreren Kristalldefektgebiete 13 in Gebieten ausgebildet, die sich näher der zweiten Waferhauptfläche 74 befinden als die unteren Wände der mehreren Gategräben 21. Die mehreren Kristalldefektgebiete 13 werden voneinander, in Normalrichtung Z, beabstandet ausgebildet, so dass sie sich in Ebenen oder in Schichten in Richtungen erstrecken, die zur ersten Waferhauptfläche 73 parallel sind.
  • Die Kristalldefektgebiete 13 werden ausgebildet, indem Kristalldefekte in den Wafer 72 durch eines oder beide von einem Elektronenstrahlbestrahlungsverfahren und einem lonenbestrahlungsverfahren eingeführt werden. In diesem Schritt werden die Kristalldefektgebiete 13 im Wafer 72 über die Gateisolationsschicht 22 ausgebildet.
  • Im Elektronenstrahlbestrahlungsverfahren wird der Wafer 72 mit Elektronen über die Gateisolationsschicht 22 bestrahlt und dadurch werden Leerstellen in den Wafer 72 eingeführt. Im lonenbestrahlungsverfahren wird der Wafer 72 mit Ionen leichter Elemente über die Gateisolationsschicht 22 bestrahlt und dadurch werden Leerstellen in den Wafer 72 eingeführt. Die Ionen leichter Elemente können Protonen oder Heliumionen sein. Die Leerstellen weisen Punktdefekte, Löcher usw. auf, um ungesättigte Bindungen von Silizium auszubilden.
  • In diesem Schritt werden Protonen als ein Beispiel für Ionen leichter Elemente in den Wafer 72 mithilfe eines lonenbestrahlungsverfahrens eingeführt. Die Protonen werden schrittweise in verschiedene Positionen in Dickenrichtung des Wafers 72 eingeführt. Die Menge von Protonen, die in den Wafer 72 eingeführt wird, und/oder die Beschleunigungsspannung werden gemäß der Position und/oder der Defektdichte von Kristalldefektgebieten 13, die ausgebildet werden sollen, eingestellt. Die Protonenbeschleunigungsspannung kann derart eingestellt werden, dass sie in einem Bereich größer gleich 1 MeV aber kleiner gleich 20 MeV liegt. Die Menge von eingeführten Protonen kann derart eingestellt werden, dass sie in einem Bereich von 1 × 1012 cm-3 oder mehr und 1 × 1015 cm-3 oder weniger liegt.
  • Im Schritt des Ausbildens der Kristalldefektgebiete 13 gehen die Elektronen oder Ionen leichter Elemente (Protonen in dieser Ausführungsform) durch die Struktur auf der ersten Waferhauptfläche 73, die die Gateisolationsschicht 22 aufweist, durch, so dass sie in den Wafer 72 eindringen. Dies führt dazu, dass ungesättigte Bindungen (d.h. Leerstellen) von Silizium in der Gateisolationsschicht 22 ausgebildet werden.
  • Als Nächstes werden die Protonen im Wafer 72 durch eine thermische Behandlung diffundiert, und die Leerstellen in den Kristalldefektgebieten 13 werden durch Sauerstoff und Protonen terminiert. Daher werden die Kristalldefektgebiete 13 zu den n-Typ-Verunreinigungsgebieten, die die VOH-Defekte aufweisen, die aus Leerstellen (V), Sauerstoff (O) und Wasserstoff (H) gebildet sind. Die Kristalldefektgebiete 13 dienen als mindestens eines von dem Lebenszeitkillergebiet, dem Puffergebiet und dem Feldstoppgebiet.
  • Als Nächstes wird unter Bezugnahme auf 6R der Wafer 72 auf eine gewünschte Dicke gedünnt, indem die zweite Waferhauptfläche 74 geschleift wird. Die zweite Waferhauptfläche 74 kann mithilfe eines CMP-Verfahrens (Chemisch-Mechanisches Polieren) geschleift werden. Der Schritt des Schleifens der zweiten Waferhauptfläche 74 kann gegebenenfalls übersprungen werden.
  • Als Nächstes wird unter Bezugnahme auf 6S das Puffergebiet 11 in einem Flächenschichtabschnitt der zweiten Waferhauptfläche 74 ausgebildet. Das Puffergebiet 11 wird ausgebildet, indem n-Typ-Verunreinigungen in den Flächenschichtabschnitt der zweiten Waferhauptfläche 74 mithilfe eines lonenimplantationsverfahrens eingeführt werden.
  • Das Kollektorgebiet 12 wird auch im Flächenschichtabschnitt der zweiten Waferhauptfläche 74 ausgebildet. Insbesondere wird das Kollektorgebiet 12 im Flächenschichtabschnitt der Seite der zweiten Waferhauptfläche 74 im Puffergebiet 11 ausgebildet. Das Kollektorgebiet 12 wird ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt der zweiten Waferhauptfläche 74 mithilfe eines lonenimplantationsverfahrens eingeführt werden. Der Schritt des Ausbildens des Puffergebiets 11 und der Schritt des Ausbildens des Kollektorgebiets 12 können in einer beliebigen Reihenfolge durchgeführt werden. Das Puffergebiet 11 kann nach dem Ausbilden des Kollektorgebiets 12 ausgebildet werden.
  • Als Nächstes werden unter Bezugnahme auf 6T Wasserstoffionen in die Gateisolationsschicht 22 eingeführt, und ungesättigte Bindungen von Siliziumatomen in der Gateisolationsschicht 22 werden durch die Wasserstoffionen wasserstoffterminiert. Die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 werden aufgrund des Schritts des Ausbildens der Kristalldefektgebiete 13 ausgebildet.
  • Die Wasserstoffionen werden mithilfe eines Wasserstoff-Temperbehandlungsverfahrens in die Gateisolationsschicht 22 eingeführt. Im Wasserstoff-Temperbehandlungsverfahren wird der Wafer 72 in einer wasserstoffhaltigen Hochtemperaturatmosphäre ausgeheilt. Die Wasserstoffionen werden von der Seite der ersten Waferhauptfläche 73 in die Gateisolationsschicht 22 eingeführt. Die in die Gateisolationsschicht 22 eingeführten Wasserstoffionen werden durch die Barriereelektrode 51 eingefangen (absorbiert) und gleichzeitig über die Öffnungsabschnitte 53 der Barriereelektrode 51 in die Gateisolationsschicht 22 eingeführt.
  • Insbesondere dringen die Wasserstoffionen in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und gehen durch die zwischenliegende Isolationsschicht 41 hindurch und werden in die Gateisolationsschicht 22 eingeführt. Insbesondere dringen die Wasserstoffionen in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und gehen durch die Hauptelektrode 52, die zwischenliegende Isolationsschicht 41 und die Gateelektrode 23 hindurch und werden in die Gateisolationsschicht 22 eingeführt.
  • Daher werden die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert. In diesem Schritt werden die Wasserstoffionen auch in das Grenzflächengebiet 29 in Kontakt mit der Gateisolationsschicht 22 in der ersten Waferhauptfläche 73 eingeführt. Daher werden die ungesättigten Bindungen von Siliziumatomen im Grenzflächengebiet 29 durch die Wasserstoffionen wasserstoffterminiert.
  • Als Nächstes wird unter Bezugnahme auf 6U die Kollektorelektrode 46 auf der zweiten Waferhauptfläche 74 ausgebildet. Die Kollektorelektrode 46 kann mindestens eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer AI-Schicht aufweisen. Die Kollektorelektrode 46 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Anschließend wird der Wafer 72 selektiv geschnitten, so dass mehrere Halbleitervorrichtungen 1 herausgeschnitten werden. Die Halbleitervorrichtungen 1 werden somit durch die Schritte, die die vorstehenden Schritte aufweisen, hergestellt.
  • Wie vorstehend beschrieben, weist das Herstellungsverfahren für die Halbleitervorrichtung 1 die folgenden Schritte auf: Ausbilden der Gateisolationsschicht 22 auf dem Wafer 72, Ausbilden der Kristalldefektgebiete 13 im Wafer 72 nach dem Schritt des Ausbildens der Gateisolationsschicht 22 und Einführen der Wasserstoffionen in die Gateisolationsschicht 22 nach dem Schritt des Ausbildens der Kristalldefektgebiete 13. Mit diesem Herstellungsverfahren können ungesättigte Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert werden.
  • In der Gateisolationsschicht 22, die die ungesättigten Bindungen von Siliziumatomen aufweist, dienen die ungesättigten Bindungen von Siliziumatomen als Ladungsfallen. Daher schwanken die isolierenden Charakteristiken der Gateisolationsschicht 22 im Laufe der Zeit. Als ein Beispiel schwankt im Laufe der Zeit aufgrund einer alterungsbedingten Verschlechterung der Gateisolationsschicht 22 die Gateschwellenspannung.
  • Daher werden im Herstellungsverfahren für die Halbleitervorrichtung 1 die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 nach dem Schritt des Ausbildens der Kristalldefektgebiete 13 durch die Wasserstoffionen wasserstoffterminiert. Mit diesem Herstellungsverfahren können die Ladungsfallen in der Gateisolationsschicht 22 reduziert werden, und die alterungsbedingte Verschlechterung der isolierenden Charakteristiken kann dadurch unterdrückt werden. Die Halbleitervorrichtung 1, die die hochzuverlässige Gateisolationsschicht 22 aufweist, kann somit hergestellt und bereitgestellt werden.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 1 weist den Schritt des Wasserstoffterminierens ungesättigter Bindungen von Siliziumatomen im Wafer 72 durch die Wasserstoffionen im Grenzflächengebiet 29 in Kontakt mit der Gateisolationsschicht 22 im Wafer 72 auf. Die alterungsbedingte Schwankung der isolierenden Charakteristiken kann dadurch angemessen unterdrückt werden.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 1 weist die folgenden Schritte auf: Ausbilden der Gateelektrode 23, Ausbilden der zwischenliegenden Isolationsschicht 41, Ausbilden der Barriereelektrode 51, und Ausbilden des Öffnungsabschnitts 53 in der Barriereelektrode 51, vor dem Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22.
  • Die Gateelektrode 23 wird auf der Gateisolationsschicht 22 ausgebildet. Die zwischenliegende Isolationsschicht 41 deckt die Gateelektrode 23 ab. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht, und deckt die zwischenliegende Isolationsschicht 41 ab. Der Öffnungsabschnitt 53 der Barriereelektrode 51 legt einen Abschnitt der zwischenliegenden Isolationsschicht 41 oder einen Abschnitt der Halbleiterschicht 2 frei. In diesem Herstellungsverfahren wird der Öffnungsabschnitt 53 der Barriereelektrode 51 derart ausgebildet, dass er einen Abschnitt der zwischenliegenden Isolationsschicht 41 freilegt.
  • Mit dem vorstehend beschriebenen Herstellungsverfahren werden die in die Gateisolationsschicht 22 eingeführten Wasserstoffionen durch die Barriereelektrode 51 eingefangen (absorbiert) und gleichzeitig über den Öffnungsabschnitt 53 der Barriereelektrode 51 in die Gateisolationsschicht 22 eingeführt. Es ist daher möglich, eine Absorption der Wasserstoffionen durch die Barriereelektrode 51 zu unterdrücken und die Si-H-Bindung in der Gateisolationsschicht 22 geeignet auszubilden.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 1 weist die folgenden Schritte auf: Ausbilden des Gategrabens 21, Ausbilden der Gateisolationsschicht 22, und Ausbilden der Gateelektrode 23, vor dem Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22. Im Schritt des Ausbildens des Öffnungsabschnitts 53 wird der Öffnungsabschnitt 53 ausgebildet, der, in einer Draufsicht, mindestens eines (alle in dieser Ausführungsform) von dem Gategraben 21, der Gateisolationsschicht 22 und der Gateelektrode 23 überlappt. Mit diesem Herstellungsverfahren kann der Abstand zwischen der Gateisolationsschicht 22 und dem Öffnungsabschnitt 53 verkürzt werden. Daher können die Wasserstoffionen über den Öffnungsabschnitt 53 in die Gateisolationsschicht 22 geeignet eingeführt werden.
  • Im Schritt des Ausbildens des Öffnungsabschnitts 53 wird der Öffnungsabschnitt 53 vorzugsweise derart ausgebildet, dass er die Breite W2 aufweist, die kleiner ist als die Öffnungsbreite W1 des Gategrabens 21. Mit diesem Herstellungsverfahren ist es möglich, einen Spielraum hinsichtlich einer Fehlausrichtung des Öffnungsabschnitts 53 zu erweitern. Daher kann der Öffnungsabschnitt 53 in einem Gebiet zwischen zueinander benachbarten der mehreren Kontaktöffnungen 42 auf der zwischenliegenden Isolationsschicht 41 geeignet ausgebildet werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 1 wird die zwischenliegende Isolationsschicht 41 vorzugsweise aus dem Material ausgebildet, das einen Durchgang der Wasserstoffionen ermöglicht. Die Wasserstoffionen können damit effizient über die zwischenliegende Isolationsschicht 41 in die Gateisolationsschicht 22 eingeführt werden. Die Gateelektrode 23 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Die Wasserstoffionen können damit effizient über die Gateelektrode 23 in die Gateisolationsschicht 22 eingeführt werden. Die Hauptelektrode 52 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Die Wasserstoffionen können damit effizient über die Hauptelektrode 52 in die Gateisolationsschicht 22 eingeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 1 wurde ein Beispiel beschrieben, in dem die Schritte des Ausbildens des Körpergebiets 14 und des Emittergebiets (siehe 6B usw.) vor dem Schritt des Ausbildens des Gategrabens 21 (siehe 6C und 6D) ausgebildet werden. Jedoch müssen die Schritte des Ausbildens des Körpergebiets 14 und des Emittergebiets 31 nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und können zu einem beliebigen Zeitpunkt vor dem Schritt des Ausbildens der zwischenliegenden Isolationsschicht 41 (siehe 6J) durchgeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 1 wurde ein Beispiel beschrieben, in dem der Schritt des Ausbildens des Kristalldefektgebiets 13 (siehe 6Q) nach dem Schritt des Ausbildens der Hauptelektrode 52 (siehe 6P) und vor dem Schritt des Ausbildens des Kollektorgebiets 12 (des Puffergebiets 11) (siehe 6S) ausgebildet wird. Jedoch muss der Schritt des Ausbildens des Kristalldefektgebiets 13 (siehe 6Q) nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und kann zu einem beliebigen Zeitpunkt nach dem Schritt des Ausbildens der Gateisolationsschicht 22 (siehe 6G) und vor dem Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22 (siehe 6T) durchgeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 1 wurde ein Beispiel beschrieben, in dem der Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22 (siehe 6T) nach dem Schritt des Ausbildens des Kollektorgebiets 12 (des Puffergebiets 11) (siehe 6S) durchgeführt wird. Jedoch muss der Schritt des Ausbildens der Kollektorelektrode 46 (siehe 6U) nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und kann zu einem beliebigen Zeitpunkt nach dem Schritt des Ausbildens des Kristalldefektgebiets 13 (siehe 6Q) und vor dem Schritt des Schneidens des Wafers 72 (siehe 6U) durchgeführt werden.
  • 7 ist eine Vergrößerungsansicht, die 2 entspricht die eine Halbleitervorrichtung 81 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. 8 ist eine Querschnittsansicht, die entlang einer in 7 gezeigten Linie VIII-VIII gezeichnet ist. Strukturen, die jenen entsprechen, die für die Halbleitervorrichtung 1 beschrieben wurden, sind nachstehend mit denselben Bezugszeichen gekennzeichnet, um eine Beschreibung davon auszulassen.
  • Unter Bezugnahme auf 7 und 8 weist die Halbleitervorrichtung 81 mehrere Körpergebiete 14 auf, die in einem Flächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 im Vorrichtungsgebiet 6 ausgebildet werden. In dieser Ausführungsform werden die mehreren Körpergebiete 14 jeweils in einer Bandform, die sich in der ersten Richtung X erstreckt, ausgebildet und voneinander in der zweiten Richtung Y derart beabstandet, dass Abschnitte des Driftgebiets 10 dazwischen freigelegt sind. Daher werden die mehreren Körpergebiete 14 in einer Streifenstruktur ausgebildet, die sich, in einer Draufsicht, entlang der ersten Richtung X erstreckt. Die mehreren Körpergebiete 14 liegen, in Normalrichtung Z, dem Kristalldefektgebiet 13 gegenüber.
  • In dieser Ausführungsform weist die Halbleitervorrichtung 81 mehrere planare Gatestrukturen 82 anstelle der Grabengatestrukturen 20 auf. Die mehreren planaren Gatestrukturen 82 werden auf der ersten Hauptfläche 3 der Halbleiterschicht 2 im Vorrichtungsgebiet 6 ausgebildet. Die mehreren planaren Gatestrukturen 82 werden jeweils in einer Bandform, die sich in der ersten Richtung X erstreckt, ausgebildet und voneinander in der zweiten Richtung Y beabstandet.
  • Daher werden die mehreren planaren Gatestrukturen 82 in einer Streifenstruktur ausgebildet, die sich, in einer Draufsicht, entlang der ersten Richtung X erstreckt. Die mehreren planaren Gatestrukturen 82 liegen, in der Normalrichtung Z, den Kristalldefektgebieten 13 gegenüber. Die planaren Gatestrukturen 82 werden jeweils derart ausgebildet, dass sie zwischen zwei benachbarten der Körpergebiete 14 eine Brücke bilden und den Abschnitt des Driftgebiets 10, der von dem Gebiet zwischen den zwei benachbarten Körpergebieten 14 freigelegt ist, abdecken.
  • Jede der planaren Gatestrukturen 82 weist die Gateisolationsschicht 22 (Isolationsschicht) und die Gateelektrode 23 (Elektrode) auf. Die Gateisolationsschicht 22 deckt die erste Hauptfläche 3 ab. Insbesondere bildet die Gateisolationsschicht 22 eine Brücke zwischen zwei benachbarten der Körpergebiete 14 und deckt den Abschnitt des Driftgebiets 10, der vom Gebiet zwischen den zwei benachbarten Körpergebieten 14 freigelegt ist, ab.
  • Die Gateisolationsschicht 22 weist die gleiche Struktur auf wie die Gateisolationsschicht 22 gemäß der ersten Ausführungsform. Das heißt, die Gateisolationsschicht 22 wird aus dem siliziumhaltigen Isolator gebildet. Die Gateisolationsschicht 22 weist vorzugsweise mindestens eine von der SiO2-Schicht, der SiN-Schicht, der SiON-Schicht, der HfSiO-Schicht und der HfSiON-Schicht auf. Die Gateisolationsschicht 22 kann eine einschichtige Struktur aufweisen, die aus der SiO2-Schicht, der SiN-Schicht, der SiON-Schicht, der HfSiO-Schicht oder der HfSiON-Schicht gebildet wird. Die Gateisolationsschicht 22 kann eine laminierte Struktur aufweisen, in der mindestens zwei Schichten von der SiO2-Schicht, der SiN-Schicht, der SiON-Schicht, der HfSiO-Schicht und der HfSiON-Schicht in einer beliebigen Reihenfolge laminiert werden. In dieser Ausführungsform weist die Gateisolationsschicht 22 eine einschichtige Struktur auf, die aus der SiO2-Schicht gebildet wird
  • Die Gateisolationsschicht 22 weist die Si-H-Bindung auf, in der die ungesättigten Bindungen von Siliziumatomen durch die Wasserstoffionen im Isolator wasserstoffterminiert werden. Die Gateisolationsschicht 22 weist vorzugsweise die Außenfläche auf, die die Si-H-Bindung aufweist, in der ungesättigte Bindungen von Siliziumatomen durch die Wasserstoffionen wasserstoffterminiert werden.
  • Die Dicke der Gateisolationsschicht 22 kann 10 nm oder mehr und 1000 nm oder weniger betragen. Die Dicke der Gateisolationsschicht 22 kann 10 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 200 nm oder weniger, 200 nm oder mehr und 400 nm oder weniger, 400 nm oder mehr und 600 nm oder weniger, 600 nm oder mehr und 800 nm oder weniger, 800 nm oder mehr und 1000 nm oder weniger betragen. Die Dicke der Gateisolationsschicht 22 beträgt vorzugsweise 20 nm oder mehr und 200 nm oder weniger.
  • In der vorstehend beschriebenen Struktur weist die Halbleitervorrichtung 81 das Grenzflächengebiet 29 in der Halbleiterschicht 2 auf, das mit der Gateisolationsschicht 22 abgedeckt ist. Das Grenzflächengebiet 29 weist vorzugsweise die Si-H-Bindung auf, in der ungesättigte Bindungen von Siliziumatomen in der Halbleiterschicht 2 durch die Wasserstoffionen wasserstoffterminiert sind.
  • Die Gateelektrode 23 deckt die Gateisolationsschicht 22 ab. Insbesondere wird die Gateelektrode 23 derart ausgebildet, dass sie eine Brücke zwischen zwei benachbarten der Körpergebiete 14 bildet und den Abschnitt des Driftgebiets 10, der vom Gebiet zwischen den zwei benachbarten Körpergebieten 14 freigelegt ist, abdeckt. Die Gateelektrode 23 weist eine Breite W3 auf, die kleiner ist als eine Breite W4 der Gateisolationsschicht 22. Die Gateelektrode 23 wird derart ausgebildet, dass sie vom Umfangsrand der Gateisolationsschicht 22 nach innen beabstandet ist, so dass der Umfangsrand der Gateisolationsschicht 22 freigelegt ist.
  • Die Halbleitervorrichtung 81 weist mehrere n+-Typ-Emittergebiete 31 auf, die jeweils in Flächenschichtabschnitten der mehreren Körpergebiete 14 ausgebildet werden. In dieser Ausführungsform werden zwei Emittergebiete 31 im Flächenschichtabschnitt jedes Körpergebiets 14 ausgebildet. Die zwei Emittergebiete 31 werden im Flächenschichtabschnitt jedes Körpergebiets 14 jeweils in einer Bandform, die sich in der ersten Richtung X erstreckt, ausgebildet und sind voneinander in der zweiten Richtung Y beabstandet.
  • Der untere Abschnitt jedes Emittergebiets 31 wird in einem Gebiet zwischen der ersten Hauptfläche 3 und dem unteren Abschnitt jedes Körpergebiets 14 angeordnet. Jedes Emittergebiet 31 wird derart ausgebildet, dass es von einem Randabschnitt jedes Körpergebiets 14 nach innen beabstandet ist. Jedes Emittergebiet 31 liegt einem Abschnitt der Gateelektrode 23 gegenüber, wobei die Gateisolationsschicht 22 dazwischen angeordnet ist. Jedes Emittergebiet 31 bildet mit dem Driftgebiet 10 das Kanalgebiet des IGBT in jedem Körpergebiet 14 aus. Das Kanalgebiet wird in einem Gebiet in jedem Körpergebiet 14 entlang der Gateisolationsschicht 22 ausgebildet.
  • Die Halbleitervorrichtung 81 weist mehrere p+-Typ-Kontaktgebiete 33 auf, die jeweils in Flächenschichtabschnitten der mehreren Körpergebiete 14 ausgebildet werden. Eines oder mehrere Kontaktgebiete 33 können im Flächenschichtabschnitt jedes Körpergebiets 14 ausgebildet werden. Jedes Kontaktgebiet 33 wird in einem Gebiet zwischen den zwei zueinander benachbarten Emittergebieten 31 in jedem Körpergebiet 14 ausgebildet. Der untere Abschnitt jedes Kontaktgebiets 33 wird in einem Gebiet zwischen der ersten Hauptfläche 3 und dem unteren Abschnitt jedes Körpergebiets 14 angeordnet.
  • Die Halbleitervorrichtung 81 weist die mehreren Silizidschichten 34 auf, die jeweils in Flächenschichtabschnitten der mehreren Körpergebiete 14 ausgebildet werden. Jede Silizidschicht 34 wird in einem Gebiet zwischen den zueinander benachbarten planaren Gatestrukturen 82 im Flächenschichtabschnitt jedes Körpergebiets 14 ausgebildet. Jede Silizidschicht 34 wird mit den zwei Emittergebieten 31 und dem Kontaktgebiet 33 in jedem Körpergebiet 14 elektrisch verbunden. Jede Silizidschicht 34 bildet mit den entsprechenden Emittergebieten 31 und dem Kontaktgebiet 33 den ohmschen Kontakt.
  • Die Halbleitervorrichtung 81 weist die zwischenliegende Isolationsschicht 41 auf, die die erste Hauptfläche 3 der Halbleiterschicht 2 abdeckt. Die zwischenliegende Isolationsschicht 41 deckt insgesamt die mehreren planaren Gatestrukturen 82 ab. Das heißt, die zwischenliegende Isolationsschicht 41 deckt insgesamt die Gateisolationsschicht 21 und die Gateelektrode 23 ab.
  • Die zwischenliegende Isolationsschicht 41 weist die mehreren Kontaktöffnungen 42 auf. Die mehreren Kontaktöffnungen 42 weisen die Kontaktöffnungen 42 (nicht dargestellt) auf, von denen die Gateelektroden 23 freigelegt sind. Die mehreren Kontaktöffnungen 42 weisen die Kontaktöffnungen 42 auf, von denen die entsprechenden Emittergebiete 31 freigelegt sind, und die entsprechenden Kontaktgebiete 33 sind jeweils in einem Gebiet zwischen den mehreren planaren Gatestrukturen 82 freigelegt. Die mehreren Kontaktöffnungen 42, die jeweils zwischen den mehreren planaren Gatestrukturen 82 ausgebildet werden, werden in Bandformen ausgebildet, die sich, in einer Draufsicht, entlang den planaren Gatestrukturen 82 erstrecken.
  • Die Halbleitervorrichtung 81 weist die Gatehauptflächenelektrode 47 und die Emitterhauptflächenelektrode 50 auf, die auf der zwischenliegenden Isolationsschicht 41 ausgebildet werden. Die Gatehauptflächenelektrode 47 weist die gleiche Struktur auf wie in der vorstehend erwähnten ersten Ausführungsform. Die Emitterhauptflächenelektrode 5 dringt in die mehreren Kontaktöffnungen 42 von oberhalb der zwischenliegenden Isolationsschicht 41 ein. Die Emitterhauptflächenelektrode 50 ist mit dem Körpergebiet 14, den Emittergebieten 31 und dem Kontaktgebiet 33 in jeder der mehreren Kontaktöffnungen 42 elektrisch verbunden.
  • Insbesondere weist die Emitterhauptflächenelektrode 50 die laminierte Struktur auf, die die Barriereelektrode 51 und die Hauptelektrode 52 aufweist, die in dieser Reihenfolge von der Seite der zwischenliegenden Isolationsschicht 41 laminiert werden. Die Gatehauptflächenelektrode 47 weist auch die laminierte Struktur auf, die die Barriereelektrode 51 und die Hauptelektrode 52 aufweist, obwohl dies nicht dargestellt ist. Die Struktur der Emitterhauptflächenelektrode 50 wird nachstehend beschrieben sein, während die Struktur der Gatehauptflächenelektrode 47 nicht beschrieben wird.
  • Die Barriereelektrode 51 wird als ein Film entlang der Hauptfläche der zwischenliegenden Isolationsschicht 41 und der Innenwände der Kontaktöffnungen 42 ausgebildet. Die Barriereelektrode 51 definiert ausgesparte Räume in den Kontaktöffnungen 42. Die Barriereelektrode 51 wird mit den Silizidschichten 34 in den Kontaktöffnungen 42 elektrisch verbunden.
  • Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht. Die Barriereelektrode 51 enthält Wasserstoffionen darin. In dieser Ausführungsform enthält die Barriereelektrode 51 das Ti (Titan) als ein Beispiel des Elektrodenmaterials, das Wasserstoffionen absorbiert. Auf die Struktur der Barriereelektrode 51 wird eine der vorstehend erwähnten Formen, die in 5A bis 5D gezeigt sind, angewendet.
  • Die Barriereelektrode 51 weist den Öffnungsabschnitt 53 auf, von dem mindestens eines von einem Abschnitt der zwischenliegenden Isolationsschicht 41 und einem Abschnitt der Halbleiterschicht 2 freigelegt ist. In dieser Ausführungsform weist die Barriereelektrode 51 die mehreren Öffnungsabschnitte 53 auf. In dieser Ausführungsform legt jeder der Öffnungsabschnitte 53 einen Abschnitt der zwischenliegenden Isolationsschicht 41 frei. Jeder der Öffnungsabschnitte 53 bildet den Einführungspfad für Wasserstoffionen aus.
  • Es wird ferner bevorzugt, dass jeder Öffnungsabschnitt 53 eine oder beide von der Gateisolationsschicht 22 und der Gateelektrode 23 in einer Draufsicht überlappt. Es wird insbesondere bevorzugt, dass jeder Öffnungsabschnitt 53, in einer Draufsicht, die Gateisolationsschicht 22 und die Gateelektrode 23 überlappt. Das heißt, in einer Draufsicht, überlappt jeder Öffnungsabschnitt 53 vorzugsweise jede planare Gatestruktur 82.
  • In dieser Ausführungsform wird jeder Öffnungsabschnitt 53 in einer Bandform ausgebildet, die sich, in einer Draufsicht, entlang jeder planaren Gatestruktur 82 erstreckt. Die mehreren Öffnungsabschnitte 53 können voneinander beabstandet ausgebildet werden, so dass sie, in einer Draufsicht, eine von den planaren Gatestrukturen 82 überlappen.
  • Unter Bezugnahme auf 7 weist jeder Öffnungsabschnitt 53 vorzugsweise die Breite W2 auf, die kleiner ist als die Breite W3 der Gateisolationsschicht 22. Jeder Öffnungsabschnitt 53 wird, in einer Draufsicht, vorzugsweise in einem Gebiet innerhalb des Umfangsrands der Gateisolationsschicht 22 angeordnet. Jeder Öffnungsabschnitt 53 kann die Breite W2 aufweisen, die kleiner ist als die Breite W4 der Gateelektrode 23. Jeder Öffnungsabschnitt 53 kann, in einer Draufsicht, in einem Gebiet innerhalb des Umfangsrands der Gateelektrode 23 angeordnet werden.
  • Daher überlappt, in einer Draufsicht, jeder Öffnungsabschnitt 53 vollständig die Gateisolationsschicht 22 und die Gateelektrode 23. Jeder Öffnungsabschnitt 53 kann die Breite W2 aufweisen, die größer gleich der Breite W4 der Gateelektrode 23 ist. Jeder Öffnungsabschnitt 53 kann derart ausgebildet werden, dass er, in einer Draufsicht, die Gateelektrode 23 umgibt.
  • Die Hauptelektrode 52 füllt die ausgesparten Räume, die durch die Barriereelektrode 51 in den Kontaktöffnungen 42 definiert sind, und deckt die Barriereelektrode 51 ab. Die Hauptelektrode 52 dringt in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein, so dass sie mit Abschnitten der zwischenliegenden Isolationsschicht 41 oder Abschnitten der Halbleiterschicht 2 in Kontakt steht. In dieser Ausführungsform dringt die Hauptelektrode 52 in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und weist vergrabene Abschnitte 54 auf, die mit der zwischenliegenden Isolationsschicht 41 verbunden sind. Die vergrabenen Abschnitte 54 der Hauptelektrode 52 werden in Formen ausgebildet, die den Öffnungsabschnitten 53 der Barriereelektrode 51 entsprechen.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 81 die Halbleiterschicht 2, das Kristalldefektgebiet 13 und die Gateisolationsschicht 22 auf. Das Kristalldefektgebiet 13 wird in der Halbleiterschicht 2 ausgebildet. Die Gateisolationsschicht 22 wird aus einem siliziumhaltigen Isolator gebildet und weist die Si-H-Bindung auf, in der ungesättigte Bindungen von Siliziumatomen durch die Wasserstoffionen im Isolator wasserstoffterminiert sind.
  • In der Gateisolationsschicht 22, die ungesättigte Bindungen von Siliziumatomen aufweist, dienen die ungesättigten Bindungen von Siliziumatomen als Ladungsfallen. Daher schwanken die isolierenden Charakteristiken der Gateisolationsschicht 22 im Laufe der Zeit. Als ein Beispiel schwankt im Laufe der Zeit aufgrund einer alterungsbedingten Verschlechterung der Gateisolationsschicht 22 die Gateschwellenspannung.
  • Daher werden in dieser Ausführungsform die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert. Mit dieser Struktur können die Ladungsfallen in der Gateisolationsschicht 22 reduziert werden, und die alterungsbedingte Verschlechterung der isolierenden Charakteristiken kann dadurch unterdrückt werden. Die Halbleitervorrichtung 81, die die hochzuverlässige Gateisolationsschicht 22 aufweist, kann damit bereitgestellt werden.
  • In der vorstehend beschriebenen Struktur weist die Halbleitervorrichtung 81 das Grenzflächengebiet 29 in der Halbleiterschicht 2 auf, das mit der Gateisolationsschicht 22 abgedeckt ist. Das Grenzflächengebiet 29 weist die Si-H-Bindung auf, in der ungesättigte Bindungen von Siliziumatomen in der Halbleiterschicht 2 durch die Wasserstoffionen wasserstoffterminiert sind. Mit dieser Struktur kann die alterungsbedingte Verschlechterung der isolierenden Charakteristiken auf geeignete Weise unterdrückt werden.
  • Die Halbleitervorrichtung 81 weist die Gateelektrode 23, die zwischenliegende Isolationsschicht 41 und die Barriereelektrode 51 auf. Die Gateelektrode 23 wird auf der Gateisolationsschicht 22 ausgebildet. Die zwischenliegende Isolationsschicht 41 deckt die Gateelektrode 23 ab. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht. Das heißt, die Barriereelektrode 51 enthält die Wasserstoffionen darin. Die Barriereelektrode 51 deckt die zwischenliegende Isolationsschicht 41 ab und weist den Öffnungsabschnitt 53 auf, von dem ein Abschnitt der zwischenliegenden Isolationsschicht 41 oder ein Abschnitt der Halbleiterschicht 41 freigelegt ist. In dieser Ausführungsform wird ein Abschnitt der zwischenliegenden Isolationsschicht 41 vom Öffnungsabschnitt 53 freigelegt.
  • Mit der vorstehend beschriebenen Struktur kann, da die Wasserstoffionen über den Öffnungsabschnitt 53 der Barriereelektrode 51 beim Ausbilden der Si-H-Bindung in der Gateisolationsschicht 22 in die Gateisolationsschicht 22 eingeführt werden, eine Absorption der Wasserstoffionen durch die Barriereelektrode 51 unterdrückt werden. Es ist daher möglich, die Si-H-Bindung geeignet in der Gateisolationsschicht 22 auszubilden.
  • Die Halbleitervorrichtung 81 weist die planare Gatestruktur 82 auf, die die Gateisolationsschicht 22 und die Gateelektrode 23 aufweist. Der Öffnungsabschnitt 53 der Barriereelektrode 51 überlappt, in einer Draufsicht, mindestens eines (alle in dieser Ausführungsform) von der Gateisolationsschicht 22 und der Gateelektrode 23. Mit dieser Struktur kann der Abstand zwischen der Gateisolationsschicht 22 und jedem Öffnungsabschnitt 53 verkürzt werden. Daher können die Wasserstoffionen auf geeignete Weise über den Öffnungsabschnitt 53 in die Gateisolationsschicht 22 eingeführt werden und die Si-H-Bindung kann damit auf geeignete Weise in der Gateisolationsschicht 22 ausgebildet werden.
  • Der Öffnungsabschnitt 53 der Barriereelektrode 51 weist vorzugsweise die Breite W2 auf, die kleiner ist als die Breite W3 der Gateisolationsschicht 22. Der Öffnungsabschnitt 53 wird, in einer Draufsicht, vorzugsweise in einem Gebiet innerhalb des Umfangsrands der Gateisolationsschicht 22 angeordnet. Mit dieser Struktur ist es möglich, einen Spielraum hinsichtlich einer Fehlausrichtung jedes Öffnungsabschnitts 53 zu erweitern. Daher kann der Öffnungsabschnitt 53 in einem Gebiet zwischen zueinander benachbarten der mehreren Kontaktöffnungen 42 auf der zwischenliegenden Isolationsschicht 41 geeignet ausgebildet werden.
  • Der Öffnungsabschnitt 53 der Barriereelektrode 51 kann die Breite W2 aufweisen, die kleiner ist als die Breite W4 der Gateelektrode 23. Der Öffnungsabschnitt 53 kann, in einer Draufsicht, in einem Gebiet innerhalb des Umfangsrands der Gateelektrode 23 angeordnet werden. Mit dieser Struktur ist es möglich, den Spielraum hinsichtlich einer Fehlausrichtung jedes Öffnungsabschnitts 53 sicher zu erweitern.
  • Die zwischenliegende Isolationsschicht 41 wird vorzugsweise aus dem Material ausgebildet, das einen Durchgang der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen effizient über die zwischenliegende Isolationsschicht 41 in die Gateisolationsschicht 22 eingeführt werden. Die Gateelektrode 23 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen effizient über die Gateelektrode 23 in die Gateisolationsschicht 22 eingeführt werden. Die Hauptelektrode 52 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen effizient über die Hauptelektrode 52 in die Gateisolationsschicht 22 eingeführt werden.
  • Das Kristalldefektgebiet 13 dient als mindestens eines von einem Lebenszeitkillergebiet, einem Puffergebiet und einem Feldstoppgebiet, und die Struktur mit der Gateisolationsschicht 22, die die Si-H-Bindung im Isolator aufweist, ist besonders für die Struktur wirksam, in der das Kristalldefektgebiet 13 als das Lebenszeitkillergebiet dient. Das Lebenszeitkillergebiet ist beim Verkürzen der Ausschaltzeit wirksam und dadurch mit einem IGBT hochkompatibel. Dementsprechend kann die Halbleitervorrichtung 81, die somit das Kristalldefektgebiet 13 aufweist, welches als das Lebenszeitkillergebiet dient, die hohe Zuverlässigkeit der Gateisolationsschicht 22 verbessern, während die Ausschaltzeit verkürzt wird.
  • 9A bis 9M sind Querschnittsansichten zur Veranschaulichung eines Beispiels eines Herstellungsverfahrens für die in 7 gezeigte Halbleitervorrichtung 81.
  • Als Nächstes wird unter Bezugnahme auf 9A der aus Silizium gefertigte Wafer 72 als die Basis einer Halbleiterschicht 2 bereitgestellt. Der Wafer 72 kann die einschichtige Struktur aufweisen, die aus dem FZ-Wafer, der mithilfe des FZ-Verfahrens ausgebildet wird, oder dem CZ-Wafer, der mithilfe des CZ-Verfahrens ausgebildet wird, gebildet wird. In jedem von dem FZ- und dem CZ-Wafer-Fall enthält der Wafer 72 Sauerstoff mit einer vorgegebenen Dichte. Die Sauerstoffdichte des Wafers 72 kann 1 × 1015 cm-3 oder mehr und 1 × 1019 cm-3 oder weniger betragen.
  • Der Wafer 72 weist die erste Waferhauptfläche 73 auf einer Seite und die zweite Waferhauptfläche 74 auf der anderen Seite auf. Die erste Waferhauptfläche 73 und die zweite Waferhauptfläche 74 entsprechen jeweils der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 der Halbleiterschicht 2. Als Nächstes werden die Körpergebiete 14, die Emittergebiete 31 und die Kontaktgebiete 33 im Flächenschichtabschnitt der ersten Waferhauptfläche 73 ausgebildet.
  • Die Körpergebiete 14 werden ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt der ersten Waferhauptfläche 73 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden. Die Emittergebiete 31 werden ausgebildet, indem n-Typ-Verunreinigungen in den Flächenschichtabschnitt des Körpergebiets 14 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden. Die Kontaktgebiete 33 werden ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt des Körpergebiets 14 mithilfe eines lonenimplantationsverfahrens über eine lonenimplantationsmaske (nicht dargestellt) selektiv eingeführt werden.
  • Als Nächstes wird unter Bezugnahme auf 9B die Gateisolationsschicht 22 auf der ersten Waferhauptfläche 73 ausgebildet. Die Gateisolationsschicht 22 wird als ein Film entlang der ersten Waferhauptfläche 73 ausgebildet. Die Gateisolationsschicht 22 wird mithilfe eines thermischen Oxidationsbehandlungsverfahrens oder eines CVD-Verfahrens ausgebildet. In dieser Ausführungsform wird die Gateisolationsschicht 22 mithilfe eines thermischen Oxidationsbehandlungsverfahrens ausgebildet.
  • Als Nächstes wird die Basiselektrodenschicht 77 auf der Gateisolationsschicht 22 als die Basis der Gateelektrode 23 ausgebildet. Die Basiselektrodenschicht 77 wird aus dem Elektrodenmaterial gebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. In dieser Ausführungsform wird die Basiselektrodenschicht 77 aus der leitfähigen Polysiliziumschicht gebildet. Die Basiselektrodenschicht 77 ist vorzugsweise aus der n-Typ-Polysiliziumschicht gebildet. Die Basiselektrodenschicht 77 kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 9C eine Fotolackmaske 91, die eine vorgegebene Struktur aufweist, auf der Basiselektrodenschicht 77 ausgebildet. Die Fotolackmaske 91 deckt Gebiete ab, in denen die mehreren Gateelektroden 23 in der Basiselektrodenschicht 77 ausgebildet werden sollen, und legt die anderen Gebiete frei.
  • Als Nächstes werden nicht erforderliche Abschnitte der Basiselektrodenschicht 77 über die Fotolackmaske 91 mithilfe eines Ätzverfahrens entfernt. Die nicht erforderlichen Abschnitte der Basiselektrodenschicht 77 werden entfernt, bis die Gateisolationsschicht 22 freigelegt wird. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Somit werden die Gateelektroden 23 auf der Gateisolationsschicht 22 ausgebildet. Die Fotolackmaske 91 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 9D die zwischenliegende Isolationsschicht 41 auf der ersten Waferhauptfläche 73 ausgebildet. Die zwischenliegende Isolationsschicht 41 wird aus dem Isolator gebildet, der Wasserstoffionen durchlässt. Die zwischenliegende Isolationsschicht 41 kann eine einschichtige Struktur oder eine laminierte Struktur aufweisen, die eine oder beide von einer SiO2-Schicht und einer SiN-Schicht aufweist. Die zwischenliegende Isolationsschicht 41 kann eine laminierte Struktur aufweisen, die mehrere SiO2-Schichten aufweist. Die zwischenliegende Isolationsschicht 41 kann mindestens eine von einer USG-Schicht, einer PSG-Schicht, und einer BPSG-Schicht als ein Beispiel der SiO2-Schicht aufweisen. Die zwischenliegende Isolationsschicht 41 kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 9E eine Fotolackmaske 92, die eine vorgegebene Struktur aufweist, auf der zwischenliegenden Isolationsschicht 41 ausgebildet. Die Fotolackmaske 92 legt Gebiete frei, in denen die mehreren Kontaktöffnungen 42 in der zwischenliegenden Isolationsschicht 41 ausgebildet werden sollen, und deckt die anderen Gebiete ab.
  • Als Nächstes werden nicht erforderliche Abschnitte der zwischenliegenden Isolationsschicht 41 und nicht erforderliche Abschnitte der Gateisolationsschicht 22 über die Fotolackmaske 92 mithilfe eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die mehreren Kontaktöffnungen 42, von denen die erste Waferhauptfläche 73 freigelegt wird, in der zwischenliegenden Isolationsschicht 41 ausgebildet. In diesem Schritt werden die mehreren Kontaktöffnungen 42, von denen die Gateelektroden 23 freigelegt werden, in der zwischenliegenden Isolationsschicht 41 ausgebildet, obwohl dies nicht dargestellt ist. Die Fotolackmaske 92 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 9F die Barriereelektrode 51 auf der isolierenden Zwischenschicht 41 ausgebildet. Die Barriereelektrode 51 wird als ein Film entlang der Hauptfläche der zwischenliegenden Isolationsschicht 41 und der Innenwand der Kontaktöffnung 42 ausgebildet. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht.
  • In diesem Schritt wird zuerst die Ti-Schicht 61 ausgebildet, die aus dem Elektrodenmaterial gebildet wird, das eine Absorption der Wasserstoffionen ermöglicht. Die Ti-Schicht 61 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden. Als Nächstes wird die Silizidschicht 34, die aus dem Ti-Silizid gebildet wird, in einem Abschnitt in Kontakt mit der Ti-Schicht 61 in der ersten Waferhauptfläche 73 mithilfe eines RTA-Verfahrens (Rapid Thermal Anneal, schnelles thermisches Tempern) ausgebildet. Als Nächstes wird die TiN-Schicht 62 auf der Ti-Schicht 61 ausgebildet. Die TiN-Schicht 62 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Eine oder beide von der Ti-Schicht 63 und der W-Schicht 64 kann/können gemäß den in 5A bis 5D gezeigten Ausgestaltungsbeispielen auf der TiN-Schicht 62 ausgebildet werden. Die Ti-Schicht 63 und die W-Schicht 64 können durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 9G eine Fotolackmaske 93, die eine vorgegebene Struktur aufweist, auf der Barriereelektrode 51 ausgebildet. Die Fotolackmaske 93 legt Gebiete frei, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, und deckt die anderen Gebiete ab. Die Gebiete, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, sind Abschnitte, die die isolierende Zwischenschicht 41 abdecken, oder Abschnitte, die die Halbleiterschicht 2 in der Barriereelektrode 51 abdecken. In dieser Ausführungsform sind die Gebiete, in denen die mehreren Öffnungsabschnitte 53 in der Barriereelektrode 51 ausgebildet werden sollen, Abschnitte, die die isolierende Zwischenschicht 41 in der Barriereelektrode 51 abdecken.
  • Als Nächstes werden nicht erforderliche Abschnitte der Barriereelektrode 51 über die Fotolackmaske 93 mithilfe eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Daher werden die mehreren Öffnungsabschnitte 53, von denen Abschnitte der isolierenden Zwischenschicht 41 oder Abschnitte der Halbleiterschicht 2 freigelegt werden, in der Barriereschicht 51 ausgebildet. In diesem Schritt werden die mehreren Öffnungsabschnitte 53, von denen Abschnitte der isolierenden Zwischenschicht 41 jeweils freigelegt werden, ausgebildet. Die konkrete Form der Öffnungsabschnitte 53 wurde vorstehend erwähnt und wird hier nicht beschrieben. Die Fotolackmaske 93 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 9H die Hauptelektrode 52 auf der Barriereelektrode 51 ausgebildet. Die Hauptelektrode 52 füllt die Kontaktöffnungen 42 und die mehreren Öffnungsabschnitte 53 und deckt die Barriereelektrode 51 ab. Die Hauptelektrode 52 wird aus dem Elektrodenmaterial gebildet, das einen Durchgang der Wasserstoffionen ermöglicht. Die Hauptelektrode 52 kann mindestens eine von einer reinen AI-Schicht, einer AlSi-Schicht, einer AICu-Schicht und einer AlSiCu-Schicht aufweisen. Die Hauptelektrode 52 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Als Nächstes werden nicht erforderliche Abschnitte der Barriereelektrode 51 und nicht erforderliche Abschnitte der Hauptelektrode 52 über eine Fotolackmaske, die eine vorgegebene Struktur aufweist (nicht dargestellt), mithilfe eines Ätzverfahrens entfernt. Daher werden die Gatehauptflächenelektroden 47 und die Emitterhauptflächenelektroden 50 ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 9I eines oder mehrere (in dieser Ausführungsform mehrere) Kristalldefektgebiete 13 in Gebieten ausgebildet, die sich näher der zweiten Waferhauptfläche 74 befinden als der ersten Waferhauptfläche 73. Die mehreren Kristalldefektgebiete 13 werden durch den gleichen Schritt ausgebildet, wie vorstehend unter Bezugnahme auf 6Q erwähnt. Die mehreren Kristalldefektgebiete 13 dienen als mindestens eines von einem Lebenszeitkillergebiet, einem Puffergebiet und einem Feldstoppgebiet.
  • Als Nächstes wird unter Bezugnahme auf 9J der Wafer 72 auf eine gewünschte Dicke gedünnt, indem die zweite Waferhauptfläche 74 geschleift wird. Die zweite Waferhauptfläche 74 kann mithilfe eines CMP-Verfahrens (Chemisch-Mechanisches Polieren) geschleift werden. Der Schritt des Schleifens der zweiten Waferhauptfläche 74 kann gegebenenfalls übersprungen werden.
  • Als Nächstes wird unter Bezugnahme auf 9K das Puffergebiet 11 im Flächenschichtabschnitt der zweiten Waferhauptfläche 74 ausgebildet. Das Puffergebiet 11 wird ausgebildet, indem n-Typ-Verunreinigungen in den Flächenschichtabschnitt der zweiten Waferhauptfläche 74 mithilfe eines lonenimplantationsverfahrens eingeführt werden.
  • Das Kollektorgebiet 12 wird auch im Flächenschichtabschnitt der zweiten Waferhauptfläche 74 ausgebildet. Insbesondere wird das Kollektorgebiet 12 im Flächenschichtabschnitt auf der Seite der zweiten Waferhauptfläche 74 im Puffergebiet 11 ausgebildet. Das Kollektorgebiet 12 wird ausgebildet, indem p-Typ-Verunreinigungen in den Flächenschichtabschnitt der zweiten Waferhauptfläche 74 mithilfe eines lonenimplantationsverfahrens eingeführt werden. Der Schritt des Ausbildens des Puffergebiets 11 und der Schritt des Ausbildens des Kollektorgebiets 12 können in einer beliebigen Reihenfolge durchgeführt werden. Das Puffergebiet 11 kann nach dem Ausbilden des Kollektorgebiets 12 ausgebildet werden.
  • Als Nächstes werden unter Bezugnahme auf 9L die Wasserstoffionen in die Gateisolationsschicht 22 eingeführt, und die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 werden durch die Wasserstoffionen wasserstoffterminiert. Die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 werden aufgrund des Schritts des Ausbildens der Kristalldefektgebiete 13 ausgebildet.
  • Die Wasserstoffionen werden mithilfe eines Wasserstoff-Temperbehandlungsverfahrens in die Gateisolationsschicht 22 eingeführt. Im Wasserstoff-Temperbehandlungsverfahren wird der Wafer 72 in einer wasserstoffhaltigen Hochtemperaturatmosphäre ausgeheilt. Die Wasserstoffionen werden von der Seite der ersten Waferhauptfläche 73 in die Gateisolationsschicht 22 eingeführt. Die in die Gateisolationsschicht 22 eingeführten Wasserstoffionen werden durch die Barriereelektrode 51 eingefangen (absorbiert) und gleichzeitig über die Öffnungsabschnitte 53 der Barriereelektrode 51 in die Gateisolationsschicht 22 eingeführt.
  • Insbesondere dringen die Wasserstoffionen in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und gehen durch die zwischenliegende Isolationsschicht 41 hindurch und werden in die Gateisolationsschicht 22 eingeführt. Insbesondere dringen die Wasserstoffionen in die Öffnungsabschnitte 53 der Barriereelektrode 51 ein und gehen durch die Hauptelektrode 52, die zwischenliegende Isolationsschicht 41 und die Gateelektrode 23 hindurch und werden in die Gateisolationsschicht 22 eingeführt.
  • Daher werden die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert. In diesem Schritt werden die Wasserstoffionen auch in das Grenzflächengebiet 29 in Kontakt mit der Gateisolationsschicht 22 in der ersten Waferhauptfläche 73 eingeführt. Daher werden die ungesättigten Bindungen von Siliziumatomen im Grenzflächengebiet 29 durch die Wasserstoffionen wasserstoffterminiert.
  • Als Nächstes wird unter Bezugnahme auf 9M die Kollektorelektrode 46 auf der zweiten Waferhauptfläche 74 ausgebildet. Die Kollektorelektrode 46 kann mindestens eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht, einer Ag-Schicht und einer AI-Schicht aufweisen. Die Kollektorelektrode 46 kann durch ein Verdampfungsverfahren und/oder ein Sputterverfahren ausgebildet werden.
  • Anschließend wird der Wafer 72 selektiv geschnitten, so dass mehrere Halbleitervorrichtungen 81 herausgeschnitten werden. Die Halbleitervorrichtungen 81 werden somit durch die Schritte, die die vorstehenden Schritte aufweisen, hergestellt.
  • Wie vorstehend beschrieben, weist das Herstellungsverfahren für die Halbleitervorrichtung 81 die folgenden Schritte auf: Ausbilden der Gateisolationsschicht 22 auf dem Wafer 72, Ausbilden des Kristalldefektgebiets 13 im Wafer 72 nach dem Schritt des Ausbildens der Gateisolationsschicht 22, und Einführen der Wasserstoffionen in die Gateisolationsschicht 22 nach dem Schritt des Ausbildens des Kristalldefektgebiets 13. Mit diesem Herstellungsverfahren können die ungesättigten Bindungen von Siliziumatomen in der Gateisolationsschicht 22 durch die Wasserstoffionen wasserstoffterminiert werden.
  • Daher können die Ladungsfallen in der Gateisolationsschicht 22 reduziert werden, und die alterungsbedingte Verschlechterung der isolierenden Charakteristiken kann dadurch unterdrückt werden. Die Halbleitervorrichtung 81, die die hochzuverlässige Gateisolationsschicht 22 aufweist, kann damit hergestellt und bereitgestellt werden.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 81 weist den Schritt des Wasserstoffterminierens ungesättigter Bindungen von Siliziumatomen im Wafer 72 mit den Wasserstoffionen im Grenzflächengebiet 29 in Kontakt mit der Gateisolationsschicht 22 im Wafer 72 auf. Daher kann die alterungsbedingte Schwankung der isolierenden Charakteristiken angemessen unterdrückt werden.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 81 weist die folgenden Schritte auf: Ausbilden der Gateelektrode 23, Ausbilden der zwischenliegenden Isolationsschicht 41, Ausbilden der Barriereelektrode 51, und Ausbilden des Öffnungsabschnitts 53 in der Barriereelektrode 51, vor dem Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22.
  • Die Gateelektrode 23 wird auf der Gateisolationsschicht 22 ausgebildet. Die zwischenliegende Isolationsschicht 41 deckt die Gateelektrode 23 ab. Die Barriereelektrode 51 enthält das Elektrodenmaterial, das eine Absorption der Wasserstoffionen ermöglicht, und deckt die zwischenliegende Isolationsschicht 41 ab. Ein Abschnitt der zwischenliegenden Isolationsschicht 41 oder ein Abschnitt der Halbleiterschicht 2 wird vom Öffnungsabschnitt 53 der Barriereelektrode 51 freigelegt. In diesem Herstellungsverfahren wird der Öffnungsabschnitt 53 der Barriereelektrode 51 derart ausgebildet, dass er einen Abschnitt der zwischenliegenden Isolationsschicht 41 freilegt.
  • Mit dem vorstehend beschriebenen Herstellungsverfahren werden die in die Gateisolationsschicht 22 eingeführten Wasserstoffionen durch die Barriereelektrode 51 eingefangen (absorbiert) und gleichzeitig über den Öffnungsabschnitt 53 der Barriereelektrode 51 in die Gateisolationsschicht 22 eingeführt. Es ist daher möglich, eine Absorption der Wasserstoffionen durch die Barriereelektrode 51 zu unterdrücken und die Si-H-Bindung in der Gateisolationsschicht 22 geeignet auszubilden.
  • Im Schritt des Ausbildens des Öffnungsabschnitts 53 wird der Öffnungsabschnitt 53 ausgebildet, der, in einer Draufsicht, mindestens eines (in dieser Ausführungsform alle) von der Gateisolationsschicht 22 und der Gateelektrode 23 überlappt. Mit diesem Herstellungsverfahren kann der Abstand zwischen der Gateisolationsschicht 22 und dem Öffnungsabschnitt 53 verkürzt werden. Daher können die Wasserstoffionen über den Öffnungsabschnitt 53 in die Gateisolationsschicht 22 geeignet eingeführt werden.
  • Im Schritt des Ausbildens des Öffnungsabschnitts 53 wird der Öffnungsabschnitt 53 vorzugsweise derart ausgebildet, dass er die Breite W2 aufweist, die kleiner ist als die Breite W3 der Gateisolationsschicht 22. Der Öffnungsabschnitt 53 wird, in einer Draufsicht, vorzugsweise in einem Gebiet innerhalb des Umfangsrands der Gateisolationsschicht 22 angeordnet. Mit diesem Herstellungsverfahren ist es möglich, einen Spielraum hinsichtlich einer Fehlausrichtung des Öffnungsabschnitts 53 zu erweitern. Daher kann der Öffnungsabschnitt 53 in einem Gebiet zwischen zueinander benachbarten der mehreren Kontaktöffnungen 42 auf der zwischenliegenden Isolationsschicht 41 geeignet ausgebildet werden.
  • Im Schritt des Ausbildens des Öffnungsabschnitts 53 kann der Öffnungsabschnitt 53 derart ausgebildet werden, dass er die Breite W2 aufweist, die kleiner ist als die Breite W4 der Gateelektrode 23. Der Öffnungsabschnitt 53 kann in einem Gebiet, in einer Draufsicht, innerhalb des Umfangsrands der Gateelektrode 23 angeordnet werden. Mit diesem Herstellungsverfahren ist es möglich, einen Spielraum hinsichtlich einer Fehlausrichtung des Öffnungsabschnitts 53 sicher zu erweitern.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 81 wird die zwischenliegende Isolationsschicht 41 vorzugsweise aus dem Material ausgebildet, das Wasserstoffionen durchlässt. Daher können die Wasserstoffionen effizient über die zwischenliegende Isolationsschicht 41 in die Gateisolationsschicht 22 eingeführt werden. Die Gateelektrode 23 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen effizient über die Gateelektrode 23 in die Gateisolationsschicht 22 eingeführt werden. Die Hauptelektrode 52 wird vorzugsweise aus dem Elektrodenmaterial ausgebildet, das ein Durchgehen der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen effizient über die Hauptelektrode 52 in die Gateisolationsschicht 22 eingeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 81 wurde ein Beispiel beschrieben, in dem die Schritte des Ausbildens der Körpergebiete 14, der Emittergebiete 33 und der Kontaktgebiete 33 (siehe 9A usw.) vor dem Schritt des Ausbildens der Gateelektrode 23 (siehe 9B) durchgeführt werden. Jedoch müssen die Schritte des Ausbildens der Körpergebiete 14, der Emittergebiete 31 und der Kontaktgebiete 33 (siehe 9A usw.) nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und können zu beliebigen Zeitpunkten vor dem Schritt des Ausbildens der Barriereelektrode 51 (siehe 9E usw.) durchgeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 81 wurde ein Beispiel beschrieben, in dem der Schritt des Ausbildens des Kristalldefektgebiets 13 (siehe 9I) nach dem Schritt des Ausbildens der Hauptelektrode 52 (siehe 9H) und vor dem Schritt des Ausbildens des Kollektorgebiets 12 (des Puffergebiets 11) (siehe 9K) durchgeführt wird. Jedoch muss der Schritt des Ausbildens des Kristalldefektgebiets 13 nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und kann zu einem beliebigen Zeitpunkt nach dem Schritt des Ausbildens der Gateisolationsschicht 22 (siehe 9B) und vor dem Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22 (siehe 9L) durchgeführt werden.
  • Im Herstellungsverfahren für die Halbleitervorrichtung 81 wurde ein Beispiel beschrieben, in dem der Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22 (siehe 9L) nach dem Schritt des Ausbildens des Kollektorgebiets 12 (des Puffergebiets 11) (siehe 9K) durchgeführt wird. Jedoch muss der Schritt des Einführens der Wasserstoffionen in die Gateisolationsschicht 22 (siehe 9L) nicht notwendigerweise zu diesem Zeitpunkt durchgeführt werden, und kann zu einem beliebigen Zeitpunkt nach dem Schritt des Ausbildens des Kristalldefektgebiets 13 (siehe 9l) und vor dem Schritt des Schneidens des Wafers 72 (siehe 9M) durchgeführt werden.
  • 10 ist eine Querschnittsansicht, die 3 entspricht und eine Halbleitervorrichtung 101 gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt. Strukturen, die jenen entsprechen, die für die Halbleitervorrichtung 1 beschrieben wurden, sind nachstehend mit denselben Bezugszeichen gekennzeichnet, um eine Beschreibung davon auszulassen.
  • Unter Bezugnahme auf 10 weist die Emitterhauptflächenelektrode 50 (Gatehauptflächenelektrode 47) gemäß der Halbleitervorrichtung 101 eine Barriereelektrode 102, die aus dem Elektrodenmaterial gebildet ist, das einen Durchgang der Wasserstoffionen ermöglicht, anstelle der Barriereelektrode 51, die das Elektrodenmaterial enthält, das eine Absorption der Wasserstoffionen ermöglicht, auf. In dieser Ausführungsform weist die Barriereelektrode 102 keinen Öffnungsabschnitt 53 auf.
  • Die Barriereelektrode 102 weist vorzugsweise mindestens eine von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht auf. Die W-Schicht, die WSi-Schicht, die Co-Schicht, die Ni-Schicht, die Mo-Schicht und die TiN-Schicht werden alle aus dem Elektrodenmaterial gebildet, welches einen Durchgang der Wasserstoffionen ermöglicht.
  • Die Barriereelektrode 102 kann eine einschichtige Struktur aufweisen, die aus einer beliebigen von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht gebildet ist. Die Barriereelektrode 102 kann eine laminierte Struktur aufweisen, in der mindestens zwei Schichten von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht in einer beliebigen Reihenfolge laminiert sind. Die TiN-Schicht wird vorzugsweise in Kombination mit mindestens einer von der W-Schicht, der WSi-Schicht, der Co-Schicht, der Ni-Schicht und der Mo-Schicht ausgebildet. Die TiN-Schicht wird vorzugsweise als eine oberste Schicht der Barriereelektrode 102 ausgebildet.
  • Die W-Schicht, die WSi-Schicht, die Co-Schicht, die Ni-Schicht, die Mo-Schicht und die TiN-Schicht werden alle durch ein Verdampfungsverfahren und/oder ein Sputterverfahren im vorstehend unter Bezugnahme auf 6N erwähnten Schritt ausgebildet. In diesem Fall kann die Silizidschicht 34 auf der Innenwand jedes Kontaktlochs ausgebildet werden oder nicht.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 101 die Barriereelektrode 102 auf, die aus dem Elektrodenmaterial gebildet ist, das einen Durchgang der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen im vorstehend unter Bezugnahme auf 6T erwähnten Schritt über die Barriereelektrode 102 in die Gateisolationsschicht 22 eingeführt werden. Es ist daher möglich, den Schritt des Ausbildens des Öffnungsabschnitts 53 zu überspringen. Die Halbleitervorrichtung 101, die die hochzuverlässige Gateisolationsschicht 22 aufweist, kann dadurch hergestellt und bereitgestellt werden, und gleichzeitig können Arbeitsstunden reduziert werden.
  • 11 ist eine Querschnittsansicht, die 8 entspricht und eine Halbleitervorrichtung 111 gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt. Strukturen, die jenen entsprechen, die für die Halbleitervorrichtung 81 beschrieben wurden, sind nachstehend mit denselben Bezugszeichen gekennzeichnet, um eine Beschreibung davon auszulassen.
  • Unter Bezugnahme auf 11 weist die Emitterhauptflächenelektrode 50 (Gatehauptflächenelektrode 47) gemäß der Halbleitervorrichtung 111 eine Barriereelektrode 102, die aus dem Elektrodenmaterial gebildet ist, das einen Durchgang der Wasserstoffionen ermöglicht, anstelle der Barriereelektrode 51, die das Elektrodenmaterial enthält, das eine Absorption der Wasserstoffionen ermöglicht, auf. In dieser Ausführungsform weist die Barriereelektrode 102 keinen Öffnungsabschnitt 53 auf.
  • Die Barriereelektrode 102 weist vorzugsweise mindestens eine von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht auf. Die W-Schicht, die WSi-Schicht, die Co-Schicht, die Ni-Schicht, die Mo-Schicht und die TiN-Schicht werden alle aus dem Elektrodenmaterial gebildet, welches einen Durchgang der Wasserstoffionen ermöglicht.
  • Die Barriereelektrode 102 kann eine einschichtige Struktur aufweisen, die aus einer beliebigen von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht gebildet ist. Die Barriereelektrode 102 kann eine laminierte Struktur aufweisen, in der mindestens zwei Schichten von einer W-Schicht, einer WSi-Schicht, einer Co-Schicht, einer Ni-Schicht, einer Mo-Schicht und einer TiN-Schicht in einer beliebigen Reihenfolge laminiert sind. Die TiN-Schicht wird vorzugsweise in Kombination mit mindestens einer von der W-Schicht, der WSi-Schicht, der Co-Schicht, der Ni-Schicht und der Mo-Schicht ausgebildet. Die TiN-Schicht wird vorzugsweise als eine oberste Schicht der Barriereelektrode 102 ausgebildet.
  • Die W-Schicht, die WSi-Schicht, die Co-Schicht, die Ni-Schicht, die Mo-Schicht und die TiN-Schicht werden alle durch ein Verdampfungsverfahren und/oder ein Sputterverfahren im vorstehend unter Bezugnahme auf 9F erwähnten Schritt ausgebildet. In diesem Fall kann die Silizidschicht 34 auf der Innenwand jedes Kontaktlochs ausgebildet werden oder nicht.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 111 die Barriereelektrode 102 auf, die aus dem Elektrodenmaterial gebildet ist, das einen Durchgang der Wasserstoffionen ermöglicht. Daher können die Wasserstoffionen im vorstehend unter Bezugnahme auf 9L erwähnten Schritt über die Barriereelektrode 102 in die Gateisolationsschicht 22 eingeführt werden. Es ist daher möglich, den Schritt des Ausbildens des Öffnungsabschnitts 53 zu überspringen. Die Halbleitervorrichtung 111, die die hochzuverlässige Gateisolationsschicht 22 aufweist, kann dadurch hergestellt und bereitgestellt werden, und gleichzeitig können Arbeitsstunden reduziert werden.
  • Die Ausführungsformen der vorliegenden Erfindung können in anderen Formen implementiert werden.
  • In der vorstehend erwähnten ersten und zweiten Ausführungsform kann die Barriereelektrode 51 ausgebildet werden, die den Öffnungsabschnitt 53 aufweist, welcher einen Abschnitt der Halbleiterschicht 2 freilegt. Es ist zu beachten, dass in diesem Fall ein Abschnitt der Hauptelektrode 52 mit der Halbleiterschicht 2 in Kontakt kommt. Es ist zu beachten, dass in diesem Fall das Elektrodenmaterial (z.B. AI) der Hauptelektrode 52 in die Halbleiterschicht 2 diffundiert werden kann, so dass es verursacht, dass die elektrischen Charakteristiken der Halbleiterschicht 2 schwanken. Um dies zu vermeiden, legt der Öffnungsabschnitt 53 vorzugsweise einen Abschnitt der zwischenliegenden Isolationsschicht 41 mit einem Abstand von der Halbleiterschicht 2 frei.
  • In der vorstehend erwähnten dritten und vierten Ausführungsform können alternativ oder zusätzlich zu der W-Schicht, der WSi-Schicht, der Co-Schicht, der Ni-Schicht, der Mo-Schicht und der TiN-Schicht die Barriereelektrode 102, die aus einer TiW-Schicht besteht, oder die Barriereelektrode 102, die eine TiW-Schicht aufweist, ausgebildet werden. Dies kann die gleichen Wirkungen zeigen wie jene, die in der dritten und vierten Ausführungsform beschrieben wurden.
  • Es ist zu beachten, dass die TiW-Schicht die Eigenschaft eines Absorbierens der Wasserstoffionen gemäß einer Gehaltsmenge des Ti aufweist. Daher wird in einem Fall, in dem die TiW-Schicht angewendet wird, die Barriereelektrode 102 vorzugsweise mit dem Öffnungsabschnitt 53 gemäß der Eigenschaft der TiW-Schicht ausgebildet, wie in der ersten und der zweiten Ausführungsform.
  • In der vorstehend erwähnten ersten und dritten Ausführungsform können die Grabengatestrukturen 20, in einer Draufsicht, in einer Gitterstruktur ausgebildet werden. In der vorstehend erwähnten zweiten und vierten Ausführungsform können die planaren Gatestrukturen 82, in einer Draufsicht, in einer Gitterstruktur ausgebildet werden.
  • In den vorstehend erwähnten Ausführungsformen kann eine aus SiC (Siliziumkarbid) gefertigte Halbleiterschicht 2 anstelle der aus Silizium gefertigten Halbleiterschicht 2 angewendet werden. Das heißt, die Halbleiterschicht 2 kann Silizium aufweisen.
  • In den vorstehend erwähnten Ausführungsformen kann eine andere Struktur angewendet werden, in der der Leitfähigkeitstyp der Halbleiterabschnitte umgekehrt ist. Das heißt, die p-Typ-Abschnitte können vom n-Typ sein, während die n-Typ-Abschnitte vom p-Typ sein können.
  • In den vorstehend erwähnten Ausführungsformen kann ein n+-Typ-Draingebiet anstelle des p+-Typ-Kollektorgebiets 12 ausgebildet werden. Die n-Typ-Verunreinigungskonzentration des Draingebiets 10 kann 1 × 1019 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger betragen. Daher kann eine Halbleitervorrichtung bereitgestellt werden, die einen MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) anstelle des IGBT aufweist. Die Halbleitervorrichtung, die den MISFET anstelle des IGBT aufweist, kann auch die gleichen Wirkungen wie jene zeigen, die in den vorstehend erwähnten Ausführungsformen beschrieben wurden.
  • Im vorstehenden Fall sollten „Emitter“ und „Kollektor“ des IGBT jeweils durch „Source“ bzw. „Drain“ des MISFET in der Beschreibung der vorstehend erwähnten Ausführungsformen ersetzt werden. In diesem Fall kann die Halbleiterschicht 2 eine laminierte Struktur aufweisen, die ein n+-Typ-Halbleitersubstrat, das ein Draingebiet bildet, und eine n-Typ-Epitaxieschicht, die ein Driftgebiet 10 bildet, aufweist.
  • Beispiele von Merkmalen, die der vorliegenden Beschreibung und den begleitenden Zeichnungen entnommen sind, sind nachstehend dargelegt.
  • [A1] Halbleitervorrichtung, aufweisend: eine Halbleiterschicht; ein in der Halbleiterschicht ausgebildetes Kristalldefektgebiet; und eine auf der Halbleiterschicht ausgebildete Isolationsschicht, die aus einem siliziumhaltigen Isolator gebildet ist und im Isolator eine Si-H-Bindung aufweist, in der eine ungesättigte Siliziumatom-Bindung wasserstoffterminiert ist.
  • [A2] Halbleitervorrichtung nach A1, ferner aufweisend: eine Elektrode, die auf der Isolationsschicht ausgebildet ist; eine zwischenliegende Isolationsschicht, die die Elektrode abdeckt; und eine Barriereelektrode, die die zwischenliegende Isolationsschicht abdeckt und die einen Öffnungsabschnitt aufweist, von dem mindestens eines von einem Abschnitt der zwischenliegenden Isolationsschicht und einem Abschnitt der Halbleitervorrichtung freigelegt ist, und die ein Elektrodenmaterial aufweist, in dem ein Wasserstoffion absorbiert wird.
  • [A3] Halbleitervorrichtung nach A2, wobei der Abschnitt der zwischenliegenden Isolationsschicht von dem Öffnungsabschnitt freigelegt ist.
  • [A4] Halbleitervorrichtung nach A2 oder A3, wobei, in einer Draufsicht, der Öffnungsabschnitt die Isolationsschicht überlappt.
  • [A5] Halbleitervorrichtung nach einem der A2 bis A4, ferner aufweisend: eine Grabenstruktur, aufweisend: einen in der Halbleiterschicht ausgebildeten Graben, die auf einer Innenwand des Grabens ausgebildete Isolationsschicht, und die im Graben vergrabene Elektrode, wobei die Isolationsschicht dazwischen angeordnet ist; wobei die zwischenliegende Isolationsschicht die Grabenstruktur abdeckt.
  • [A6] Halbleitervorrichtung nach A5, wobei, in einer Draufsicht, der Öffnungsabschnitt die Grabenstruktur überlappt.
  • [A7] Halbleitervorrichtung nach einem der A2 bis A4, ferner aufweisend: eine planare Struktur, die die Isolationsschicht und die Elektrode aufweist; wobei die zwischenliegende Isolationsschicht die planare Struktur abdeckt.
  • [A8] Halbleitervorrichtung nach A7, wobei, in einer Draufsicht, der Öffnungsabschnitt die planare Struktur überlappt.
  • [A9] Halbleitervorrichtung nach einem der A2 bis A8, ferner aufweisend: eine Hauptelektrode, die den Öffnungsabschnitt füllt und die Barriereelektrode abdeckt.
  • [A10] Halbleitervorrichtung nach A1, ferner aufweisend: eine Elektrode, die auf der Isolationsschicht ausgebildet ist; eine zwischenliegende Isolationsschicht, die die Elektrode abdeckt; und eine Barriereelektrode, die aus einem Elektrodenmaterial gebildet ist, das einen Durchgang eines Wasserstoffions ermöglicht, und die die zwischenliegende Isolationsschicht abdeckt.
  • [A11] Halbleitervorrichtung nach A10, ferner aufweisend: eine Grabenstruktur, aufweisend: einen in der Halbleiterschicht ausgebildeten Graben, die auf einer Innenwand des Grabens ausgebildete Isolationsschicht, und die im Graben vergrabene Elektrode, wobei die Isolationsschicht dazwischen angeordnet ist; wobei die zwischenliegende Isolationsschicht die Grabenstruktur abdeckt.
  • [A12] Halbleitervorrichtung nach A10, ferner aufweisend: eine planare Struktur, die die Isolationsschicht und die Elektrode aufweist; wobei die zwischenliegende Isolationsschicht die planare Struktur abdeckt.
  • [A13] Halbleitervorrichtung nach einem der A10 bis A12, ferner aufweisend: eine Hauptelektrode, die die Barriereelektrode abdeckt.
  • [A14] Halbleitervorrichtung nach einem der A1 bis A13, wobei die Halbleiterschicht Silizium enthält.
  • [A15] Halbleitervorrichtung nach A14, ferner aufweisend: ein Grenzflächengebiet, das in einem Gebiet der Halbleiterschicht ausgebildet ist, das mit der Isolationsschicht abgedeckt ist, und das eine Si-H-Bindung aufweist, in der eine ungesättigte Bindung eines Siliziumatoms wasserstoffterminiert ist.
  • [A16] Halbleitervorrichtung nach einem der A1 bis A15, wobei das Kristalldefektgebiet mindestens eines von einem Lebenszeitkillergebiet, einem Puffergebiet und einem Feldstoppgebiet ausbildet.
  • [A17] Herstellungsverfahren für eine Halbleitervorrichtung, das die folgenden Schritte aufweist: Bereitstellen eines Wafers; Ausbilden einer aus einem siliziumhaltigen Isolator gebildeten Isolationsschicht auf dem Wafer; Ausbilden eines Kristalldefektgebiets im Wafer mithilfe zumindest eines von einem lonenbestrahlungsverfahren und einem Elektronenstrahlbestrahlungsverfahren nach dem Ausbilden der Isolationsschicht; und Einführen eines Wasserstoffions in die Isolationsschicht, um eine ungesättigte Bindung eines Siliziumatoms in der Isolationsschicht durch Wasserstoff zu terminieren, nach dem Ausbilden des Kristalldefektgebiets.
  • [A18] Herstellungsverfahren für eine Halbleitervorrichtung nach A17, wobei der Schritt des Einführens des Wasserstoffions einen Schritt des Einführens des Wasserstoffions in die Isolationsschicht mithilfe eines Wasserstoff-Temperbehandlungsiverfahrens aufweist.
  • [A19] Herstellungsverfahren für eine Halbleitervorrichtung nach A17 oder A18, wobei der Schritt des Ausbildens des Kristalldefektgebiets einen Schritt des Ausbildens einer ungesättigten Bindung eines Siliziumatoms in der Isolationsschicht aufweist.
  • [A20] Herstellungsverfahren für eine Halbleitervorrichtung nach einem der A17 bis A19, ferner die folgenden Schritte aufweisend: Ausbilden einer Elektrode auf der Isolationsschicht vor dem Schritt des Einführens des Wasserstoffions; Ausbilden einer zwischenliegenden Isolationsschicht, die die Elektrode abdeckt, vor dem Schritt des Einführens des Wasserstoffions; Ausbilden einer Barriereelektrode, die ein Elektrodenmaterial aufweist, das eine Absorption eines Wasserstoffions ermöglicht, und die zwischenliegende Isolationsschicht abdeckt, vor dem Schritt des Einführens des Wasserstoffions; und Entfernen eines nicht erforderlichen Abschnitts der Barriereelektrode, um einen Öffnungsabschnitt auszubilden, von dem mindestens eines von einem Abschnitt der zwischenliegenden Isolationsschicht und einem Abschnitt des Wafers in der Barriereelektrode freigelegt ist, vor dem Schritt des Einführens von Wasserstoffionen; wobei das Wasserstoffion über den Öffnungsabschnitt der Barriereelektrode in die Isolationsschicht während des Schritts des Einführens von Wasserstoffionen eingeführt wird.
  • [A21] Herstellungsverfahren für eine Halbleitervorrichtung nach einem der A17 bis A19, ferner die folgenden Schritte aufweisend: Ausbilden einer Elektrode auf der Isolationsschicht vor dem Schritt des Einführens der Wasserstoffionen; Ausbilden einer zwischenliegenden Isolationsschicht, die die Elektrode abdeckt, vor dem Schritt des Einführens des Wasserstoffions; und Ausbilden einer Barriereelektrode, die ein Elektrodenmaterial aufweist, das einen Durchgang eines Wasserstoffions ermöglicht, und die zwischenliegende Isolationsschicht abdeckt, vor dem Schritt des Einführens des Wasserstoffions; wobei das Wasserstoffion über die Barriereelektrode in die Isolationsschicht während des Schritts des Einführens des Wasserstoffions eingeführt wird.
  • Diese Anmeldung entspricht der Japanischen Patentanmeldung Nr. 2019-153947 , die am 26. August 2019 beim Japan Patent Office eingereicht wurde und deren Offenbarung hier durch Rückbezug in ihrer Gänze aufgenommen ist. Obwohl Ausführungsformen der vorliegenden Erfindung bisher ausführlich beschrieben wurden, stellen diese lediglich konkrete Beispiele dar, die zum Erläutern des technischen Inhalts der vorliegenden Erfindung verwendet werden, und die vorliegende Erfindung sollte nicht derart ausgelegt werden, dass sie auf lediglich diese konkreten Beispiele beschränkt ist. Der Umfang der vorliegenden Erfindung sollte lediglich durch die beiliegenden Ansprüche begrenzt sein.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    2
    Halbleiterschicht
    13
    Kristalldefektgebiet
    20
    Grabengatestruktur (Grabenstruktur)
    21
    Gategraben (Graben)
    22
    Gateisolationsschicht (Isolationsschicht)
    23
    Gateelektrode (Elektrode)
    29
    Grenzflächengebiet
    41
    Zwischenliegende Isolationsschicht
    51
    Barriereelektrode
    52
    Hauptelektrode
    53
    Öffnungsabschnitt
    72
    Wafer
    81
    Halbleitervorrichtung
    82
    planare Gatestruktur (planare Struktur)
    101
    Halbleitervorrichtung
    102
    Barriereelektrode
    111
    Halbleitervorrichtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2016/051970 A1 [0003]
    • JP 2019153947 [0255]

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht, ein Kristalldefektgebiet, das in der Halbleiterschicht ausgebildet ist, und eine auf der Halbleiterschicht ausgebildete Isolationsschicht, die aus einem siliziumhaltigen Isolator gebildet ist und in dem Isolator eine Si-H-Bindung aufweist, in der eine ungesättigte Siliziumatom-Bindung wasserstoffterminiert ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine Elektrode, die auf der Isolationsschicht ausgebildet ist, eine zwischenliegende Isolationsschicht, die die Elektrode abdeckt, und eine Barriereelektrode, die die zwischenliegende Isolationsschicht abdeckt und die einen Öffnungsabschnitt aufweist, von dem mindestens einer von einem Abschnitt der zwischenliegenden Isolationsschicht und einem Abschnitt der Halbleitervorrichtung freigelegt ist, und die ein Elektrodenmaterial aufweist, in dem ein Wasserstoffion absorbiert ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der Abschnitt der zwischenliegenden Isolationsschicht von dem Öffnungsabschnitt freigelegt ist.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, wobei, in einer Draufsicht, der Öffnungsabschnitt die Isolationsschicht überlappt.
  5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, ferner aufweisend: eine Grabenstruktur, aufweisend: einen Graben, der in der Halbleiterschicht ausgebildet ist, die Isolationsschicht, die auf einer Innenwand des Grabens ausgebildet ist, und die Elektrode, die in dem Graben vergraben ist, wobei die Isolationsschicht dazwischen angeordnet ist, wobei die zwischenliegende Isolationsschicht die Grabenstruktur abdeckt.
  6. Halbleitervorrichtung nach Anspruch 5, wobei, in einer Draufsicht, der Öffnungsabschnitt die Grabenstruktur überlappt.
  7. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, ferner aufweisend: eine planare Struktur, die die Isolationsschicht und die Elektrode aufweist, wobei die zwischenliegende Isolationsschicht die planare Struktur abdeckt.
  8. Halbleitervorrichtung nach Anspruch 7, wobei, in einer Draufsicht, der Öffnungsabschnitt die planare Struktur überlappt.
  9. Halbleitervorrichtung nach einem der Ansprüche 2 bis 8, ferner aufweisend: eine Hauptelektrode, die den Öffnungsabschnitt füllt und die Barriereelektrode abdeckt.
  10. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine Elektrode, die auf der Isolationsschicht ausgebildet ist, eine zwischenliegende Isolationsschicht, die die Elektrode abdeckt, und eine Barriereelektrode, die aus einem Elektrodenmaterial gebildet bzw. zusammengesetzt ist, das einen Durchgang eines Wasserstoffions ermöglicht, und die die zwischenliegende Isolationsschicht abdeckt.
  11. Halbleitervorrichtung nach Anspruch 10, ferner aufweisend: eine Grabenstruktur, aufweisend: einen Graben, der in der Halbleiterschicht ausgebildet ist, die Isolationsschicht, die auf einer Innenwand des Grabens ausgebildet ist, und die Elektrode, die in dem Graben vergraben ist, wobei die Isolationsschicht dazwischen angeordnet ist, wobei die zwischenliegende Isolationsschicht die Grabenstruktur abdeckt.
  12. Halbleitervorrichtung nach Anspruch 10, ferner aufweisend: eine planare Struktur, die die Isolationsschicht und die Elektrode aufweist, wobei die zwischenliegende Isolationsschicht die planare Struktur abdeckt.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, ferner aufweisend: eine Hauptelektrode, die die Barriereelektrode abdeckt.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die Halbleiterschicht Silizium enthält.
  15. Halbleitervorrichtung nach Anspruch 14, ferner aufweisend: ein in einem Gebiet der Halbleiterschicht ausgebildetes Grenzflächengebiet, das mit der Isolationsschicht abgedeckt ist und das eine Si-H-Bindung aufweist, in der eine ungesättigte Bindung eines Siliziumatoms wasserstoffterminiert ist.
  16. Herstellungsverfahren für eine Halbleitervorrichtung, folgende Schritte aufweisend: Vorbereiten eines Wafers, Ausbilden einer Isolationsschicht, die aus einem siliziumhaltigen Isolator gebildet wird, auf dem Wafer, Ausbilden eines Kristalldefektgebiets in dem Wafer mithilfe von mindestens einem von einem lonenbestrahlungsverfahren und einem Elektronenstrahlbestrahlungsverfahren und zwar nach dem Ausbilden der Isolationsschicht, und Einführen eines Wasserstoffions in die Isolationsschicht, um eine ungesättigte Bindung eines Siliziumatoms in der Isolationsschicht durch Wasserstoff zu terminieren, und zwar nach dem Ausbilden des Kristalldefektgebiets.
  17. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 16, wobei der Schritt des Einführens des Wasserstoffions einen Schritt des Einführens des Wasserstoffions in die Isolationsschicht mithilfe eines Wasserstoff-Temperbehandlungsverfahrens aufweist.
  18. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 16 oder 17, wobei der Schritt des Ausbildens des Kristalldefektgebiets einen Schritt des Ausbildens einer ungesättigten Bindung eines Siliziumatoms in der Isolationsschicht aufweist.
  19. Herstellungsverfahren für die Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, ferner die folgenden Schritte aufweisend: Ausbilden einer Elektrode auf der Isolationsschicht vor dem Schritt des Einführens des Wasserstoffions, Ausbilden einer zwischenliegenden Isolationsschicht, die die Elektrode abdeckt, vor dem Schritt des Einführens des Wasserstoffions, Ausbilden einer Barriereelektrode, die ein Elektrodenmaterial aufweist, das eine Absorption eines Wasserstoffions ermöglicht, und die zwischenliegende Isolationsschicht abdeckt, vor dem Schritt des Einführens des Wasserstoffions, und Entfernen eines nicht erforderlichen Abschnitts der Barriereelektrode, um einen Öffnungsabschnitt in der Barriereelektrode auszubilden, von dem mindestens eines von einem Abschnitt der zwischenliegenden Isolationsschicht und einem Abschnitt des Wafers freigelegt wird, vor dem Schritt des Einführens von Wasserstoffionen, wobei das Wasserstoffion über den Öffnungsabschnitt der Barriereelektrode in die Isolationsschicht während des Schritts des Einführens von Wasserstoffionen eingeführt wird.
  20. Herstellungsverfahren für die Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, ferner die folgenden Schritte aufweisend: Ausbilden einer Elektrode auf der Isolationsschicht vor dem Schritt des Einführens der Wasserstoffionen, Ausbilden einer zwischenliegenden Isolationsschicht, die die Elektrode abdeckt, vor dem Schritt des Einführens des Wasserstoffions, und Ausbilden einer Barriereelektrode, die ein Elektrodenmaterial aufweist, das einen Durchgang eines Wasserstoffions ermöglicht, und die zwischenliegende Isolationsschicht abdeckt, vor dem Schritt des Einführens des Wasserstoffions, wobei das Wasserstoffion über die Barriereelektrode in die Isolationsschicht während des Schritts des Einführens des Wasserstoffions eingeführt wird.
DE112020004094.1T 2019-08-26 2020-08-06 Halbleitervorrichtung und Verfahren zum Herstellen von dieser Pending DE112020004094T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-153947 2019-08-26
JP2019153947 2019-08-26
PCT/JP2020/030208 WO2021039348A1 (ja) 2019-08-26 2020-08-06 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
DE112020004094T5 true DE112020004094T5 (de) 2022-06-09

Family

ID=74684009

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112020004094.1T Pending DE112020004094T5 (de) 2019-08-26 2020-08-06 Halbleitervorrichtung und Verfahren zum Herstellen von dieser

Country Status (5)

Country Link
US (1) US20220278207A1 (de)
JP (1) JPWO2021039348A1 (de)
CN (1) CN114287064A (de)
DE (1) DE112020004094T5 (de)
WO (1) WO2021039348A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019153947A (ja) 2018-03-05 2019-09-12 コニカミノルタ株式会社 印刷物生産支援システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272449A (ja) * 2008-05-08 2009-11-19 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP5217849B2 (ja) * 2008-09-29 2013-06-19 サンケン電気株式会社 電気回路のスイッチング装置
WO2019093015A1 (ja) * 2017-11-13 2019-05-16 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019153947A (ja) 2018-03-05 2019-09-12 コニカミノルタ株式会社 印刷物生産支援システム

Also Published As

Publication number Publication date
US20220278207A1 (en) 2022-09-01
WO2021039348A1 (ja) 2021-03-04
JPWO2021039348A1 (de) 2021-03-04
CN114287064A (zh) 2022-04-05

Similar Documents

Publication Publication Date Title
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112013006715B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112004002310B4 (de) Trench-Metalloxid-Halbleiter-Feldeffekttransistor mit geschlossenen Zellen und Verfahren zum Herstellen
DE112005001675B4 (de) Leistungshalbleiterbauelement mit einem oberseitigen Drain unter Verwendung eines Sinker-Trenches und Verfahren zur Herstellung
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE102019117754A1 (de) Verfahren zum bilden eines halbleiter-auf-einem-isolator- (soi-) substrats
DE102010000113B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE19747159A1 (de) Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung
EP1151478A1 (de) Mos-leistungsbauelement und verfahren zum herstellen desselben
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE102011004476B4 (de) Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
DE19720215B4 (de) Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation
DE102018124692A1 (de) Halbleitervorrichtung mit Diodenvorrichtungen mit unterschiedlichen Barrierenhöhen und Verfahren zu deren Herstellung
DE102015110584A1 (de) Halbleiterstruktur mit Reduzierung des Übergangskriechstroms
DE102018118875B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung
DE112018001442T5 (de) Halbleitervorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE69834613T2 (de) Halbleiterbauelement und verfahren zur dessen herstellung
DE102014102467A1 (de) Ladungsschutz für III-Nitrid-Vorrichtungen
DE112018002359T5 (de) Halbleiterbauteil
DE112020004094T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen von dieser
DE102016123406B4 (de) Verfahren zur Ausbildung eines integrierten Chips mit gleichmäßigem Tunnel-Dielektrikum einer eingebetteten Flash-Speicherzelle und zugehöriger integrierter Chip

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication