DE19747159A1 - Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung

Info

Publication number
DE19747159A1
DE19747159A1 DE19747159A DE19747159A DE19747159A1 DE 19747159 A1 DE19747159 A1 DE 19747159A1 DE 19747159 A DE19747159 A DE 19747159A DE 19747159 A DE19747159 A DE 19747159A DE 19747159 A1 DE19747159 A1 DE 19747159A1
Authority
DE
Germany
Prior art keywords
layer
areas
openings
polysilicon
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19747159A
Other languages
English (en)
Other versions
DE19747159B4 (de
Inventor
Daniel M Kinzer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE19747159A1 publication Critical patent/DE19747159A1/de
Application granted granted Critical
Publication of DE19747159B4 publication Critical patent/DE19747159B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66393—Lateral or planar thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung bezieht sich auf ein Halbleiterbauteil der im An­ spruch 1 genannten Art sowie auf ein Verfahren zu seiner Her­ stellung.
Halbleiterbauteile mit MOS-Gatesteuerung sind in der Technik gut bekannt. Diese Bauteile schließen Leistungs-MOSFET-Bauteile, Thyristoren mit MOS-Gatesteuerung, bipolare Transistoren mit isoliertem Gate (IGBT) Bauteile mit Gate-Abschaltung und der­ gleichen ein.
Die Herstellungsvorgänge für derartige Bauteile schließen typischerweise eine Anzahl von lithographischen Maskierungs­ schritten ein, die kritische Maskenausrichtschritte ein­ schließen. Jeder dieser kritischen Ausrichtschritte trägt zur Herstellungszeit und zu Herstellungskosten bei und stellt eine mögliche Ursache von Bauteilfehlern dar.
Der Erfindung liegt die Aufgabe zugrunde, die Anzahl der kri­ tischen Maskenausrichtvorgänge sowie die Anzahl der Maskierungs­ schritte zu verringern, so daß der Herstellungsertrag vergrößert wird und die Herstellungskosten verringert werden.
Diese Aufgabe wird durch die im Patentanspruch 1 bzw. 9 ange­ gebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungender Erfindung ergeben sich aus den Unteransprüchen.
Erfindungsgemäß wird ein neuartiges Verfahren zur Herstellung eines Leistungshalbleiterbauteils mit MOS-Gatesteuerung dadurch geschaffen, daß eine selbstausgerichtete Bauteilzelle ohne kritische Ausrichtvorgänge gebildet wird.
Gemäß der Erfindung wird ein Halbleiterbauteil dadurch herge­ stellt, daß eine Schicht aus Gate-Isoliermaterial über einem Siliziumsubstrat von einem Leitungstyp ausgebildet wird. Eine Polysiliziumschicht wird über der Schicht von Gate-Isolier­ material abgeschieden. Eine erste darüberliegende Isolier­ schicht wird abgeschieden oder thermisch aufgewachsen, und ausgewählte Bereiche werden mit einem Muster versehen und fort­ geätzt, um mit Abstand angeordnete Öffnungen hierin auszubil­ den, die darunterliegende Bereiche der Polysiliziumschicht freilegen. Die darunterliegenden Bereiche der Polysilizium­ schicht werden fortgeätzt, um mit Abstand voneinander ange­ ordnete Öffnungen zu bilden. Verunreinigungen des anderen Leitungstyps werden in die Oberflächenbereiche des Silizium­ substrates eingeführt, die sich unterhalb der Öffnungen in der Polysiliziumschicht befinden, um erste diffundierte Bereiche zu bilden. Verunreinigungen des einen Leitungstyps werden in die Oberflächenbereiche des Siliziumsubstrates eingeführt und bilden zweite diffundierte Bereiche. Eine zweite darüberliegende Isolierschicht wird abgeschieden, und ein Teil der zweiten Isolierschicht, der sich oberhalb der ersten darüberliegenden Isolierschicht befindet, wird fort­ geätzt, um einen verbleibenden Teil zurückzulassen, der vertikale Seitenwand-Abstandsstücke entlang der Seitenwände in jeder der Öffnungen in der ersten darüberliegenden Isolier­ schicht und in der Polysiliziumschicht bildet, wobei ein Teil jeder der Oberflächenbereiche des Siliziumsubstrates freige­ legt wird. Vertiefungen werden in diesen freiliegenden Teilen des Oberflächenbereiches des Siliziumsubstrates bis zu einer Tiefe eingeätzt, die größer als die der zweiten diffundierten Bereiche ist. Verunreinigungen des anderen Leitungstyps werden in den Teil der Oberflächenbereiche des Siliziumsubstrates ein­ geführt, um dritte diffundierte Bereiche zu bilden. Die zweiten diffundierten Bereiche haben eine abschließende Tiefe, die kleiner als die der dritten diffundierten Bereiche ist. Alternativ werden die dritten diffundierten Bereiche vor der Abscheidung der zweiten darüberliegenden Isolierschicht gebildet. Die ersten diffundierten Bereiche sind tiefer und breiter als die dritten diffundierten Bereiche, und sie haben eine niedrigere Konzentration als diese.
Eine leitende Kontaktschicht wird abgeschieden, und Teile dieser Schicht werden mit einem Muster versehen und fortgeätzt, um zumindest einen Sourcekontakt, der mit den zweiten und dritten diffundierten Bereichen in Kontakt steht, und zumindest einen Gatekontakt zu bilden.
Eine weitere leitende Schicht kann abgeschieden und thermisch derart behandelt werden, daß Teile der Schicht, die mit den zweiten und dritten diffundierten Bereichen in Kontakt stehen, eine Metall-Silizid-Schicht bilden, die eine elektrische Ver­ bindung zwischen den zweiten und dritten diffundierten Bereichen ergibt. Teile dieser Schicht, die nicht zur Reaktion gebracht wurden, werden entfernt.
Ein Teil der vertikale Seitenwände aufweisenden Abstandsstücke der zweiten darüberliegenden Isolierschicht und ein Teil der ersten darüberliegenden Isolierschicht können vor der Abschei­ dung der weiteren leitenden Schicht fortgeätzt werden, und die thermische Behandlung dieser leitenden Schicht bildet somit weitere Teile der Metall-Silizid-Schicht, die mit der Polysiliziumschicht in Kontakt stehen und die eine elektrische Verbindung zwischen der Polysiliziumschicht und den zweiten und dritten diffundierten Bereichen ergeben.
Verunreinigungen oder Fremdatome können dadurch eingeführt werden, daß die Verunreinigungen durch eine Schicht des Gateisolationsmaterials hindurch in das Siliziumsubstrat implantiert werden, worauf die Verunreinigungen eingetrieben werden. Der eine Leitungstyp kann von N-Leitungstyp sein, während der andere Leitungstyp der P-Leitungstyp sein kann. Die ersten darüberliegenden Isolierschichten können eine thermisch aufgewachsene Oxydschicht sein, während die zweite darüberliegende Schicht eine TEOS-Schicht sein kann.
Die weitere leitende Schicht kann Titan oder Wolfram sein. Diese leitende Schicht kann sehr schnell bei 800°C wärme­ behandelt werden, oder sie kann sehr schnell bei ungefähr 600°C und nachfolgend bei ungefähr 800°c wärmebehandelt werden. Ausgewählte Bereiche der Polysiliziumschicht können mit einem Muster versehen und fortgeätzt werden, um Polysiliziumdioden zu bilden, und Verunreinigungen des einen Leitungstyps können in die Polysiliziumschicht eingeführt werden.
Eine Schicht aus Feldisolationsmaterial kann dann oberhalb eines Siliziumsubstrates ausgebildet werden, in der zumindest ein ausgewählter Bereich mit einem Muster versehen und fort­ geätzt wird, um zumindest eine Öffnung und zumindest einen verbleibenden Teil zu bilden. Die Schicht aus Gateisolier­ material kann somit oberhalb des Siliziumsubstrates in der Öffnung gebildet werden, und die Polysiliziumschicht kann in gleicher Weise oberhalb der Feldisolations- und Gateisola­ tionsmaterialien gebildet werden. Ausgewählte Bereiche der ersten darüberliegenden Isolierschicht können mit einem Muster versehen und fortgeätzt werden, um erste mit Abstand vonein­ ander angeordnete Öffnungen, die darunterliegende Bereiche der Polysiliziumschicht, die oberhalb der Schicht aus Gateisolier­ material liegen, freilegen, und zweite mit Abstand voneinander angeordnete Öffnungen zu bilden, die darunterliegende Bereiche der Polysiliziumschicht frei legen, die oberhalb des Feldiso­ lationsmaterials liegen. Die ersten darunterliegenden Bereiche der Polysiliziumschicht können fortgeätzt werden, um weitere mit Abstand voneinander angeordnete Öffnungen zu bilden, und die Verunreinigungen können dann in die Oberflächenbereiche des Siliziumsubstrates eingeführt werden, die unterhalb der weiteren Öffnungen liegen, um die ersten diffundierten Bereiche zu bilden.
Die weitere leitende Schicht kann Titan oder Wolfram sein und kann einer schnellen Wärmebehandlung unterworfen werden. Die leitende Kontaktschicht kann ein lötbares Kontaktmaterial einschließen, das oberhalb der zweiten leitenden Schicht abgeschieden ist, und das lötbare Kontaktmaterial kann ein Trimetall einschließen, das jeweilige Schichten aus Titan, Nickel und Silber einschließt. Es kann eine Gate-Sammelschiene ausgebildet werden, die mit einem Teil der Polysiliziumschicht in Kontakt steht, die über der Schicht aus Gatesiolationsmate­ rial liegt. Das Feldisolationsmaterial kann eine zweite Öffnung einschließen, die an das Halbleiterbauteil angrenzt und einen Straßen- oder Trennbereich (zwischen einzelnen Halbleiterplätt­ chen) bildet, und die Polysiliziumschicht kann ein oder mehrere Polysiliziumringe einschließen, die oberhalb des Feldisolations­ materials zwischen der Gate-Sammelschiene und dem Straßenbereich liegen.
Gemäß einem weiteren Grundgedanken der Erfindung hat ein Halb­ leiterbauteil die in der vorstehend angegebenen Weise ausge­ bildete Struktur.
Die kritischen Ausrichtschritte werden dadurch beseitigt, daß ein Niedrigtemperaturoxyd-Seitenwand-Abstandsstück zur Mas­ kierung des Ätzens einer Vertiefung in dem Silizium verwendet wird, und daß eine selektiv ausgebildete Metallschicht zur Verbindung der Polysiliziumschicht mit den N⁺- und P⁺-Diffusionsbereichen verwendet wird. Die Niedrigtemperaturoxyd- Seitenwand-Abstandsstücke ergeben in Kombination mit der selek­ tiv gebildeten Metallschicht eine Struktur, die eine Diffusion von Verunreinigungen zu den parasitären DMOS-Bauteil-Kanälen und an deren Invertierung zur Bildung eines Leckstromes ver­ hindert.
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich.
In der Zeichnung zeigen:
Fig. 1 eine Querschnittsansicht eines Teils eines Halbleiterplättchens innerhalb einer Silizium-Halbleiter­ scheibe, nachdem eine Gateoxydschicht, eine Polysilizium­ schicht und eine Niedertemperaturoxyd-Schicht auf dieser ausgebildet und Öffnungen in diesen Schichten gebildet wurden, und nachdem leicht dotierte P-Bereiche und N⁺-Bereiche in den Öffnungen ausgebildet wurden,
Fig. 2 die Struktur nach Fig. 1 nach dem Abscheiden und Ätzen einer weiteren Niedrigtemperaturoxyd-Schicht zur Bildung von Seitenwand-Abstandsstücken nach einer anisotropen Siliziumätzung zur Bildung einer Vertiefung durch den N⁺-Bereich und der Bildung eines P⁺-Bereiches in den Öffnungen gefolgt von der Abscheidung einer Photolackschicht und deren Mustergebung,
Fig. 3 die Struktur nach Fig. 2, nachdem Teile der Niedrigtemperaturoxyd-Schicht und der Seitenwand-Abstandsstücke entfernt wurden, eine wahlweise selektive Metallschicht aus­ gebildet wurde und nachfolgend eine Aluminiumschicht abge­ schieden und geätzt wurde,
Fig. 4 eine äquivalente Abschlußschaltung, die durch die in Fig. 3 gezeigte Struktur gebildet wird,
Fig. 5 eine Querschnittsansicht einer weiteren Aus­ führungsform der vorliegenden Erfindung, die einen Teil eines Halbleiterplättchens nach der Ausbildung einer Feldoxydschicht und dessen Musterbildung und nach der nachfolgenden Abscheidung einer Gateoxydschicht, einer Polysiliziumschicht und einer Niedertemperaturoxyd-Schicht zeigt,
Fig. 6 die Struktur nach Fig. 5 nach der Ausbildung eines Musters und dem Ätzen der Niedrigtemperaturoxyd- und Polysilizium-Schichten,
Fig. 7 die Struktur nach Fig. 6 nach der Ausbildung der leicht dotierten P-Bereiche und der N⁺- und P⁺-Bereiche und nach der nachfolgenden Ausbildung von Seitenwand-Abstands­ stücken,
Fig. 8 die Struktur der Fig. 7 nach der Ausbildung eine selektiven Metallstopfens und der nachfolgenden Abschei­ dung und des Ätzens einer Aluminiumschicht,
Fig. 9 eine Draufsicht auf die Struktur nach Fig. 8, und
Fig. 10 eine vergrößerte Querschnittsansicht entlang der Schnittlinie 9-9 nach Fig. 9.
Die folgende Beschreibung der bevorzugten Ausführungsformen der Erfindung beschreibt die Herstellung eines N-Kanal-Leistungs- MOSFET-Bauteils. Die vorliegende Erfindung ist jedoch genauso auf die Herstellung eines P-Kanal-Leistungs-MOSFET-Bauteils anwendbar. Weiterhin kann irgendeine geeignete Modifikation der Grenzschichten verwendet werden, um das gleiche Verfahren für die Herstellung von anderen Bauteilen mit MOS-Gatesteuerung zu verwenden, wie zum Beispiel eines IGBT oder eines Thyristors mit MOS-Gatesteuerung, unabhängig davon, ob das Bauteil ein N-Kanal- oder P-Kanal-Bauteil ist.
Die Topologie der Bauteile ist vorzugsweise die von hexagonalen oder sechseckigen Zellen. Es ist jedoch für den Fachmann er­ sichtlich, daß das Verfahren in gleicher Weise auf Zellen an­ wendbar ist, die irgendeine polygonale Struktur haben, wie zum Beispiel quadratische oder rechtwinklige Zellen, unabhängig davon, ob sie versetzt oder in einer Linie angeordnet sind, sowie auf ineinander verschränkte Strukturen. Zunächst wird auf Fig. 1 Bezug genommen, in der ein Teil einer Halbleiter­ scheibe oder eines Halbleiterplättchens gezeigt ist, die eine erste Ausführungsform eines Bauteilbereiches 12 gemäß der Erfindung zeigt, der eine sich wiederholende Struktur aufweist. Weiterhin ist ein erstes Beispiel eines Abschlußbereiches 14 gezeigt. Abgeänderte Ausführungsbeispiele von Abschlußbereichen können jedoch genauso anstelle des hier beschriebenen Bereiches 14 eingefügt werden. Es sind lediglich einige der Elemente im Querschnitt gezeigt. Die Halbleiterscheibe kann irgendeine gewünschte Größe aufweisen und wird in eine Vielzahl von Halb­ leiterplättchen zerschnitten oder unterteilt. In dieser Be­ schreibung werden die Ausdrücke "Halbleiterplättchen" und "Halbleiterscheibe" in manchen Fällen auswechselbar verwendet.
Fig. 1 zeigt eine Halbleiterscheibe mit einem N⁻-Hauptteil 30, der aus monokristallinem Silizium gebildet ist. Vorzugsweise ist der N⁻-Hauptteil 30 eine epitaxial ausgebildete Schicht, die auf einem N⁺-Substrat 29 aufgewachsen wurde. Ein Drain- (oder Anoden-) Kontakt kann an dem N⁺-Substrat angeschlossen werden und kann zur Verbindung an einer der beiden Oberflächen des Halbleiterplättchens verfügbar sein.
Der erste Schritt in dem Verfahren gemäß der Erfindung besteht in der Ausbildung einer Isolierschicht 31 über dem N⁻-Haupt­ teil 30. Die Isolierschicht 31 kann aus einem thermisch aufge­ wachsenen Siliziumdioxyd bestehen und eine Dicke von ungefähr 250 Å haben.
Eine Polysiliziumschicht 32 wird dann über der Oxydschicht 31 abgeschieden und hat beispielsweise eine Dicke von 3500 Å. Die Polysiliziumschicht kann in irgendeiner gewünschten Weise aus­ gebildet werden, doch wird sie vorzugsweise abgeschieden und dann sehr stark mit implantiertem Arsen oder durch einen nach­ folgenden CVD-Dotierungsschritt dotiert, beispielsweise durch Einführen von POCl3 in das Polysilizium.
Danach wird eine erste darüberliegende Oxydschicht 33 über der Polysiliziumschicht mit einer Dicke von vorzugsweise 7000 Å aus­ gebildet. Vorzugsweise besteht die erste darüberliegende Oxyd­ schicht aus einer thermisch aufgewachsenen Oxydschicht, die über dem Polysilizium aufgewachsen wurde. Andere Materialien, wie zum Beispiel Niedrigtemperaturoxyd (LTO), durch chemische Dampfabscheidung unter Plasmaverstärkung (PECVD) abgeschiedenes Oxyd (PECVD TEOS) oder in einem Ofen abgeschiedenes TEOS kann jedoch ebenfalls verwendet werden. Weiterhin kann die Schicht mit Phosphor dotiert werden.
Nach der Abscheidung der ersten darüberliegenden Oxydschicht 33 wird dann eine geeignete (nicht gezeigte) Photoabdeck- oder Photolackschicht über der ersten darüberliegenden Oxydschicht ausgebildet und mit Hilfe eines geeigneten photolithographischen Maskierungsschrittes mit einem Muster versehen, um in dem Photo­ lack Öffnungen zur Oberfläche der ersten darüberliegenden Schicht zu bilden. Ein anisotroper Oxyd-Ätzvorgang bildet dann eine Öffnung aus, die bis zur Polysiliziumschicht 32 reicht. Die Polysiliziumschicht wird dann in einem nachfolgenden aniso­ tropen Ätzvorgang geätzt, der entsprechende Öffnungen bis herunter zur Gateoxydschicht bildet. Vorzugsweise sollten die Seitenwände der ersten Oxydschicht und der Polysiliziumschicht so weit wie möglich vertikal sein, um die nachfolgenden Implan­ tierungsschritte genau zu definieren.
Danach kann die darunterliegende freiliegende Gateoxydschicht 31 unter Verwendung einer isotropen Naßätzung oder einer an­ isotropen Plasmaätzung entfernt werden. Es ist jedoch auch möglich, die Gateoxydschicht bei diesem Schritt intakt zu lassen und dann nachfolgend Ionen mit einer ausreichend hohen Energie zu implantieren, die die dünne Gateoxydschicht durch­ dringt.
Die vorstehend verwendeten anisotropen und isotropen Ätzvorgänge sind für den Fachmann gut bekannt, und irgendein geeigneter Ätz­ vorgang kann für diese Schritte ausgewählt werden.
Danach wird die Photolackschicht abgestreift und eine 7,5 E13-Borimplantierung wird bei einer Energie von 80 keV durch die Öffnung in der ersten darüberliegenden Schicht und der Poly­ siliziumschicht und in das freiliegende Silizium ausgeführt. Nach der Implantierung wird die Borimplantierung vom P-Leitungs­ typ bei ungefähr 1175°C über vorzugsweise ungefähr 30 Minuten eingetrieben, um Kanalbereiche 42 und Abschlußbereiche 40 und 41 zu bilden.
Eine relativ hohe N⁺-Dosis von beispielsweise 3 E15 Arsen oder Phosphor wird dann durch die Öffnungen in den darüberlie­ genden Oxyd-/Polysiliziumschichten mit einer Energie von unge­ fähr 120 keV implantiert, um nachfolgend die Source-Bereiche 50 und 51 zu bilden. Ein Diffusionsschritt kann dann folgen.
Danach wird eine zweite darüberliegende Oxydschicht über der Oberfläche der Halbleiterscheibe nach Fig. 1 mit einer Dicke von ungefähr 7000 Å ausgebildet. Vorzugsweise besteht die zweite darüberliegende Oxydschicht aus einem in einem Ofen abgeschiedenen TEOS. Andere Materialien, wie z. B. LTO, PECVD- Oxyd oder PECVD TEOS können jedoch ebenfalls verwendet werden. Weiterhin kann die Schicht mit Phosphor dotiert werden.
Die zweite darüberliegende Schicht wird dann plasmageätzt, so daß im wesentlichen die gesamte zweite darüberliegende Schicht, die über den horizontalen Oberflächen abgeschieden wurde, be­ seitigt wird, wobei lediglich vertikale Seitenwand-Abstands­ stücke 60, 62, 64, 66 verbleiben, die eine Dicke von ungefähr 3000 Å haben, wie dies in Fig. 2 gezeigt ist. Dann ätzt ein weiterer anisotroper Ätzvorgang in die freiliegende Silizium­ oberfläche, so daß Löcher oder Vertiefungen 70, 71 und 72 gebildet werden, die die N⁺-Bereiche 50, 51 und 52 durch­ dringen und die die P-Bereiche 40, 41 und 42 erreichen. Aufgrund der vertikalen Seitenwand-Abstandsstücke weisen die Löcher oder Vertiefungen, die in der Siliziumoberfläche ausgebildet werden, einen kleineren Durchmesser als die Öffnungen in der Polysili­ ziumschicht und der ersten darüberliegenden Oxydschicht auf. Die Vertiefungen werden vorzugsweise bis zu einer Tiefe von ungefähr 500-1000 Å geätzt.
Danach wird eine Dosis von 3 E15 Bor in das durch das Ätzen der Vertiefungen freigelegte Siliziumsubstrat implantiert, um stark dotierte Bereich 80, 81 und 82 in den P-Leitungstyp-Bereichen 40, 41 und 42 auszubilden. Die Implantation wird bei einer Energie von ungefähr 80 keV ausgeführt. Alternativ und vorzugs­ weise wird die Bor-Implantation vor der Abscheidung der zweiten darüberliegenden Oxydschicht ausgeführt, wobei zu dieser Zeit die Bereich 80, 81 und 82 gebildet werden.
Eine zweite Photolackschicht 88 wird dann über der Oberfläche der Halbleiterscheibe aufgebracht und in einem zweiten photo­ lithographischen Schritt mit einem Muster versehen, um Teile der ersten darüberliegenden Schicht 33 und einen Teil der Seitenwand-Abstandsstücke 60, 62, 64, 66 freizulegen, die die Vertiefungen 70, 71 und 72 umgeben, die in der Siliziumober­ fläche ausgebildet sind, wie dies in Fig. 2 gezeigt ist. Gemäß einem wesentlichen Grundgedanken der vorliegenden Erfindung werden die Source-, Basis- und Kanalbereiche des Bauteils vorher vor diesem Schritt definiert, so daß die Ausrichtung des zweiten photolithographischen Schrittes gegenüber der Halbleiterscheibe nicht kritisch ist. Wie Fig. 2 zeigt, kann die Ausrichttoleranz des zweiten photolithographischen Schrittes in irgendeiner bestimmten Richtung so groß sein, wie der Trennungsabstand zwischen den Wänden eines jeweiligen Seiten­ wand-Abstandsstückes.
Nach der Ausbildung der Öffnungen in dem Photolack werden die freiliegenden Teile der ersten darüberliegenden Schicht und die freiliegenden Teile der Seitenwand-Abstandsstücke durch einen anisotropen Oxyd-Ätzvorgang entfernt, um Kontaktbereiche in den N⁺-Bereichen 50 und 51 und den N⁺-Sourcebereichen 52 gemäß Fig. 3 freizulegen.
Die N⁺- und P⁺-Implantierungen werden dann eingetrieben, vorzugsweise bei einer Temperatur von 975°C für 30 Minuten und in einer Stickstoffatmosphäre. Die N⁺-Bereiche 50, 51 und 52 sind um einen Betrag flacher als die P⁺-Bereiche 80, 81 und 82, der von dem Konstrukteur ausgewählt und durch die verwende­ ten Spezies und Dosierungen bestimmt ist. Wenn der Abschluß­ bereich 14 eingeschlossen ist, und gemäß einem weiteren Grund­ gedanken der vorliegenden Erfindung, so wird eine Schicht aus Titan über der Oberfläche der Halbleiterscheibe abgeschieden. Die Halbleiterscheibe wird dann einer schnellen thermischen Wärmebehandlung (RTA) unterworfen, so daß die Teile der Titan- Metallschicht, die mit den N⁺- und P⁺-Bereichen des Siliziumsubstrates in Kontakt stehen, oder die mit der Poly­ siliziumschicht in Kontakt stehen, mit dem Silizium reagieren, um Titansilizid zu bilden. Der RTA-Schritt kann bei ungefähr 800°C ausgeführt werden, oder er kann in einem zweistufigen Vorgang ausgeführt werden, bei dem auf eine Wärmebehandlung bei 600°C eine Wärmebehandlung bei 800°C folgt.
Die Titansilizid-Schicht dient zur Verbesserung des Kontakt­ widerstandes an die N⁺- und P⁺-Bereiche 50, 51 und 80, 81 und verbessert damit den Einschaltwiderstand des Bauteils, verbessert die Durchbruchspannung und vergrößert die Stromver­ arbeitungskapazität des Bauteils. Die Titansilizid-Schicht dient weiterhin als eine Sperrschicht gegen eine Aluminiumwanderung in das Bauteil.
Danach werden die nicht zur Reaktion gebrachten Teile der Titanschicht unter Verwendung einer selektiven Naßätzung entfernt, wie zum Beispiel in einer H2SO4/H2O2-Lösung, wobei die Titansilizid-Kontaktbereiche 90, 91 und 92 ver­ bleiben, die in Fig. 3 gezeigt sind. Die Titansilizid-Schicht verbindet die P⁺-Bereiche 70, 71 mit den N⁺-Bereichen 50, 51, wodurch ein absichtlicher Kurzschluß zwischen den P⁺- und N⁺-Bereichen in dem Abschlußbereich 14 gebildet wird. Die Titansilizid-Schicht verbindet weiterhin die Polysiliziumschicht 32 mit den P⁺- und N⁺-Bereichen.
Die Titanschicht wird weiterhin oberhalb des Bauteilbereiches 12 abgeschieden. Die Halbleiterscheibe wird dann in der vor­ stehend beschriebenen Weise bearbeitet, um weitere Titansilizid- Kontaktbereiche 92 und 94 gemäß Fig. 3 zu bilden. Die Silizid- Kontaktbereiche 93 und 94 sind jedoch nicht für den Betrieb des Bauteilbereiches 12 erforderlich und können in der vorstehend beschriebenen Weise fortgelassen werden.
Ein Source-Kontaktmetall, wie zum Beispiel Aluminium, wird dann über der Oberfläche der Halbleiterscheibe abgeschieden. Eine weitere (nicht gezeigte) Photolackschicht wird dann über der Kontaktmetallschicht aufgebracht und in einem photolithogra­ phischen Schritt mit einem Muster versehen, um die Gate-Sammel­ schiene 100 und den Source-Kontakt 101 zu bilden. Die Aus­ richtung dieses photolithographischen Schrittes gegenüber der Halbleiterscheibe ist ebenfalls nicht kritisch. Nachdem die Photolackschicht mit einem Muster versehen wurde, wird die Kontaktmetallschicht dann in einem anisotropen Ätzvorgang geätzt, um die Gate-Sammelschiene 100 und den Source-Kontakt 101 gemäß Fig. 3 zu bilden.
Ein (nicht gezeigter) Drain-(oder Anoden-)Kontakt kann dann mit der unteren Oberfläche des N⁺-Substrates 29 verbunden werden und zur Verbindung an einer der Oberflächen des Halb­ leiterplättchens zur Verfügung stehen. Wenn das Bauteil ein IGBT ist, sind eine dünne N⁺-Pufferschicht und eine P⁺-Bodenschicht ebenfalls an der unteren Oberfläche der Halbleiter­ scheibe vorhanden.
Fig. 4 zeigt die Äquivalentschaltung des Abschlußbereiches 14 nach Fig. 3. Ein Drainkontakt ist zu dem N⁺-Substrat 29 und zu dem Titansilizid-Segment 90 nach Fig. 3 hergestellt, um die Substrate der Abschlußbauteile 110, 111 und 112 mit dem Drain­ anschluß des Bauteils 110 zu verbinden.
Der in Fig. 4 gezeigte Sourceanschluß stellt den Source- Aluminiumkontakt 101 nach Fig. 3 dar, und der in Fig. 4 gezeigte Gateanschluß stellt die Gate-Sammelschiene 100 nach Fig. 3 dar. Es sei bemerkt, daß das in Fig. 3 gezeigte Titansilizid-Segment 32 die Drain-Elektrode des Bauteils 112 mit der Source und dem Gate des Bauteils Ill nach Fig. 4 ver­ bindet. Das in Fig. 3 gezeigte Silizidsegment 91 verbindet die Drainelektrode des Bauteils 111 mit der Source und dem Gate des Bauteils 110 nach Fig. 4.
Ein weiterer Grundgedanke der Erfindung, der eine Halbleiter­ scheibe mit einem alternativen Bauteilbereich 16 und einem alternativen Abschlußbereich 18 zeigt, ist in Fig. 5 gezeigt. Es sei bemerkt, daß der Abschlußbereich 16 in das Bauteil 12 nach Fig. 3 anstelle des Abschlußbereiches 14 eingefügt werden kann. In ähnlicher Weise kann der Abschlußbereich 14 nach Fig. 3 mit dem Bauteilbereich 16 nach Fig. 5 verwendet werden.
Eine in Fig. 5 gezeigte Feldoxydschicht 120 wird über dem N⁻-Hauptteil 30 vor der Ausbildung einer Gatoxydschicht ausgebildet. Eine Photolackschicht wird oberhalb des Feldoxydes abgeschieden und dann in einem ersten photolithographischen Maskierungsschritt mit einem Muster versehen, um Öffnungen in der Feldoxydschicht zu bilden. Die freiliegenden Teile des Feldoxydes werden dann fortgeätzt, um die aktiven Bauteilbe­ reiche freizulegen. Die Gateoxyd-Isolierschicht 132 wird dann über den aktiven Bauteilbereichen aufgewachsen, und die Poly­ siliziumschicht 132 und die erste darüberliegende Oxydschicht 133 werden dann über den Gateoxyd- und Feldoxyd-Schichten in der vorstehend beschriebenen Weise ausgebildet. Das Bauteil kann dann in einer Weise verarbeitet werden, die der vorstehend beschriebenen Weise ähnlich ist.
Wie dies in Fig. 6 gezeigt ist, kann eine zweite (nicht ge­ zeigte) Photolackschicht dann über der ersten darüberliegenden Oxydschicht 133 ausgebildet und in einem geeigneten photo­ lithographischen Maskierungsschritt mit einem Muster versehen werden, um Öffnungen zur Oberfläche der ersten darüberliegenden Schicht zu bilden. Der freiliegende Teil der ersten darüber­ liegenden Oxydschicht wird dann geätzt, um entsprechende Öff­ nungen 135, 136 und 137 in der ersten darüberliegenden Oxyd­ schicht auszubilden, die Teile der Polysiliziumschicht frei­ legen.
Gemäß diesem Grundgedanken der vorliegenden Erfindung wird eine dritte Photolackschicht 134 dann über der Oberfläche der Halb­ leiterscheibe abgeschieden und mit einem Muster versehen, um die aktiven Bauteilbereiche freizulegen. Die Ausrichtung der dritten Photolackschicht mit der Halbleiterscheibe ist nicht kritisch. Die freiliegenden Teile der Polysiliziumschicht, die über den aktiven Bauteilbereichen 16 liegen, werden dann bis herunter zur Gatoxydschicht geätzt. Die Polysiliziumschicht ist jedoch durch die erste darüberliegende Oxydschicht und nicht durch die zweite Photolackschicht maskiert. Die Photo­ lackschicht dient lediglich dazu, das Ätzen der Bereiche der Polysiliziumschicht oberhalb des Feldoxydes zu verhindern, wie dies in Fig. 6 gezeigt ist. Die Photolackschicht wird dann abgestreift.
Danach werden gemäß Fig. 7 die Kanalimplantierungsbereiche 140 und 141 von P-Leitungstyp implantiert und in der vor­ stehend beschriebenen Weise eingetrieben. In der ebenfalls vorstehend beschriebenen Weise wird dann die N⁺-Source- Implantierung durch die Öffnungen in der Polysiliziumschicht und der ersten darüberliegenden Oxydschicht eingeführt, und sie kann dann eingetrieben werden.
Bei dieser Ausführungsform wird jedoch die P⁺-Bor-Basisim­ plantierung bei einer niedrigeren Dosis von 1 E15 eingeführt, um die in Fig. 7 gezeigten Bereiche 180, 181 zu bilden. Danach wird die zweite darüberliegende Oxydschicht dann ober­ halb der Oberfläche der Halbleiterscheibe ausgebildet und dann geätzt, wie dies vorstehend beschrieben wurde, um das Seitenwand-Abstandsstück 160 in dem Abschlußbereich 18 und Abstandsstücke 161 und 162 in dem Bauteilbereich 16 auszubilden. Diese Abscheidung kann bei einer ausreichenden Temperatur und Zeit erfolgen, um die P⁺-Implantierung einzutreiben. Alter­ nativ können die P⁺- (und N⁺-) Implantierungen dann bei einer Temperatur von 900°C eingetrieben werden, um flache Source- und Basisbereiche zu bilden. Typischerweise weist der Sourcebereich eine Tiefe von angenähert 0,2 µm auf.
Danach werden in der in Fig. 8 gezeigten Weise Vertiefungen 170, 171 und 172 anisotrop durch die N⁺-Schichten hindurch geätzt, um in der vorstehend beschriebenen Weise die P⁺-Basisschicht zu erreichen.
Dann kann eine wahlweise Titanschicht in der vorstehend be­ schriebenen Weise abgeschieden und dann einer Wärmebehandlung unterworfen werden, um Titansilizid-Stopfen 190, 191 und 192 im Inneren der Vertiefungen 170, 171 zu bilden. Bei dieser Ausführungsform verbleibt die Gesamtheit jedes der Seitenwand- Abstandsstücke 160, 161, 162 intakt, so daß das Silizid ledig­ lich in den Vertiefungen gebildet wird. Die Teile des Titans, bei denen keine Reaktion aufgetreten ist, werden dann entfernt, wie dies ebenfalls vorstehend beschrieben wurde. Alternativ wird Wolfram selektiv über den freiliegenden Silizium- und Polysilizium-Bereichen abgeschieden und dann einer Wärmebehand­ lung unterworfen, um Wolframsilizid-Stopfen zu bilden.
Als eine Alternative zu den vorstehenden Verfahrensschritten wird die zweite Photolackschicht mit einem Muster versehen, um Öffnungen in dem Bauteilbereich 16, jedoch nicht in dem Abschlußbereich 18 zu bilden, so daß der nachfolgende Oxydätz­ schritt Öffnungen 136 und 137, nicht jedoch Öffnungen 135 bildet. Die Abscheidung der dritten Photolackschicht wird zu dieser Zeit nicht ausgeführt. Statt dessen werden die freilie­ genden Bereiche der Polysiliziumschicht in dem Bauteilbereich 16 geätzt. Dann werden die P-Leitungstyp-Kanalimplantierung, die N⁺-Source-Implantierung und die P⁺-Basisimplantierung ausgeführt, und die zweite darüberliegende Oxydschicht wird dann ausgebildet und geätzt, um Seitenwand-Abstandsstücke 161 und 162 in dem Bauteilbereich 18 zu bilden. Die Vertiefungen 170 und 171 werden danach in dem Bauteilbereich geätzt. Dann wird die dritte Photolackschicht abgeschieden und mit einem Muster versehen, um Öffnungen in dem Abschlußbereich 18 zu bilden, und der freiliegende Teil der ersten darüberliegenden Oxydschicht, der sich in diesem Bereich befindet, wird geätzt. Danach wird Titan oder Wolfram abgeschieden und einer Wärme­ behandlung unterworfen, um die Titan- oder Wolframsilizid- Stopfen zu bilden.
Danach wird ein Kontaktmetall, wie zum Beispiel Aluminium, über der Oberfläche des Bauteils abgeschieden, um die Öffnungen in den darüberliegenden Oxyd- und Polysilizium-Schichten und die Öffnungen in dem Siliziumsubstrat oberhalb der Stopfen zu füllen, wie dies in Fig. 8 gezeigt ist. Alternativ wird, wenn das Titan fortgelassen wird, das Kontaktmetall direkt über den Vertiefungen 170, 171 abgeschieden. Wenn die Silizid- Stopfen 190, 191 vorgesehen sind, verbinden sie die N⁺-Sourcebereiche mit ihren jeweiligen darunterliegenden P⁺-Basisbereichen, die im übrigen mit dem Kontaktmetall verbunden sind. Eine vierte Photolackschicht wird dann oberhalb des Aluminiums abgeschieden und unter Verwendung eines vierten unkritischen photolithographischen Schrittes mit einem Muster versehen. Die Aluminiumschicht wird dann geätzt, um die Gate- Sammelschiene 200 und den Sourcekontakt 201 zu bilden.
Als weitere Alternative wird lötbares Kontaktmetall, wie z. B. ein Trimetall aus Schichten von Titan, Nickel und Silber über der Oberfläche des Bauteils oberhalb der Aluminiumschicht abge­ schieden. Dieses lötbare Deckmaterial wird dann in der vor­ stehend beschriebenen Weise mit einem Muster versehen und bil­ det die Gate-Sammelschiene 200 und den Source-Kontakt 201.
Es sei weiterhin bemerkt, daß als eine weitere Alternative die Polysiliziumschicht 32 oder 132 ebenfalls Polysilizium-Dioden einschließt. Hier wird die Polysiliziumschicht abgeschieden und dann mit implantiertem Arsen oder Phosphor dotiert, worauf ein zusätzlicher photolithographischer Maskierungsschritt die Diodenbereiche in dem Polysilizium definiert. Die Polysilizium- Dioden werden dann geätzt, worauf der Photolack entfernt wird. Danach wird eine N⁺-Arsen-Implantation über die gesamte verbleibende Polysiliziumschicht eingeführt. Dann wird die erste darüberliegende Oxydschicht oberhalb der Oberfläche der Halbleiterscheibe abgeschieden und das Verfahren wird in der vorstehend beschriebenen Weise abgesetzt.
Fig. 9 zeigt eine Draufsicht des im Querschnitt in Fig. 8 gezeigten Bauteils. Die Gate-Sammelschiene 201 ist so gezeigt, daß sie mit Teilen der Polysiliziumschicht 132 in Kontakt steht, die über dem Feldoxyd liegt. Der Source-Kontakt 200 ist so gezeigt, als ob er über den Abschlußzellen 220, 222 und 224 liegt, die typischerweise einen Abstand von 1,5 µm haben. Weiterhin sind Bauteilzellen 230 gezeigt, die typi­ scherweise eine Zellengröße von 2,5 µm und einen Abstand von 3,5 µm haben. Eine Querschnittsansicht von zwei dieser Zellen ist in Fig. 10 gezeigt.
Fig. 9 zeigt weiterhin Teile der Polysiliziumringe 240, die über dem Feldoxyd zwischen der Gate-Sammelschiene 201 und der Straße 203 liegen. Die Polysiliziumringe werden auf einem schwimmenden Potential gehalten.
Gemäß der vorliegenden Erfindung wird die Dichte der in Fig. 9 gezeigten Zellen stark bis zu einer Dichte von ungefähr 20 Mio. Zellen pro Quadratzoll vergrößert.

Claims (16)

1. Halbleiterbauteil mit einer Schicht aus Gate-Isolations­ material, die über einem Siliziumsubstrat von einem Leitungstyp ausgebildet ist, mit einer über der Gate-Isolationsmaterial­ schicht ausgebildeten Polysiliziumschicht und mit einer ersten darüberliegenden Isolierschicht, dadurch gekennzeichnet,
daß die erste darüberliegende Isolierschicht eine Vielzahl von darin ausgebildeten, mit Abstand voneinander angeordneten Öffnungen aufweist,
daß die Polysiliziumschicht eine weitere Vielzahl von mit Abstand voneinander angeordneten Öffnungen aufweist, die der Vielzahl von mit Abstand voneinander angeordneten Öffnungen in der ersten darüberliegenden Isolierschicht entsprechen,
daß erste diffundierte Bereiche von Verunreinigungen des anderen Leitungstyps, der zum einen Leitungstyp entgegengesetzt ist, in Oberflächenbereichen des Siliziumsubstrates ausgebildet sind, die unterhalb der weiteren Öffnungen in der Polysili­ ziumschicht liegen,
daß zweite diffundierte Bereiche von Verunreingigungen des einen Leitungstyps in den Oberflächenbereichen des Siliziumsub­ strates ausgebildet sind,
daß dritte diffundierte Bereiche des anderen Leitungstyps in den Oberflächenbereichen des Siliziumsubstrats ausgebildet sind, wobei die zweiten diffundierten Bereiche eine abschließen­ de Tiefe aufweisen, die kleiner als die der dritten diffun­ dierten Bereiche ist, wobei die ersten diffundierten Bereiche tiefer und breiter sind als die dritten diffundierten Bereiche, und eine geringere Konzentration als diese aufweisen,
daß eine Vielzahl von vertikalen Seitenwand-Abstandsstücken einer zweiten darüberliegenden Isolierschicht entlang von Seitenwänden in jeder der Öffnungen in der ersten darüberlie­ genden Isolierschicht und entlang der Seitenwände jeder der weiteren Öffnungen der Polysiliziumschicht ausgebildet ist, wobei die Seitenwand-Abstandsstücke einen Teil jedes der Ober­ flächenbereiche des Siliziumsubstrates umgeben,
daß eine Vielzahl von Vertiefungen in dem Teil der Ober­ flächenbereiche des Siliziumsubstrates ausgebildet ist, wobei die Vertiefungen eine größere Tiefe aufweisen, als die zweiten diffundierten Bereiche,
und daß eine leitende Kontaktschicht zumindest einen Sourcekontakt, der mit den zweiten und dritten diffundierten Bereichen in Kontakt steht, und zumindest einen Gatekontakt umfaßt.
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, daß eine weitere leitende Schicht vor­ gesehen ist, die eine Metallsilizid-Schicht umfaßt, die mit den zweiten und dritten diffundierten Bereichen in Kontakt steht, so daß die Polysiliziumschicht und die zweiten und dritten diffundierten Bereiche elektrisch miteinander verbunden sind.
3. Halbleiterbauteil nach Anspruch 2, dadurch gekennzeichnet, daß ein Teil der vertikalen Seitenwand- Abstandsstücke der zweiten darüberliegenden Isolierschicht und ein Teil der ersten darüberliegenden Isolierschicht derart ent­ fernt werden, daß die Metallsilizid-Schicht mit der Polysili­ ziumschicht in Kontakt steht, so daß die Polysiliziumschicht und die zweiten und dritten diffundierten Bereiche auf diese Weise elektrisch miteinander verbunden sind.
4. Halbleiterbauteil nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß der eine Leitungstyp der N-Leitungs­ typ ist, während der andere Leitungstyp der P-Leitungstyp ist.
5. Halbleiterbauteil nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Polysiliziumschicht Polysili­ ziumdioden einschließt, und daß die Polysiliziumschicht Ver­ unreinigungen des einen Leitungstyps einschließt.
6. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Schicht aus Feldisolations­ material über dem Siliziumsubstrat ausgebildet ist und zumin­ dest eine darin ausgebildete Öffnung und zumindest einen ver­ bleibenden Teil aufweist, daß eine Schicht aus Gateisolations­ material über dem Siliziumsubstrat in der zumindestens einen Öffnung in der Schicht aus Feldisolationsmaterial ausgebildet ist, daß die Polysiliziumschicht über dem verbleibenden Teil der Feldisolationsmaterialschicht und über der Gateisolations­ materialschicht ausgebildet ist, daß die erste darüberliegende Isolierschicht eine Vielzahl von darin ausgebildeten ersten, mit Abstand voneinander angeordneten Öffnungen, die darunterliegende Bereiche der Polysiliziumschicht frei legen, die über der Gateisolationsmaterialschicht liegen, und eine Vielzahl von zweiten, mit Abstand voneinander angeordneten Öffnungen aufweist, die darunterliegende Bereiche der Poly­ siliziumschicht freilegen, die über der Feldisolationsmaterial­ schicht liegen, daß die Polysiliziumschicht eine weitere Vielzahl von darin ausgebildeten, mit Abstand voneinander angeordneten Öffnungen aufweist, die der Vielzahl von ersten mit Abstand voneinander angeordneten Öffnungen in der ersten darüberliegenden Isolierschicht entsprechen, und daß die ersten diffundierten Bereiche in Oberflächenbereichen des Siliziumsubstrates ausgebildet sind, die unter den weiteren Öffnungen in der Polysiliziumschicht liegen.
7. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das leitende Kontaktmaterial ein lötbares Kontaktmaterial einschließt, das über der leitenden Kontaktschicht ausgebildet ist.
8. Halbleiterbauteil nach Anspruch 7, dadurch gekennzeichnet, daß das lötbare Kontaktmetall ein Trimetall ist, das jeweilige Schichten aus Titan, Nickel und Silber einschließt.
9. Verfahren zur Herstellung eines Halbleiterbauteils, das die folgenden Schritte umfaßt:
Ausbilden einer Schicht aus Gateisolationsmaterial über einem Siliziumsubstrat von einem Leitungstyp,
Abscheiden einer Schicht aus Polysilizium über der Gateisolationsmaterialschicht,
Abscheiden einer ersten darüberliegenden Isolierschicht,
Ausbilden eines Musters und Fortätzen ausgewählter Be­ reiche der ersten darüberliegenden Isolierschicht zur Bildung einer Vielzahl von mit Abstand voneinander angeordneten Öff­ nungen in dieser, die darunterliegende Bereiche der Polysili­ ziumschicht freilegen,
Fortätzen der darunterliegenden Bereiche der Poly­ siliziumschicht, um eine weitere Vielzahl von mit Abstand voneinander angeordneten Öffnungen in dieser auszubilden,
Einführen von Verunreinigungen des anderen Leitungs­ typs, der zu dem ersten Leitungstyp entgegengesetzt ist, in Oberflächenbereiche des Siliziumsubstrats, die unterhalb der weiteren Öffnungen in der Polysiliziumschicht liegen, um erste diffundierte Bereiche zu bilden,
Einführen von Verunreinigungen des einen Leitungstyps in die Oberflächenbereiche des Siliziumsubstrats, um zweite diffundierte Bereiche zu bilden,
Einführen von Verunreinigungen des anderen Leitungstyps in die Oberflächenbereiche des Siliziumsubstrates zur Bildung dritter diffundierter Bereiche, wobei die zweiten diffundierten Bereiche eine abschließende Tiefe aufweisen, die kleiner als die der dritten diffundierten Bereiche ist, und wobei die ersten diffundierten Bereiche tiefer und breiter als die dritten diffundierten Bereiche sind und eine geringere Konzentration als diese aufweisen,
Abscheiden einer zweiten darüberliegenden Isolier­ schicht,
Fortätzen eines Teils der zweiten darüberliegenden Isolierschicht, die über der ersten darüberliegenden Isolier­ schicht liegt, wodurch ein verbleibender Teil der zweiten darüberliegenden Isolierschicht zurückgelassen wird, der vertikale Seitenwand-Abstandsstücke entlang von Seitenwänden in jeder der Öffnungen der ersten darüberliegenden Isolier­ schicht und entlang von Seitenwänden in jeder der weiteren Öffnungen in der Polysiliziumschicht bildet, wobei ein Teil jeder der Oberflächenbereiche des Siliziumsubstrates frei­ gelegt wird,
Ätzen von Vertiefungen in dem Teil der Oberflächen­ bereiche des Siliziumsubstrats bis zu einer Tiefe, die größer als die Tiefe der zweiten diffundierten Bereiche ist,
Abscheiden einer leitenden Kontaktschicht, und
Ausbilden eines Musters und Fortätzen von Teilen der leitenden Kontaktschicht zur Bildung von zumindest einem Sourcekontakt, der mit den zweiten und dritten diffundierten Bereichen in Kontakt steht, und von zumindest einem Gatekontakt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß es weiterhin die Schritte der Abscheidung einer weiteren leitenden Schicht vor der Abschei­ dung der leitenden Kontaktschicht, die Wärmebehandlung der weiteren leitenden Schicht derart, daß Teile der weiteren leitenden Schicht, die mit den zweiten und dritten diffundier­ ten Bereichen in Kontakt stehen, eine Metallsilizidschicht bilden, die eine elektrische Verbindung zwischen den zweiten und dritten diffundierten Bereichen ergibt, und die Entfernung von Teilen der weiteren leitenden Schicht, bei denen keine Reaktion aufgetreten ist, umfaßt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß es weiterhin den Schritt der Ausbildung eines Musters und des Fortätzens eines Teils der vertikalen Seitenwand-Abstandsstücke der zweiten darüber­ liegenden Isolierschicht und eines Teils der ersten darüber­ liegenden Isolierschicht vor dem Schritt der Abscheidung der weiteren leitenden Schicht umfaßt, und daß der Schritt der Wärmebehandlung der weiteren leitenden Schicht weitere Teile der Metallsilizidschicht bildet, die mit der Polysiliziumschicht in Kontakt stehen und eine elektrische Verbindung zwischen der Polysiliziumschicht und den zweiten und dritten diffundierten Bereichen ergeben.
12. Verfahren nach einem der Ansprüche 9-11, dadurch gekennzeichnet, daß der eine Leitungstyp der N-Leitungs­ typ ist, während der andere Leitungstyp der P-Leitungstyp ist.
13. Verfahren nach einem der Ansprüche 9-12, dadurch gekennzeichnet, daß der Schritt der Abscheidung einer Polysiliziumschicht weiterhin die Schritte der Ausbildung eines Musters und des Fortätzens ausgewählter Bereiche der Poly­ siliziumschicht zur Bildung von Polysiliziumdioden und die nachfolgende Einführung von Verunreinigungen des einen Leitungs­ typs in die Polysiliziumschicht einschließt.
14. Verfahren nach einem der Ansprüche 1-13, dadurch gekennzeichnet, daß das Verfahren weiterhin die folgen­ den Schritte umfaßt: Ausbilden einer Schicht aus Feldisola­ tionsmaterial über dem Siliziumsubstrat, Ausbildung eines Musters und Fortätzen von zumindest einem ausgewählten Bereich der Feldisolationsschicht zur Bildung von zumindest einer Öffnung in der Feldisolationsmaterialschicht und zumindest eines verbleibenden Teils, wobei die Gateisolationsmaterial­ schicht über dem Siliziumsubstrat in der zumindest einen Öffnung in der Feldisolationsmaterialschicht ausgebildet wird, die Polysiliziumschicht über dem verbleibenden Teil der Schicht aus Feldisolationsmaterial und über der Gateisolationsmaterial­ schicht ausgebildet wird und die ausgewählten Bereiche der ersten darüberliegenden Isolierschicht fortgeätzt werden, um eine Vielzahl von darin ausgebildeten ersten mit Abstand von­ einander angeordneten Öffnungen, die darunterliegende Bereiche der Polysiliziumschicht freilegen, die über der Gateisolations­ schicht liegen, und eine Vielzahl von zweiten mit Abstand von­ einander angeordneten Öffnungen zu bilden, die darunterliegende Bereiche der Polysilziumschicht freilegen, die über der Feld­ isolationsmaterialschicht liegen, wobei die ersten darunter­ liegenden Bereiche der Polysiliziumschicht weiter geätzt wer­ den, um eine weitere Vielzahl von mit Abstand voneinander angeordneten Öffnungen darin auszubilden, und wobei Verun­ reinigungen des anderen Leitungstyp in die Oberflächenbereiche des Siliziumsubstrats eingeführt werden, die unterhalb der weiteren Öffnungen liegen.
15. Verfahren nach einem der Ansprüche 9-14, dadurch gekennzeichnet, daß der Schritt der Abscheidung einer leitenden Kontaktschicht die Abscheidung eines lötbaren Kontaktmetalls über der leitenden Kontaktschicht einschließt.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das lötbare Kontaktmetall ein Trimetall ist, das jeweilige Schichten aus Titan, Nickel und Silber einschließt.
DE19747159A 1996-10-25 1997-10-24 Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung Expired - Fee Related DE19747159B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2949196P 1996-10-25 1996-10-25
US60/029,491 1996-10-25

Publications (2)

Publication Number Publication Date
DE19747159A1 true DE19747159A1 (de) 1998-05-07
DE19747159B4 DE19747159B4 (de) 2006-11-23

Family

ID=21849286

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19747159A Expired - Fee Related DE19747159B4 (de) 1996-10-25 1997-10-24 Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung

Country Status (10)

Country Link
US (2) US6043126A (de)
JP (1) JP3117426B2 (de)
KR (1) KR100270796B1 (de)
CN (1) CN1104043C (de)
DE (1) DE19747159B4 (de)
FR (1) FR2756102A1 (de)
GB (1) GB2318685B (de)
IT (1) IT1295873B1 (de)
SG (1) SG67999A1 (de)
TW (1) TW391037B (de)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0749158B1 (de) * 1995-06-16 2001-10-31 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Verfahren zur Herstellung einer Halbleiteranordnung mit selbstjustiertem Polycid
JP2000260953A (ja) * 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
JP3317347B2 (ja) * 1999-09-02 2002-08-26 日本電気株式会社 ダイオードを備えた半導体装置およびその製造方法
US6312993B1 (en) 2000-02-29 2001-11-06 General Semiconductor, Inc. High speed trench DMOS
US6242288B1 (en) * 2000-05-05 2001-06-05 International Rectifier Corp. Anneal-free process for forming weak collector
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
EP1158583A1 (de) * 2000-05-23 2001-11-28 STMicroelectronics S.r.l. LDMOS mit niedrigem Anschaltwiderstand
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
JP2004516587A (ja) 2000-12-20 2004-06-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 処理デバイスに着脱可能に接続されたデータキャリアと無接触で通信するための処理デバイス
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
US6767797B2 (en) 2002-02-01 2004-07-27 Agere Systems Inc. Method of fabricating complementary self-aligned bipolar transistors
JP2004221234A (ja) * 2003-01-14 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3906184B2 (ja) * 2003-06-11 2007-04-18 株式会社東芝 半導体装置およびその製造方法
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
KR100612072B1 (ko) * 2004-04-27 2006-08-14 이태복 고 내압용 반도체 소자 및 그 제조방법
KR100572359B1 (ko) 2004-06-14 2006-04-18 노틸러스효성 주식회사 자동화 기기의 현송 주기 최적화 방법
US7736984B2 (en) * 2005-09-23 2010-06-15 Semiconductor Components Industries, Llc Method of forming a low resistance semiconductor contact and structure therefor
JP2008078396A (ja) * 2006-09-21 2008-04-03 Nec Electronics Corp 半導体装置
US7564099B2 (en) 2007-03-12 2009-07-21 International Rectifier Corporation Monolithic MOSFET and Schottky diode device
US7646058B2 (en) * 2007-06-05 2010-01-12 Force-Mos Technology Corporation Device configuration and method to manufacture trench MOSFET with solderable front metal
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2010238738A (ja) 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
CN102087963B (zh) * 2009-12-04 2013-08-14 无锡华润上华半导体有限公司 多晶硅层的蚀刻方法
TWI425575B (zh) * 2010-07-09 2014-02-01 Tzu Hsiung Chen 低閘容金氧半ｐ－ｎ接面二極體結構及其製作方法
TWI422041B (zh) 2010-09-01 2014-01-01 Pfc Device Corp 溝渠隔絕式金氧半ｐ－ｎ接面二極體結構及其製作方法
US8735289B2 (en) * 2010-11-29 2014-05-27 Infineon Technologies Ag Method of contacting a doping region in a semiconductor substrate
US8569842B2 (en) 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8455948B2 (en) 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
US8759939B2 (en) * 2012-01-31 2014-06-24 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone
CN103632962A (zh) * 2012-08-20 2014-03-12 北大方正集团有限公司 一种dmos管的制造方法及装置
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
JP5602256B2 (ja) * 2013-01-11 2014-10-08 株式会社東芝 半導体装置の製造方法
US9400513B2 (en) 2014-06-30 2016-07-26 Infineon Technologies Austria Ag Cascode circuit
JP6168370B2 (ja) * 2015-12-17 2017-07-26 ローム株式会社 ＳｉＣ電界効果トランジスタ

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757025A (en) * 1985-03-25 1988-07-12 Motorola Inc. Method of making gate turn off switch with anode short and buried base
US4895810A (en) * 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
EP0272755B1 (de) * 1986-12-23 1994-03-16 Philips Electronics Uk Limited Verfahren zur Herstellung eines Halbleiterbauelements
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
JPH02119184A (ja) * 1988-10-28 1990-05-07 Hitachi Ltd 絶縁ゲート半導体装置およびその製造方法
JPH02185069A (ja) * 1988-12-02 1990-07-19 Motorola Inc 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
US5040045A (en) * 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
US5304837A (en) * 1992-01-08 1994-04-19 Siemens Aktiengesellschaft Monolithically integrated temperature sensor for power semiconductor components
GB9219268D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
JP2944840B2 (ja) * 1993-03-12 1999-09-06 株式会社日立製作所 電力用半導体装置
DE69325645T2 (de) * 1993-04-21 1999-12-09 Cons Ric Microelettronica Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen
EP0658940A1 (de) * 1993-11-23 1995-06-21 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares Halbleiterbauelement
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
US5825065A (en) * 1997-01-14 1998-10-20 Texas Instruments Incorporated Low voltage DMOS transistor

Also Published As

Publication number Publication date
KR100270796B1 (ko) 2000-11-01
CN1104043C (zh) 2003-03-26
GB9722653D0 (en) 1997-12-24
JPH10189969A (ja) 1998-07-21
GB2318685B (en) 2002-01-02
US6144065A (en) 2000-11-07
US6043126A (en) 2000-03-28
JP3117426B2 (ja) 2000-12-11
IT1295873B1 (it) 1999-05-28
FR2756102A1 (fr) 1998-05-22
CN1184328A (zh) 1998-06-10
SG67999A1 (en) 1999-10-19
TW391037B (en) 2000-05-21
DE19747159B4 (de) 2006-11-23
ITMI972399A1 (it) 1999-04-24
KR19980033182A (ko) 1998-07-25
GB2318685A (en) 1998-04-29

Similar Documents

Publication Publication Date Title
DE19747159B4 (de) Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112005003584B4 (de) Verfahren zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors
DE3932621C2 (de) Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE69434643T2 (de) Struktur und Herstellung von Leistungs-MOSFET unter Einbeziehung der Struktur des Randes
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE102007061191B4 (de) Halbleiterbauelement mit einem Halbleiterkörper
EP1151478B1 (de) Mos-leistungsbauelement und verfahren zum herstellen desselben
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
DE3019850C2 (de)
DE19539541A1 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
DE19949364A1 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur
AT502860A2 (de) Leistungshalbleiterbauelement mit einem oberseitigen drain unter verwendung eines sinker-trenches
EP1204992B1 (de) Verfahren zum herstellen eines trench-mos-leistungstransistors
DE102004062829A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3834241A1 (de) Halbleitereinrichtung
DE10216633A1 (de) Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE19720215B4 (de) Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation
DE10229653A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Harstellung
EP1078402B1 (de) Halbleiteranordnung mit gräben zur trennung von dotierten gebieten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: DR. WEITZEL & PARTNER, 89522 HEIDENHEIM

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee