DE10216633A1 - Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung - Google Patents

Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung

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Abstract

Ein erster Graben wird in einer Oberfläche eines n·+·-Typ Halbleitersubstrats gebildet, welches ein Sourcegebiet bildet. Ein p-Typ Basisgebiet, ein n·-·-Typ Driftgebiet und ein n·+·-Typ Draingebiet werden in dieser Reihenfolge in dem ersten Graben unter Anwendung eines epitaxialen Aufwachsens aufgetragen. Ein zweiter Graben, welcher sich von dem Sourcegebiet aus zu dem Driftgebiet durch das Basisgebiet erstreckt, wird in der Oberfläche gebildet. Eine Gateisolierschicht und eine Gateelektrode werden auf einer Oberfläche gebildet, welche den zweiten Graben definiert. Das n·+·-Typ Draingebiet besitzt einen Ort, bei welchem die Aufwachsoberflächen bei einem epitaxialen Aufwachsen zusammenkommen und ein Defekt wahrscheinlich auftritt, und bei der Gateelektrode fehlt ein derartiger Ort und es wird somit ein Ansteigen eines normierten Einschaltwiderstandswerts vermieden. Daher verbleibt die Durchbruchspannung auf einem hohen Wert, ohne daß der Einschaltwiderstandswert ansteigt.

Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leiteranordnung, welche ein isoliertes Gate besitzt. Die vorliegende Erfindung ist anwendbar auf einen Leistungs- MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) und einen IGBT Bipolartransistor mit isoliertem Gate oder einen Thyristor.
Ein Leistungs-MOSFET, welcher einen niedrigen Ein­ schaltwiderstandswert (ON-resistance) aufweist, wurde von dem Erfinder dieser Anmeldung vorausgehend vorgeschlagen. Wie in Fig. 14 dargestellt, besitzt der Leistungs-MOSFET ein n+-Typ Substrat J1, welches ein n+-Typ Draingebiet bildet, und ein n--Typ Driftgebiet J5, eine p-Typ Basis­ schicht J4, eine n+-Typ Sourceschicht J3 und eine Mehr­ zahl von Gateelektroden J2. Die Gateelektroden J2 sind plattenförmig ausgebildet und aufrecht in dem Leistungs- MOSFET eingebettet, um die p-Typ Basisschicht J4 und die n+-Typ Sourceschicht J3 in eine Mehrzahl von p-Typ Basis­ gebieten J4 bzw. eine Mehrzahl von n+-Typ Sourcegebieten J3 zu teilen. Mit dieser Struktur werden Kanäle für eine Erstreckung in die laterale Richtung von Fig. 14 gebil­ det.
Der Leistungs-MOSFET zeigt insbesondere einen niedri­ gen Einschaltwiderstandswert in dem Bereich von einer niedrigen bis zu einer mittleren Durchbruchspannung. Wenn beispielsweise jede Gateelektrode J2 eine Tiefe von 30 Mikrometern besitzt, besitzt der Leistungs-MOSFET eine wie in Fig. 15 dargestellte Korrelation zwischen dem nor­ mierten Einschaltwiderstandswert und der Durchbruchspan­ nung. Der Leistungs-MOSFET besitzt einen niedrigeren nor­ mierten Einschaltwiderstandswert als die theoretische Grenze eines vertikalen DMOS (eines doppeltdiffundierten MOS) in dem Durchbruchspannungsbereich von etwa 40 bis 300 V.
Der oben beschriebene Leistungs-MOSFET wird auf die in Fig. 16A bis 16E dargestellte Weise hergestellt. Wie in Fig. 16A dargestellt wird eine auf einer Oberflä­ che des Substrats J1 gebildete Siliziumoxidschicht J6 un­ ter Verwendung von Photolithographie definiert. Unter Maskierung durch die definierte Schicht J6 wird das Substrat J1 zur Bildung eines Grabens J7 wie in Fig. 16B dargestellt geätzt. Der Graben J7 wird mit dem n--Typ Driftgebiet J5, der p-Typ Basisschicht J4 und der n+-Typ Sourceschicht J3 in dieser Reihenfolge unter Verwendung einer epitaxialen Aufwachstechnik wie in Fig. 16C und 16D dargestellt gefüllt. Danach werden die drei Schichten über den Pegel der Siliziumoxidschicht J6 entfernt. Ob­ wohl nicht veranschaulicht, wird der Leistungs-MOSFET mit den folgenden Schritten oder Schritten ähnlich den fol­ genden Schritten fertiggestellt. Eine Mehrzahl von Gräben wird gebildet, um die p-Typ Basisschicht J4 und die n+- Typ Sourceschicht J3 in eine Mehrzahl von n+-Typ Source­ gebieten J3 bzw. eine Mehrzahl von p-Typ Basisgebieten J4 zu teilen. Eine Gateoxidschicht wird auf der Oberfläche gebildet, welche jeden Graben definiert. Danach wird je­ der Graben mit der Gateelektrode J2 gefüllt.
Nachdem der Graben J7 mit der Schicht J3 gefüllt wor­ den ist, neigt ein Kristalldefekt oder ein Hohlraum dazu, in dem Graben J7 aufzutreten, da die Oberfläche der Schicht J3 von der Seitenwand des Grabens J7 nach innen wächst und sich in dem Graben J7 mit sich selbst verbin­ det oder auf sich selbst stößt. Wenn der Kristalldefekt oder der Hohlraum in der Nähe der Gateoxidschicht erzeugt wird, verringert sich die Durchbruchspannung des Gates.
Fig. 17 zeigt eine strukturelle Modifizierung, bei wel­ cher jede Gateelektrode J2 in zwei Teile geteilt und die n+-Typ Sourceschicht J3 erweitert ist. Diese Modifizie­ rung verhindert, daß die Durchbruchspannung durch den Kristalldefekt verringert wird. Jedoch wird durch diese Modifizierung die Größe der Anordnung erhöht und die Flä­ che des Kanals verringert. Der normierte Einschaltwider­ stand erhöht sich infolge der verringerten Fläche des Ka­ nals.
Darüber hinaus wird die p-Typ Basisschicht J4 in dem leicht dotierten n--Typ Driftgebiet 5 in dem vorgeschla­ genen Leistungs-MOSFET gebildet, so daß das elektrische Feld unvorteilhaft an der Bodenecke der Schicht J4 wie in Fig. 19 dargestellt konzentriert ist, was eine Simulation der elektrischen Feldverteilung darstellt, wenn 80 V dem Drain D angelegt wird.
Aufgabe der vorliegenden Erfindung ist es, die oben beschriebenen Schwierigkeiten zu überwinden und insbeson­ dere zu verhindern, daß sich die Durchbruchspannung ohne ein Ansteigen des Einschaltwiderstandswerts verringert bzw., daß die Konzentration des elektrischen Felds an der Bodenecke der Schicht J4 unterdrückt wird.
Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.
Bei der vorliegenden Erfindung wird ein Leistungs- MOSFET aus einem n+-Typ Substrat hergestellt, welches ei­ ne obere Oberfläche und eine Rückseitenoberfläche auf­ weist, welche der oberen Oberfläche gegenüberliegt. Ein erster Graben wird in dem Substrat mit einer vorbestimm­ ten Tiefe von der oberen Oberfläche aus gebildet. Ein p- Typ Basisgebiet wird in dem ersten Graben gebildet. Ein n--Typ Driftgebiet wird in dem p-Typ Basisgebiet gebil­ det. Ein n+-Typ Draingebiet wird in dem n--Typ Driftge­ biet gebildet. Ein zweiter Graben wird derart gebildet, daß er durch das p-Typ Basisgebiet in einer lateralen Richtung hindurchtritt. Ein Gateisoliergebiet wird auf einer Oberfläche gebildet, welches den zweiten Graben de­ finiert. Eine Gateelektrode wird auf jeder Gateisolier­ schicht gebildet, um den zweiten Graben zu füllen.
Das n+-Typ Draingebiet besitzt einen Ort, an welchem entgegengesetzte Teile einer epitaxialen Aufwachsschicht aufeinanderstoßen, woraufhin es nicht nötig ist, die Gateelektrode so zu positionieren, daß dieser Ort gemie­ den wird. Daher wird die Durchbruchspannung ohne ein An­ steigen des Einschaltwiderstandswerts beibehalten. Dar­ über hinaus wird das n--Typ Driftgebiet in dem p-Typ Ba­ sisgebiet derart gebildet, daß die Konzentration des elektrischen Felds an der Bodenecke des p-Typ Basisge­ biets verringert ist.
Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläu­ tert.
Fig. 1 zeigt eine perspektivische Querschnittsansicht eines Leistungs-MOSFET's der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 zeigt eine Querschnittsansicht des Leistungs- MOSFET's der ersten Ausführungsform, welche die simu­ lierte Verteilung des elektrischen Felds darstellt;
Fig. 3A bis 3E zeigen Querschnittsansichten des Leistungs-MOSFET's von Fig. 1, welche jeweils Herstel­ lungsschritte in der Reihenfolge ihrer Durchführung dar­ stellen;
Fig. 4 zeigt eine perspektivische Querschnittsansicht eines Leistungs-MOSFET's der zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 zeigt eine perspektivische Querschnittsansicht der Anordnung von Fig. 1, welche Verdrahtungsverbindungs­ gebiete des Leistungs-MOSFET's darstellt;
Fig. 6 zeigt eine perspektivische Querschnittsansicht eines Leistungs-MOSFET's der dritten Ausführungsform der vorliegenden Erfindung;
Fig. 7 zeigt eine perspektivische Querschnittsansicht eines Leistungs-MOSFET's der vierten Ausführungsform der vorliegenden Erfindung;
Fig. 8 zeigt eine perspektivische Querschnittsansicht eines Leistungs-MOSFET's der fünften Ausführungsform der vorliegenden Erfindung;
Fig. 9 zeigt ein Schaltungsdiagramm, bei welchem der in Fig. 8 dargestellte Leistungs-MOSFET verwendet wird;
Fig. 10 zeigt eine perspektivische Querschnittsan­ sicht eines Leistungs-MOSFET's der sechsten Ausführungs­ form der vorliegenden Erfindung;
Fig. 11 zeigt eine perspektivische Querschnittsan­ sicht eines Leistungs-MOSFET's einer Modifizierung der sechsten Ausführungsform;
Fig. 12 zeigt eine perspektivische Querschnittsan­ sicht eines Leistungs-MOSFET's einer anderen Modifizie­ rung der sechsten Ausführungsform;
Fig. 13 zeigt eine perspektivische Querschnittsan­ sicht eines Leistungs-MOSFET's, bei welchem ein RESURF- Gebiet mit einem Leistungs-MOSFET kombiniert ist, welcher vorausgehend von dem Erfinder vorgeschlagen wurde;
Fig. 14 zeigt eine perspektivische Querschnittsan­ sicht des von dem Erfinder vorausgehend vorgeschlagenen Leistungs-MOSFET's;
Fig. 15 zeigt einen Graphen, welcher die Korrelation zwischen dem normierten Einschaltwiderstandswert und der Durchbruchspannung darstellt;
Fig. 16A bis 16E zeigen Querschnittsansichten des Leistungs-MOSFET's von Fig. 14, welche jeweils die Her­ stellungsschritte in der Reihenfolge ihrer Durchführung darstellen;
Fig. 17 zeigt eine perspektivische Querschnittsan­ sicht eines vorgeschlagenen Leistungs-MOSFET's, bei wel­ chem Gateelektroden gebildet worden sind, um Kristallde­ fekte und Hohlräume zu vermeiden; und
Fig. 18 zeigt ein Querschnittsdiagramm des vorausge­ hend von dem Erfinder vorgeschlagenen Leistungs-MOSFET's, welches eine simulierte Verteilung des elektrischen Felds darstellt.
Die vorliegende Erfindung wird detailliert unter Be­ zugnahme auf verschiedene Ausführungsformen beschrieben, bei welchen dieselben Bezugszeichen dieselben oder ähnli­ che Teile bezeichnen.
Erste Ausführungsform
Die Struktur eines Leistungs-MOSFET's einer ersten Ausführungsform der vorliegenden Erfindung wird unter Be­ zugnahme auf Fig. 1 beschrieben. Entsprechend Fig. 1 wird der Leistungs-MOSFET aus einem n+-Typ Substrat 1 herge­ stellt, welches eine obere Oberfläche 1a oder eine Haupt­ oberfläche und eine Rückseitenoberfläche 1b aufweist, welche der oberen Oberfläche 1a gegenüberliegt. Das Substrat 1 bildet ein n+-Typ (erster Leitfähigkeitstyp) Sourcegebiet, welches homogen mit Phosphor (P), Arsen (As) oder Antimon (Sb), welche n-Typ Verunreinigungen bzw. Störstellen darstellen, mit einer Konzentration im Bereich von 1 × 1018 und 1 × 1020 cm-3 dotiert ist. Ein Graben 2 (erster Graben) ist in dem Substrat 1 mit einer vorbestimmten Tiefe von der oberen Oberfläche 1a aus ge­ bildet. Die Tiefe liegt in einem Bereich von beispiels­ weise 1 bis 100 Mikrometern. Ein p-Typ (zweiter Leitfä­ higkeitstyp) Basisgebiet 3, welches eine Dicke in einem Bereich von 0,1 bis 5 Mikrometern besitzt, ist in dem Graben 2 gebildet. Das Basisgebiet 3 ist homogen mit B (Bor), welches eine p-Typ Verunreinigung bzw. Störstelle darstellt, mit einer Konzentration in einem Bereich von 1 × 1015 bis 1 × 1018 cm-3 dotiert. Ein n--Typ (erster Leitfähigkeitstyp) Driftgebiet 4, welches eine vorbe­ stimmte Dicke zum Festlegen einer gewünschten Durchbruch­ spannung besitzt, ist in dem Basisgebiet 3 gebildet. Das Driftgebiet 4 ist homogen mit Phosphor oder Arsen in ei­ nen Konzentrationsbereich von 1 × 1014 bis 1 × 1017 cm-3 dotiert. Ein n+-Typ (erster Leitfähigkeitstyp) Drainge­ biet 5, dessen Breite in einem Bereich von 0,1 bis 5 Mi­ krometern liegt, ist in dem Driftgebiet 4 gebildet. Das Draingebiet ist homogen mit Phosphor oder Arsen in einem Konzentrationsbereich von 1 × 1018 bis 1 × 1020 cm-3 do­ tiert.
Eine Mehrzahl von Gräben 6 (zweiten Gräben), welche im wesentlichen senkrecht zu der oberen Oberfläche 1a ausgerichtet sind, sind wie dargestellt derart gebildet, daß sie das p-Typ Basisgebiet 3 durchdringen. Eine Gate­ oxidschicht 7 (Gateisolierschicht) ist auf der Oberfläche gebildet, welche jeden Graben 6 definiert. Eine Gateelek­ trode 8 ist in der Gateoxidschicht 7 gebildet, um jeden Graben 6 zu füllen.
Bei dieser Struktur sind das n+-Typ Sourcegebiet, das p-Typ Basisgebiet 3, das n--Typ Driftgebiet 4 und das n+- Typ Draingebiet in dieser Reihenfolge in einer lateralen Richtung wie dargestellt aufgeschichtet. Das laterale Aufschichten erfolgt von der Hauptoberfläche 1a bis in etwa auf den Pegel der Tiefe des Graben 6. Die Tiefen des Basisgebiets 3 des Driftgebiets 4 und des Draingebiets 5 sind als Antwort auf die Tiefe der Gräben 6 bestimmt, so daß je tiefer die Gräben 6 sind, desto tiefer das Basis­ gebiet 3, das Driftgebiet 4 und das Draingebiet sind. In Fig. 1 ist nicht veranschaulicht, daß eine andere Oxid­ schicht auf der oberen Oberfläche 1a des Substrats 1 ge­ bildet ist. Die Gateelektrode 8 ist auf der Oxidschicht definiert. Obwohl in Fig. 1 nicht veranschaulicht ist ei­ ne Drainelektrode auf einer Zwischenisolierschicht gebil­ det, welche die Gateelektrode 8 bedeckt.
Wenn eine positive Spannung auf das Gate 8 aufge­ bracht wird, werden Elektronen auf die Gateoxidschicht 7 in der Nähe der Oberfläche des Basisgebiets 3 benachbart zu jenem Graben 6 gezogene und es wird ein Kanalgebiet gebildet, welches ein invertiertes Gebiet des p-Typ Ba­ sisgebiets 3 ist. Die laterale Größe des Kanalgebiets er­ streckt sich in die vertikale Richtung von Fig. 1. D. h., das Kanalgebiet erstreckt sich in die laterale Richtung von Fig. 1. Ein Drainstrom wird zwischen dem Substrat 1 und dem Driftgebiet 4 in einer Richtung parallel zu der Substratoberfläche 1a geführt. Die Breite oder die late­ rale Größe des Kanalgebiets ist in etwa gleich der Tiefe der Gräben 6, da das n+-Typ Sourcegebiet und das Basisge­ biet 3, das Driftgebiet 4 und das Draingebiet 5 in dieser Reihenfolge von der Oberfläche 1a im wesentlichen auf den Pegel der Tiefe der Gräben 6 aufgeschichtet sind. Daher wird der Kanalwiderstandswert durch Vertiefen der Gräben 6 ohne ein Vergrößern der Fläche von jeder Einheitszelle verringert. Somit ist der Einschaltwiderstandswert des Leistungs-MOSFET's niedriger.
Bei diesem Leistungs-MOSFET ist das n--Typ Driftge­ biet 4 in dem p-Typ Basisgebiet 3 derart gebildet, daß die Konzentration des elektrischen Feldes an der Boden­ ecke des Basisgebiets 3 wie durch die simulierte Vertei­ lung des elektrischen Felds von Fig. 2 dargestellt ver­ ringert ist. Die Simulation wird unter der Annahme durch­ geführt, daß das Basisgebiet 3 mit Bor mit einer Konzen­ tration von 1 × 1017 cm-3 dotiert ist, das Gebiet 4 mit Phosphor mit einer Konzentration von 1 × 1015 cm-3 do­ tiert ist und 80 V an den Drain D angelegt wird.
Das Verfahren zur Herstellung des Leistungs-MOSFET's der ersten Ausführungsform wird detailliert unter Bezug­ nahme auf Fig. 3A bis 3E beschrieben. Wie in Fig. 3A dargestellt, wird eine Siliziumoxidschicht 11 auf der oberen Oberfläche 1a des Substrats 1 durch thermische Oxidation oder CVD (chemische Aufdampfung) gebildet. Eine vorbestimmte Fläche der Schicht 11, wo der Graben 2 ge­ bildet wird, wird unter Verwendung von Photolithographie wie in Fig. 3A dargestellt, gebildet. Nach der Struktu­ rierung der Schicht 11 wird das Substrat 1 durch die strukturierte Schicht 11 maskiert und beispielsweise 10 bis 100 Mikrometer zur Bildung des Grabens 2 wie in Fig. 3B dargestellt geätzt. Es kann ein Trockenätzen oder ein Naßätzen zur Bildung des Grabens 2 angewendet werden.
Eine p-Typ Schicht 12 für das p-Typ Basisgebiet 3 wird auf der Wand aufgetragen, welche den Graben 3 defi­ niert. Die Schicht 12 wird durch epitaxiales Aufwachsen derart gebildet, daß das p-Typ Basisgebiet 3 eine im we­ sentlichen gleichförmige Dicke und eine im wesentlichen homogene Verunreinigungs- bzw. Störstellenkonzentrations­ verteilung besitzt. Es wird eine n--Typ Schicht 13 für das n--Typ Driftgebiet 4 aufgetragen, um wie in Fig. 3C dargestellt die Schicht 12 zu bedecken. Die Schicht 13 wird ebenfalls durch epitaxiales Aufwachsen derart gebil­ det, daß das n--Typ Driftgebiet 4 eine im wesentlichen gleichförmige Dicke und eine im wesentlichen homogene Störstellenkonzentrationsverteilung besitzt. Es wird eine n+-Typ Schicht 14 für das n+-Typ Draingebiet 5 aufgetra­ gen, um wie in Fig. 3B dargestellt die Schicht 13 zu be­ decken und den Graben 2 zu füllen. Die Schicht 14 wird ebenfalls durch epitaxiales Aufwachsen derart gebildet, daß das n+-Typ Draingebiet 5 eine im wesentlichen gleich­ förmige Dicke und eine im wesentlichen homogene Störstel­ lenkonzentrationsverteilung besitzt.
Danach wird das Substrat 1 von der oberen Oberfläche 1a aus poliert, um die drei Schichten 12, 13 und 14 ober­ halb des Pegels der Siliziumoxidschicht 10 zu entfernen und das Basisgebiet 3, das Driftgebiet 4 und das Drainge­ biet wie in Fig. 3E dargestellt zu bilden. Das Basisge­ biet 3, das Driftgebiet 4 und das Draingebiet 5 werden in dem Graben 2 auf der Grundlage der Dicke der drei Schich­ ten 12, 13 und 14 aufgeschichtet. Obwohl nicht veran­ schaulicht wird der Leistungs-MOSFET durch die folgenden Prozesse fertiggestellt. Eine Mehrzahl von Gräben 6 wird durch selektives Ätzen des Substrats 1 von der oberen Oberfläche 1a aus gebildet. Die Gateoxidschicht 7 wird auf der Oberfläche gebildet, welche jeden Graben 6 defi­ niert. Dann wird jeder Graben 6 mit dem n+-Typ polykri­ stallinen Silizium zur Bildung der Gateelektrode 8 ge­ füllt. Die Drainelektrode, welche mit dem n+-Typ Drainge­ biet 5 verbunden ist, wird auf der oberen Oberfläche 1a gebildet. Eine Sourceelektrode, welche mit dem n+-Typ Sourcegebiet verbunden ist, wird auf der Rückseitenober­ fläche 1b gebildet. Darauf folgend wird eine Verdrahtung gebildet, um die Gateelektroden 8 mit einem äußeren An­ schluß zu verbinden. Schließlich wird die obere Oberflä­ che 1a mit einer Passivierungsschicht ummantelt.
Bei diesem Herstellungsprozeß kann ein Hohlraum in dem Draingebiet 5 gebildet werden, wenn jeder Graben 2 mit der Schicht 14 gefüllt wird, da die Oberfläche der Schicht 14 von der Oberfläche der Schicht 13 zur Vereini­ gung in dem Graben 2 nach innen wächst. Jedoch wird jede Gateelektrode 8 derart gebildet, daß sie sich von dem n+- Typ Sourcegebiet zu dem Driftgebiet 4 erstreckt und durch das Basisgebiet 3 ohne ein Schneiden des Draingebiets 5 hindurchtritt. Dadurch wird verhindert, daß die Durch­ bruchspannung durch einen Kristalldefekt oder einen Hohl­ raum verringert wird.
Zweite Ausführungsform
Wie in Fig. 4 dargestellt, enthält ein Leistungs- MOSFET einer zweiten Ausführungsform eine eingebettete Metallschicht 20, welche das n+-Typ Sourcegebiet 1 und das p-Typ Basisgebiet 3 elektrisch verbindet, um dasselbe Potential dem n+-Typ Sourcegebiet 1 und dem p-Typ Basis­ gebiet 3 aufzubringen. Bei dem Leistungs-MOSFET der er­ sten Ausführungsform sind das n+-Sourcegebiet 1 und das p-Typ Basisgebiet 3 unter Verwendung einer Metallverdrah­ tung 25 wie in Fig. 5 dargestellt elektrisch verbunden. Um das n+-Sourcegebiet 1 und das p-Typ Basisgebiet 3 zu verbinden, ist eine Mehrzahl von Kontaktlöchern in der Zwischenisolierschicht gebildet und ist die Metallver­ drahtung 25 in dem Kontaktloch lokalisiert. Daher ist das Layout der Drainelektrode durch die Verdrahtung 25 be­ grenzt. Jedoch wird bei der zweiten Ausführungsform diese Begrenzung durch Bildung der Metallschicht 20 vermieden.
Dritte Ausführungsform
Wie in Fig. 6 dargestellt enthält ein Leistungs- MOSFET einer dritten Ausführungsform eine erste eingebet­ tete Metallschicht 20, deren Tiefe nahe derjenigen des Draingebiets 5 ist, und eine zweite eingebettete Metall­ schicht 21, welche in dem Draingebiet 5 lokalisiert ist. Die Tiefe der zweiten eingebetteten Metallschicht 21 ist nahe derjenigen der ersten eingebetteten Metallschicht 20. Mit dieser Struktur werden die Widerstandswerte des n+-Typ Sourcegebiets 1 und des Draingebiets 5 verringert. Der Leistungs-MOSFET dieser Ausführungsform wird durch Bilden einer Mehrzahl von Gräben hergestellt, welche sich von der oberen Oberfläche 1a an einer Grenze zwischen dem n+-Typ Sourcegebiet 1 und dem p-Typ Basisgebiet 3 aus und in das Gebiet 5 nach dem in Fig. 3E dargestellten Prozeß erstrecken. Danach werden die Gräben mit den Metall­ schichten 20 und 21 gefüllt.
Vierte Ausführungsform
Wie in Fig. 7 dargestellt besitzt ein Leistungs- MOSFET einer vierten Ausführungsform eine Metallschicht 30, welche das n+-Typ Sourcegebiet 1 und das p-Typ Basis­ gebiet 3 elektrisch verbindet, wobei die Rückseitenober­ fläche 1b bedeckt wird. Der Leistungs-MOSFET dieser Aus­ führungsform wird durch Polieren der Rückseitenoberfläche 1b hergestellt, bis das Basisgebiet 3 entsteht, und da­ nach durch Auftragen der Metallschicht 30 auf der Rück­ seitenoberfläche 1b. Diese Struktur schafft die Vorteile und Wirkungen der zweiten Ausführungsform. Darüber hinaus wird der Widerstandswert des Substrats 1 infolge dessen verringerter Dicke verringert.
Fünfte Ausführungsform
Die Leistungs-MOSFET-Anordnungen der ersten vier Aus­ führungsformen besitzen jeweils eine einzige Zelle in ei­ nem einzigen Chip. Jedoch besitzt ein Leistungs-MOSFET einer fünften Ausführungsform eine Mehrzahl von Zellen in einem einzigen Chip. Die Zellen sind in einem Element oder einer Mehrzahl von Elementen integriert. Beispiels­ weise besitzt der in Fig. 8 dargestellte Leistungs-MOSFET zwei Elemente, von denen jeder zwei Zellen aufweist. Ent­ sprechend Fig. 8 teilen sich zwei Zellen das n+-Typ Sourcegebiet. Das Substrat 1 besitzt ein Paar von Gräben 2a und 2b. Die Gräben 2a und 2b sind jeweils mit p-Typ Basisgebieten 3a und 3b, n--Typ Driftgebieten 4a und 4b und n+-Typ Draingebieten 5a und 5b gefüllt. Gateisolier­ schichten 7a und 7b sind jeweils auf Seitenwänden gebil­ det, welche Gräben 6a und 6b definieren. Gateelektroden 8a und 8b sind jeweils in den Gräben 6a und 6b eingebet­ tet. Der in Fig. 8 dargestellte Leistungs-MOSFET ist bei­ spielsweise verwendbar, um ein Paar von an einem unteren Pegel befindlichen Schaltern (lower side switches) 41 in einer H-Brücken-Schaltung zur Ansteuerung eines Motors 40 wie in Fig. 9 dargestellt zu bilden.
Sechste Ausführungsform
Ein Leistungs-MOSFET einer sechsten Ausführungsform ist mit einer p-Typ (zweiter Leitfähigkeitstyp) RESURF- Schicht 50 eingebettet, um die Durchbruchspannung zu er­ höhen. Die RESURF-Schichten 50 erstrecken sich von der oberen Oberfläche 1a auf die Rückseitenoberfläche 1b in dem n-Typ Driftgebiet 4. Der Leistungs-MOSFET von Fig. 10 besitzt eine Mehrzahl von RESURF-Schichten 50, die wie dargestellt in einer Reihe von regelmäßigen In­ tervallen lokalisiert sind. Die Breite und die Verunrei­ nigungs- bzw. Störstellenkonzentration der RESURF-Schich­ ten 50 sind derart bestimmt, daß das Gebiet 4 mit Verar­ mungsschichten, welche sich nach außen von den RESURF- Schichten 50 erstrecken, vollständig entleert wird, wenn der Leistungs-MOSFET ausgeschaltet wird. Die Durchbruch­ spannung des MOSFET's wird durch die Verarmungsschichten erhöht. Der Leistungs-MOSFET dieser Ausführungsform wird durch Bilden einer Mehrzahl von Gräben, welche sich von der oberen Oberfläche 1a aus in das n--Typ Driftgebiet 4 erstrecken, nach dem in Fig. 3E dargestellten Prozeß und danach durch Füllen der Gräben mit den RESURF-Schichten 50 hergestellt. Die in Fig. 10 dargestellten RESURF- Schichten 50 werden gebildet, um einen Kontakt zwischen dem p-Typ Basisgebiet 3 und dem n+-Typ Draingebiet 5 zu vermeiden. Jedoch können die RESURF-Schichten 50 das Ba­ sisgebiet 3 und das Draingebiet 5 wie in Fig. 11 und 12 dargestellt kontaktieren.
Die RESURF-Schichten 50 (J6) können in dem in Fig. 14 dargestellten Leistungs-MOSFET verwendet werden, welcher vorausgehend von dem Erfinder der vorliegenden Anmeldung vorgeschlagen wurde. In diesem Fall wird jedoch eine Mehrzahl von RESURF-Schichten J6 in dem n--Typ Driftge­ biet J5 in zwei Reihen wie in Fig. 13 dargestellt derart gebildet, daß der Abstand zwischen den zwei Reihen der RESURF-Schichten J6, welche durch das n+-Typ Sourcegebiet J3 und das p-Typ Basisgebiet J4 getrennt sind, so groß ist, daß die RESURF-Schichten J6 die Bodenfläche des Ge­ biets J5 nicht vollständig verarmen können und das elek­ trische Feld an der Bodenfläche konzentriert ist. Demge­ genüber ist der Abstand zwischen den Reihen in dem Lei­ stungs-MOSFET von Fig. 12 klein genug, daß die Bodenflä­ chen des Driftgebiets 4 vollständig verarmt werden. Daher erhöhen die RESURF-Schichten J6 nicht die Durchbruchspan­ nung in dem in Fig. 13 dargestellten Leistungs-MOSFET so wirksam wie die RESURF-Schichten 50 in der Ausführungs­ form von Fig. 12.
Obwohl bei den Leistungs-MOSFET-Anordnungen der Fig. 10-12 die Durchbruchspannung sich nicht durch ein Er­ höhen der Störstellenkonzentration des n--Typ Driftge­ biets 4 verschlechtern würde, würde sich der Einschaltwi­ derstandswert verringern. Daher besitzen die Leistungs- MOSFET-Anordnungen von Fig. 10-12 einen niedrigeren Einschaltwiderstandswert als die in Fig. 13 dargestellte Anordnung, wenn die Durchbruchspannung des Leistungs- MOSFET's von Fig. 13 auf diejenige der in Fig. 13 darge­ stellten durch Erhöhen der Störstellenkonzentration ein­ gestellt wird.
Weitere Modifizierungen
Bei den veranschaulichten Ausführungsformen wird die vorliegende Erfindung auf n-Kanal Leistungs-MOSFET-Anord­ nungen angewandt. Jedoch ist die vorliegende Erfindung ebenfalls anwendbar auf einen p-Kanal Leistungs-MOSFET, bei welchem jedes Gebiet gegenüber dem dargestellten vom entgegengesetzten Leitfähigkeitstyp ist. Darüber hinaus ist die vorliegende Erfindung ebenfalls anwendbar auf ei­ nen IGBT oder einen Thyristor, bei welchem das n+-Drain­ gebiet 5 durch ein p+-Typ Gebiet ersetzt ist. Es versteht sich, daß in diesem Fall jedes Gebiet vom entgegengesetz­ ten Leitfähigkeitstyp sein kann.
Vorstehend wurde eine Halbleiteranordnung und Verfah­ ren zur Herstellung der Halbleiteranordnung offenbart. Ein erster Graben wird in einer Oberfläche eines n+-Typ Halbleitersubstrats gebildet, welches ein Sourcegebiet bildet. Ein p-Typ Basisgebiet, ein n--Typ Driftgebiet und ein n+-Typ Draingebiet werden in dieser Reihenfolge in dem ersten Graben unter Anwendung eines epitaxialen Auf­ wachsens aufgetragen. Ein zweiter Graben, welcher sich von dem Sourcegebiet aus zu dem Driftgebiet durch das Ba­ sisgebiet erstreckt, wird in der Oberfläche gebildet. Ei­ ne Gateisolierschicht und eine Gateelektrode werden auf einer Oberfläche gebildet, welche den zweiten Graben de­ finiert. Das n+-Typ Draingebiet besitzt einen Ort, bei welchem die Aufwachsoberflächen bei einem epitaxialen Aufwachsen zusammenkommen und ein Defekt wahrscheinlich auftritt, und bei der Gateelektrode fehlt ein derartiger Ort und es wird somit ein Ansteigen eines normierten Ein­ schaltwiderstandswerts vermieden. Daher verbleibt die Durchbruchspannung auf einem hohen Wert, ohne daß der Einschaltswiderstandswert ansteigt.

Claims (14)

1. Halbleiteranordnung mit:
einem Halbleitersubstrat, welches eine obere Ober­ fläche (1a) und eine Rückseitenoberfläche (1b) aufweist,
wobei die Rückseitenoberfläche (1b) der oberen Oberfläche (1a) gegenüberliegt;
einem Sourcegebiet (1) eines ersten Leitfähig­ keitstyps, welches sich in dem Substrat senkrecht von der oberen Oberfläche (1a) aus erstreckt;
einem Basisgebiet (3, 3a, 3b) eines zweiten Leitfä­ higkeitstyps, welches sich senkrecht von der oberen Ober­ fläche (1a) aus erstreckt, wobei das Basisgebiet (3, 3a, 3b) eine erste Oberfläche und eine zweite Oberfläche be­ sitzt, die zweite Oberfläche der ersten Oberfläche gegen­ überliegt und die erste Oberfläche des Basisgebiets (3, 3a, 3b) das Sourcegebiet (1) kontaktiert;
einem Driftgebiet (4, 4a, 4b) des ersten Leitfähig­ keitstyps, wobei das Driftgebiet (4, 4a, 4b) eine Stör­ stellenkonzentration aufweist, die niedriger als dieje­ nige des Sourcegebiets (1) ist und sich senkrecht von der oberen Oberfläche (1a) aus erstreckt und die zweite Ober­ fläche des Basisgebiets (3, 3a, 3b) kontaktiert;
einem Draingebiet (5, 5a, 5b), welches sich senk­ recht von der oberen Oberfläche (1a) aus in dem Driftge­ biet (4, 4a, 4b) erstreckt;
einer Gateisolierschicht (7, 7a, 7b), welche auf ei­ ner Oberfläche gebildet ist die einen Graben (6, 6a, 6b) definiert, wobei die Gateisolierschicht (7, 7a, 7b) sich senkrecht von der oberen Oberfläche (1a) aus erstreckt und sich in eine laterale Richtung von dem Sourcegebiet (1) aus zu dem Driftgebiet (4, 4a, 4b) durch das Basis­ gebiet (3, 3a, 3b) erstreckt; und
einer Gateelektrode (8, 8a, 8b), welche auf einer Oberfläche der Gateisolierschicht (7, 7a, 7b) derart ge­ bildet ist, daß dann, wenn eine Spannung an die Gateelek­ trode (8, 8a, 8b) angelegt wird, ein Kanalgebiet in der Nähe einer Oberfläche des Basisgebiets (3, 3a, 3b) be­ nachbart zu dem Graben (6, 6a, 6b) erzeugt wird, wobei der Fluß des Kanals in der lateralen Richtung auftritt.
2. Halbleiteranordnung mit:
einem Halbleitersubstrat, welches ein Sourcegebiet (1) eines ersten Leitfähigkeitstyps bildet, wobei das Halbleitersubstrat eine obere Oberfläche (1a) und eine Rückseitenoberfläche (1b) aufweist, wobei die Rückseiten­ oberfläche (1b) der oberen Oberfläche (1a) gegenüber­ liegt;
einem Basisgebiet (3, 3a, 3b) eines zweiten Leitfä­ higkeitstyps, wobei das Basisgebiet (3, 3a, 3b) sich senkrecht von der oberen Oberfläche (1a) aus in dem Substrat erstreckt;
einem Driftgebiet (4, 4a, 4b) des ersten Leitfähig­ keitstyps, wobei das Driftgebiet (4, 4a, 4b) eine Stör­ stellenkonzentration aufweist, welche niedriger als die­ jenige des Sourcegebiets (1) ist und sich senkrecht von der oberen Oberfläche (1a) aus innerhalb des Basisgebiets (3, 3a, 3b) erstreckt;
einem Draingebiet (5, 5a, 5b), welches sich senk­ recht von der oberen Oberfläche (1a) aus innerhalb des Driftgebiets (4, 4a, 4b) erstreckt;
einer Gateisolierschicht (7, 7a, 7b), welche auf ei­ ner Oberfläche gebildet ist, die einen Graben (6, 6a, 6b) definiert, wobei sich die Gateisolierschicht (7, 7a, 7b) senkrecht von der oberen Oberfläche (1a) aus erstreckt und sich in einer lateralen Richtung von dem Sourcegebiet (1) aus zu dem Driftgebiet (4, 4a, 4b) durch das Basisge­ biet (3, 3a, 3b) erstreckt; und
einer Gateelektrode (8, 8a, 8b), welche auf einer Oberfläche der Gateisolierschicht (7, 7a, 7b) derart ge­ bildet ist, daß dann, wenn eine Spannung an die Gateelek­ trode (8, 8a, 8b) angelegt wird, ein Kanalgebiet in der Nähe einer Oberfläche des Basisgebiets (3, 3a, 3b) be­ nachbart zu dem Graben (6, 6a, 6b) erzeugt wird, wobei der Fluß des Kanals in der lateralen Richtung auftritt.
3. Halbleiteranordnung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß das Draingebiet (5, 5a, 5b) als epitaxiale Aufwachsschicht des ersten Leitfähigkeitstyps ausgebildet ist, bei welcher zwei gegenüberliegende Teile der Aufwachsschicht (5, 5a, 5b) aufeinandertreffen.
4. Halbleiteranordnung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß das Draingebiet (5, 5a, 5b), das Driftgebiet (4, 4a, 4b) und das Basisgebiet (3, 3a, 3b) im wesentlichen homogene Störstellenkonzentrationen in der senkrechten Richtung und in der lateralen Richtung aufweisen.
5. Halbleiteranordnung nach Anspruch 1 oder 2, des weiteren gekennzeichnet durch eine Metallschicht (20), welche an einer Grenze zwischen dem Sourcegebiet (1) und dem Basisgebiet (3, 3a, 3b) eingebettet ist, um das Sourcegebiet (1) und das Basisgebiet (3, 3a, 3b) elek­ trisch zu verbinden.
6. Halbleiteranordnung nach Anspruch 1 oder 2, des weiteren gekennzeichnet durch:
eine erste Metallschicht (20), welche sich senkrecht von der oberen Oberfläche (1a) aus in etwa auf eine Tiefe des Draingebiets (5, 5a, 5b) an einer Grenze zwischen dem Sourcegebiet (1) und dem Basisgebiet (3, 3a, 3b) er­ streckt, um das Sourcegebiet (1) und das Basisgebiet (3, 3a, 3b) elektrisch zu verbinden; und
eine zweite Metallschicht (21), welche sich senk­ recht in dem Draingebiet (5, 5a, 5b) von der oberen Ober­ fläche (1a) aus in etwa auf die Tiefe des Draingebiets (5, 5a, 5b) erstreckt.
7. Halbleiteranordnung nach Anspruch 1 oder 2, des weiteren gekennzeichnet durch eine Metallschicht (30), welche auf der Rückseitenoberfläche (1b) gebildet ist, um das Sourcegebiet (1) und das Basisgebiet (3, 3a, 3b) elektrisch zu verbinden.
8. Halbleiteranordnung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß das Basisgebiet (3, 3a, 3b), das Driftgebiet (4, 4a, 4b), das Draingebiet (5, 5a, 5b), die Gateisolierschicht (7, 7a, 7b) und die Gateelektrode (8, 8a, 8b) Teile einer Zelle sind und die Zelle eine aus einer Mehrzahl von ähnlichen Zellen ist und eine Drain­ elektrode mit dem Draingebiet (5, 5a, 5b) jeder Zelle ver­ bunden ist, um eine Mehrzahl von Transistoren in einem Chip zu bilden.
9. Halbleiteranordnung mit:
einem Halbleitersubstrat, welches eine obere Ober­ fläche (1a) und eine Rückseitenoberfläche (1b) aufweist,
wobei die obere Oberfläche (1a) der Rückseitenoberfläche (1b) gegenüberliegt;
einem Sourcegebiet (1) eines ersten Leitfähig­ keitstyps, welches sich in dem Substrat senkrecht von der oberen Oberfläche (1a) aus erstreckt;
einem Basisgebiet (3, 3a, 3b) eines zweiten Leitfä­ higkeitstyps, welches sich senkrecht von der oberen Ober­ fläche (1a) aus erstreckt, wobei das Basisgebiet (3, 3a, 3b) eine erste Oberfläche und eine zweite Oberfläche be­ sitzt, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt, wobei die erste Oberfläche des Basisge­ biets (3, 3a, 3b) das Sourcegebiet (1) kontaktiert;
einem Driftgebiet (4, 4a, 4b) des ersten Leitfähig­ keitstyps, wobei das Driftgebiet (4, 4a, 4b) eine Stör­ stellenkonzentration besitzt, die kleiner als diejenige des Sourcegebiets (1) ist und sich senkrecht von der obe­ ren Oberfläche (1a) aus erstreckt und die zweite Oberflä­ che des Basisgebiets (3, 3a, 3b) kontaktiert;
einem Draingebiet (5, 5a, 5b), welches sich senk­ recht von der oberen Oberfläche (1a) aus in dem Driftge­ biet (4, 4a, 4b) erstreckt;
einer Gateisolierschicht (7, 7a, 7b), welche auf ei­ ner Oberfläche gebildet ist, die einen Graben (6, 6a, 6b) definiert, wobei die Gateisolierschicht (7, 7a, 7b) sich senkrecht von der oberen Oberfläche (1a) aus erstreckt und sich in einer lateralen Richtung von dem Sourcegebiet (1) aus zu dem Driftgebiet (4, 4a, 4b) durch das Basisge­ biet (3, 3a, 3b) erstreckt;
einer Gateelektrode (8, 8a, 8b), welche auf einer Oberfläche der Gateisolierschicht (7, 7a, 7b) gebildet ist; und
wenigstens einer RESURF-Schicht (50) des zweiten Leitfähigkeitstyps, wobei die RESURF-Schicht (50) sich senkrecht von der oberen Oberfläche (1a) aus in dem Driftgebiet (4, 4a, 4b) derart erstreckt, daß dann, wenn eine Spannung an die Gateelektrode (8, 8a, 8b) angelegt wird, ein Kanalgebiet in der Nähe einer Oberfläche des Basisgebiets (3, 3a, 3b) benachbart zu diesem Graben (6, 6a, 6b) erzeugt wird, wobei der Fluß des Kanals in der lateralen Richtung auftritt.
10. Halbleiteranordnung mit:
einem Halbleitersubstrat, welches ein Sourcegebiet (1) eines ersten Leitfähigkeitstyps bildet, wobei das Halbleitersubstrat eine obere Oberfläche (1a) und eine Rückseitenoberfläche (1b) besitzt, wobei die Rückseiten­ oberfläche (1b) der oberen Oberfläche (1a) gegenüber­ liegt;
einem Basisgebiet (3, 3a, 3b) eines zweiten Leitfä­ higkeitstyps, wobei das Basisgebiet (3, 3a, 3b) sich senkrecht von der oberen Oberfläche (1a) aus in dem Sub­ strat erstreckt;
einem Driftgebiet (4, 4a, 4b) des ersten Leitfähig­ keitstyps, wobei das Driftgebiet (4, 4a, 4b) eine Stör­ stellenkonzentration besitzt, die kleiner als diejenige des Sourcegebiets (1) ist und sich senkrecht von der obe­ ren Oberfläche (1a) aus innerhalb des Basisgebiets (3, 3a, 3b) erstreckt;
einem Draingebiet (5, 5a, 5b), welches sich senk­ recht von der oberen Oberfläche (1a) aus innerhalb des Driftgebiets (4, 4a, 4b) erstreckt;
einer Gateisolierschicht (7, 7a, 7b), welche auf ei­ ner Oberfläche gebildet ist, die einen Graben (6, 6a, 6b) definiert, wobei die Gateisolierschicht (7, 7a, 7b) sich senkrecht von der oberen Oberfläche (1a) aus erstreckt und sich in einer lateralen Richtung von dem Sourcegebiet (1) aus zu dem Driftgebiet (4, 4a, 4b) durch das Basisge­ biet (3, 3a, 3b) erstreckt;
einer Gateelektrode (8, 8a, 8b), welche auf einer Oberfläche der Gateisolierschicht (7, 7a, 7b) gebildet ist; und
wenigstens einer RESURF-Schicht (50) des zweiten Leitfähigkeitstyps, wobei die RESURF-Schicht (50) sich senkrecht von der oberen Oberfläche (1a) aus in dem Driftgebiet (4, 4a, 4b) derart erstreckt, daß dann, wenn eine Spannung an die Gateelektrode (8, 8a, 8b) angelegt wird, ein Kanalgebiet in der Nähe einer Oberfläche des Basisgebiets (3, 3a, 3b) benachbart zu dem Graben (6, 6a, 6b) erzeugt Wird, wobei der Fluß des Kanals in der late­ ralen Richtung auftritt.
11. Halbleiteranordnung nach Anspruch 9 oder 10, da­ durch gekennzeichnet, daß das Draingebiet (5, 5a, 5b), das Driftgebiet (4, 4a, 4b), das Basisgebiet (3, 3a, 3b) und die RESURF-Schicht (50) homogene Störstellenkonzen­ trationen in der senkrechten Richtung und in der latera­ len Richtung aufweisen.
12. Halbleiteranordnung nach Anspruch 9 oder 10, da­ durch gekennzeichnet, daß die RESURF-Schicht (50) eine aus einer Mehrzahl von RESURF-Schichten (50) ist, welche gebildet sind, um das Driftgebiet (4, 4a, 4b) mit Verar­ mungsschichten vollständig zu verarmen, welche jeweils auf den RESURF-Schichten (50) gebildet sind, wenn die Spannung nicht an die Gateelektrode (8, 8a, 8b) angelegt wird.
13. Halbleiteranordnung nach Anspruch 9 oder 10, da­ durch gekennzeichnet, daß die RESURF-Schicht (50) das Ba­ sisgebiet (3, 3a, 3b) kontaktiert.
14. Verfahren zur Herstellung einer Halbleiteranord­ nung mit den Schritten:
Bereitstellen eines Halbleitersubstrats, welches ein Sourcegebiet (1) eines ersten Leitfähigkeitstyps bildet und eine obere Oberfläche (1a) und eine Rückseitenober­ fläche (1b) besitzt, wobei die Rückseitenoberfläche (1b) der oberen Oberfläche (1a) gegenüberliegt;
Bilden eines ersten Grabens (2, 2a, 2b), welcher sich senkrecht von der oberen Oberfläche (1a) aus in ei­ nem vorbestimmten Bereich der oberen Oberfläche (1a) er­ streckt;
Auftragen einer Basisgebietsschicht (3, 3a, 3b) zur Bildung eines Basisgebiets (3, 3a, 3b) eines zweiten Leitfähigkeitstyps auf einer Oberfläche, welche einen er­ sten Graben (2, 2a, 2b) definiert, um den ersten Graben (2, 2a, 2b) teilweise zu füllen;
Auftragen einer Driftgebietsschicht (4, 4a, 4b) zur Bildung eines Driftgebiets (4, 4a, 4b) des ersten Leitfä­ higkeitstyps auf der Basisgebietsschicht (3, 3a, 3b) in dem ersten Graben (2, 2a, 2b), um den ersten Graben (2, 2a, 2b) weiter teilweise zu füllen;
Auftragen einer Draingebietsschicht (5, 5a, 5b) zur Bildung eines Draingebiets (5, 5a, 5b) des ersten Leitfä­ higkeitstyps auf der Driftgebietsschicht (4, 4a, 4b) in dem ersten Graben (2, 2a, 2b);
Polieren der Basisgebietsschicht (3, 3a, 3b), der Driftgebietsschicht (4, 4a, 4b) und der Draingebiets­ schicht (5, 5a, 5b);
Bilden eines zweiten Grabens (6, 6a, 6b), welcher sich senkrecht von der oberen Oberfläche (1a) aus er­ streckt und sich lateral von dem Sourcegebiet (1) aus zu dem Driftgebiet (4, 4a, 4b) durch das Basisgebiet (3, 3a, 3b) erstreckt;
Bilden einer Gateisolierschicht (7, 7a, 7b) auf ei­ ner Oberfläche, welche den zweiten Graben (6, 6a, 6b) de­ finiert; und
Bilden einer Gateelektrode (8, 8a, 8b) auf einer Oberfläche der Gateisolierschicht (7, 7a, 7b).
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