JP2894820B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電力用絶縁ゲート型電界効果トランジスタ
（以下、パワーMOS FETと記す）単体を有する個別半導
体装置あるいはパワーMOS FETを組み込んだMOS集積回路
などの半導体装置に係り、特に断面Ｕ字状の溝（トレン
チ）構造を有する縦型のパワーMOS FETの構造に関す
る。
（以下、パワーMOS FETと記す）単体を有する個別半導
体装置あるいはパワーMOS FETを組み込んだMOS集積回路
などの半導体装置に係り、特に断面Ｕ字状の溝（トレン
チ）構造を有する縦型のパワーMOS FETの構造に関す
る。
（従来の技術） パワーMOS FETは、微細加工技術の進歩により低オン
抵抗化の動きが急速に進んでいる。特に、低耐圧の60V
〜100VクラスのパワーMOS FETは、低オン抵抗化の傾向
が顕著であり、現在では、フォトレジスト上の制約から
セルサイズの縮小に限界がみえている平面構造の拡散自
己整合（DSA;Diffusion Self Alignment）タイプを更に
一歩進め、IEDM（International Electron Devices Mee
ting）86−638などの文献に開示されているように、セ
ルサイズをより小型化できるトレンチ構造を有する縦型
パワーMOS FETの開発が進められている。
抵抗化の動きが急速に進んでいる。特に、低耐圧の60V
〜100VクラスのパワーMOS FETは、低オン抵抗化の傾向
が顕著であり、現在では、フォトレジスト上の制約から
セルサイズの縮小に限界がみえている平面構造の拡散自
己整合（DSA;Diffusion Self Alignment）タイプを更に
一歩進め、IEDM（International Electron Devices Mee
ting）86−638などの文献に開示されているように、セ
ルサイズをより小型化できるトレンチ構造を有する縦型
パワーMOS FETの開発が進められている。
第６図は、従来の縦型パワーMOS FET（例えばＮチャ
ネルトランジスタ）における一部のセル領域を斜め方向
から見た断面構造を示しており、単位セルの平面パター
ンを第７図に示している。
ネルトランジスタ）における一部のセル領域を斜め方向
から見た断面構造を示しており、単位セルの平面パター
ンを第７図に示している。
このパワーMOS FETにおいて、lSは単一セルの長さで
あり、lS×lSのセルサイズを有する単位セルのパワーMO
S FETが縦横に規則正しく多数配設されており、各セル
は、第１導電型（本例ではN+型）のシリコンからなる半
導体基板10の主面に設けられている。ここで、11は上記
N+型の半導体基板10の主面に設けられた低不純物濃度を
有するＮ型の第１の半導体層（エピタキシャル層、ドレ
イン領域）、12はこのエピタキシャル層11の上面に拡散
によって設けられた第２導電型（本例ではＰ型）の第２
の半導体層（チャネル形成層）、13…はこのチャネル形
成層12の表層部に格子状に設けられたN+型の第３の半導
体層（ソース領域）、14はこのソース領域13の中央部表
面から前記チャネル形成層12の一部を貫いて前記エピタ
キシャル層11に達するように設けられた格子状のパター
ンを有する幅１μｍ、深さ４μｍのトレンチ、15はこの
トレンチ14の内壁面に形成されたゲート酸化膜、Ｇはこ
のゲート絶縁膜15上で上記トレンチ14を埋めるように設
けられたゲート電極、17はこのゲート電極Ｇ上を覆うと
共に前記トレンチ14の端部から僅かに張り出して前記ソ
ース領域13の一部を覆うように設けられた絶縁膜、Ｓは
この絶縁膜17上および前記ソース領域13の露出表面上お
よび前記チャネル形成層12の露出表面上に設けられたソ
ース電極、Ｄは前記半導体基板10の裏面に設けられたド
レイン電極である。この場合、ソース電極Ｓおよびドレ
イン電極Ｄは各セルに対して一体的に設けられ、各セル
のゲート電極Ｇは共通に接続されているので、各セルは
並列に接続されている。
あり、lS×lSのセルサイズを有する単位セルのパワーMO
S FETが縦横に規則正しく多数配設されており、各セル
は、第１導電型（本例ではN+型）のシリコンからなる半
導体基板10の主面に設けられている。ここで、11は上記
N+型の半導体基板10の主面に設けられた低不純物濃度を
有するＮ型の第１の半導体層（エピタキシャル層、ドレ
イン領域）、12はこのエピタキシャル層11の上面に拡散
によって設けられた第２導電型（本例ではＰ型）の第２
の半導体層（チャネル形成層）、13…はこのチャネル形
成層12の表層部に格子状に設けられたN+型の第３の半導
体層（ソース領域）、14はこのソース領域13の中央部表
面から前記チャネル形成層12の一部を貫いて前記エピタ
キシャル層11に達するように設けられた格子状のパター
ンを有する幅１μｍ、深さ４μｍのトレンチ、15はこの
トレンチ14の内壁面に形成されたゲート酸化膜、Ｇはこ
のゲート絶縁膜15上で上記トレンチ14を埋めるように設
けられたゲート電極、17はこのゲート電極Ｇ上を覆うと
共に前記トレンチ14の端部から僅かに張り出して前記ソ
ース領域13の一部を覆うように設けられた絶縁膜、Ｓは
この絶縁膜17上および前記ソース領域13の露出表面上お
よび前記チャネル形成層12の露出表面上に設けられたソ
ース電極、Ｄは前記半導体基板10の裏面に設けられたド
レイン電極である。この場合、ソース電極Ｓおよびドレ
イン電極Ｄは各セルに対して一体的に設けられ、各セル
のゲート電極Ｇは共通に接続されているので、各セルは
並列に接続されている。
このような縦型パワーMOS FETは、幅１μｍのトレン
チ14内にゲート電極Ｇを埋込む構造を有するので、セル
サイズを10μｍ×10μｍ以下とすることができ、オン抵
抗を極めて小さく（1.8mΩ・cm-2程度）することができ
るようになってきた。
チ14内にゲート電極Ｇを埋込む構造を有するので、セル
サイズを10μｍ×10μｍ以下とすることができ、オン抵
抗を極めて小さく（1.8mΩ・cm-2程度）することができ
るようになってきた。
ここで、上記パワーMOS FETの動作原理を述べてお
く。即ち、ソース電極Ｓを接地し、ドレイン電極Ｄおよ
びゲート電極Ｇに正の電圧を印加する。このような順バ
イアスの時、ゲート電圧を上げていくと、チャネル形成
層12のうちのゲート電極Ｇに対向するトレンチ側面領域
（チャネル部）がＮ型に反転して反転層となり、ソース
領域Ｓから反転層直下のエピタキシャル層11領域に電子
が流れる。
く。即ち、ソース電極Ｓを接地し、ドレイン電極Ｄおよ
びゲート電極Ｇに正の電圧を印加する。このような順バ
イアスの時、ゲート電圧を上げていくと、チャネル形成
層12のうちのゲート電極Ｇに対向するトレンチ側面領域
（チャネル部）がＮ型に反転して反転層となり、ソース
領域Ｓから反転層直下のエピタキシャル層11領域に電子
が流れる。
ところで、上記したような縦型パワーMOS FETの構造
のままで実際に形成した場合、次に述べるような特性上
の不具合が発生することが分った。
のままで実際に形成した場合、次に述べるような特性上
の不具合が発生することが分った。
即ち、トレンチ14の側面の凸状のコーナー部Ａ″とそ
の他の部分Ｂ″とでゲート酸化膜15の厚さおよび膜質が
異なるという現象が生じ、その結果、閾値電圧VTH、出
力特性（IDS、｜YfS｜）が上記Ａ″部とＢ″部とで異な
ることになり、特性面で様々なアンバランスを引き起こ
すことになり、好ましくない。また、トレンチ14の側面
のコーナー部が凹状の場合でも上記と同様の結果とな
り、しかも、トレンチ14の側面の凹凸部に形成されるゲ
ート酸化膜は膜質が悪く、この部分をMOS FETのゲート
酸化膜として使用する場合には信頼性上の不具合（例え
ば高温逆バイアス寿命試験における閾値電圧VTHの劣
化、リーク電流の増大など）が発生する。
の他の部分Ｂ″とでゲート酸化膜15の厚さおよび膜質が
異なるという現象が生じ、その結果、閾値電圧VTH、出
力特性（IDS、｜YfS｜）が上記Ａ″部とＢ″部とで異な
ることになり、特性面で様々なアンバランスを引き起こ
すことになり、好ましくない。また、トレンチ14の側面
のコーナー部が凹状の場合でも上記と同様の結果とな
り、しかも、トレンチ14の側面の凹凸部に形成されるゲ
ート酸化膜は膜質が悪く、この部分をMOS FETのゲート
酸化膜として使用する場合には信頼性上の不具合（例え
ば高温逆バイアス寿命試験における閾値電圧VTHの劣
化、リーク電流の増大など）が発生する。
そこで、トレンチ14の側面でのゲート酸化膜の不具合
を防止するために、トレンチ14の側面のコーナー部の形
状を滑らかに丸めるように工夫することが考えられる
が、この方法は、改善効果が低く、微細化を進める上で
も大きな制約となってくる。
を防止するために、トレンチ14の側面のコーナー部の形
状を滑らかに丸めるように工夫することが考えられる
が、この方法は、改善効果が低く、微細化を進める上で
も大きな制約となってくる。
（発明が解決しようとする課題） 上記したように超低オン抵抗化を図った従来の縦型パ
ワーMOS FETは、トレンチの側面のコーナー部とその他
の部分とでゲート酸化膜の厚さおよび膜質が異なり、特
性面で様々なアンバランスを引き起こしたり、信頼性上
の不具合が発生するという問題がある。
ワーMOS FETは、トレンチの側面のコーナー部とその他
の部分とでゲート酸化膜の厚さおよび膜質が異なり、特
性面で様々なアンバランスを引き起こしたり、信頼性上
の不具合が発生するという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、超低オン抵抗を有すると共に信頼性が高
く、特性面で安定な良質な縦型パワーMOS FETを有する
半導体装置を提供することにある。
その目的は、超低オン抵抗を有すると共に信頼性が高
く、特性面で安定な良質な縦型パワーMOS FETを有する
半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、第１導電型の半導体基板と、この半導体基
板の主面に設けられた低不純物濃度を有するドレイン領
域用の第１導電型の第１の半導体層と、この第１の半導
体層の上面に設けられたチャネル領域形成用の第２導電
型の第２の半導体層と、この第２の半導体層の表層部の
一部に設けられたソース領域用の第１導電型の第３の半
導体層と、この第３の半導体層の表面から前記第２の半
導体の一部を貫いて前記第１の半導体層に達するように
設けられて前記第２の半導体層を複数に分割する、コー
ナー部を有する表面形状の溝と、上記溝の内壁面に形成
されたゲート絶縁膜と、このゲート絶縁膜上で前記溝を
埋めるように設けられたゲート電極と、このゲート電極
上を覆うように設けられた絶縁膜と、この絶縁膜上およ
び前記第３の半導体層の露出表面上ならびに前記第２の
半導体層の露出表面上に設けられたソース電極と、前記
半導体基板の裏面に設けられたドレイン電極とを備えた
縦型の電力用絶縁ゲート型電界効果トランジスタを有す
る半導体装置において、前記溝のコーナー部には、表面
から深さ方向に渡って、絶縁ゲート型電界効果トランジ
スタとして機能しない領域が形成されていることを特徴
とする。
板の主面に設けられた低不純物濃度を有するドレイン領
域用の第１導電型の第１の半導体層と、この第１の半導
体層の上面に設けられたチャネル領域形成用の第２導電
型の第２の半導体層と、この第２の半導体層の表層部の
一部に設けられたソース領域用の第１導電型の第３の半
導体層と、この第３の半導体層の表面から前記第２の半
導体の一部を貫いて前記第１の半導体層に達するように
設けられて前記第２の半導体層を複数に分割する、コー
ナー部を有する表面形状の溝と、上記溝の内壁面に形成
されたゲート絶縁膜と、このゲート絶縁膜上で前記溝を
埋めるように設けられたゲート電極と、このゲート電極
上を覆うように設けられた絶縁膜と、この絶縁膜上およ
び前記第３の半導体層の露出表面上ならびに前記第２の
半導体層の露出表面上に設けられたソース電極と、前記
半導体基板の裏面に設けられたドレイン電極とを備えた
縦型の電力用絶縁ゲート型電界効果トランジスタを有す
る半導体装置において、前記溝のコーナー部には、表面
から深さ方向に渡って、絶縁ゲート型電界効果トランジ
スタとして機能しない領域が形成されていることを特徴
とする。
（作用） 従来は不具合が生じていたトレンチのコーナー部に
は、表面から深さ方向に渡って、MOS FETして機能しな
い領域が形成されており、トレンチのコーナー部以外に
のみ均一なチャネルを形成することが可能になるので、
超低オン抵抗を有すると共に信頼性が高く、特性面で安
定な良質な縦型パワーMOS FETが得られる。
は、表面から深さ方向に渡って、MOS FETして機能しな
い領域が形成されており、トレンチのコーナー部以外に
のみ均一なチャネルを形成することが可能になるので、
超低オン抵抗を有すると共に信頼性が高く、特性面で安
定な良質な縦型パワーMOS FETが得られる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、個別半導体装置あるいはMOS集積回路に形
成される第１実施例に係る縦型パワーMOS FETの単位セ
ルの平面パターンを示しており、この縦型パワーMOS FE
Tは、第６図および第７図を参照して前述した従来の縦
型パワーMOS FET断面構造および平面パターンとほぼ同
様であるが、前記溝はコーナー部を有する表面形状を有
し、このコーナー部には、表面から深さ方向に渡って、
MOS FETとして機能しない領域が形成されている点が異
なり、その他は同じであるので第６図中と同じ符号を付
している。
成される第１実施例に係る縦型パワーMOS FETの単位セ
ルの平面パターンを示しており、この縦型パワーMOS FE
Tは、第６図および第７図を参照して前述した従来の縦
型パワーMOS FET断面構造および平面パターンとほぼ同
様であるが、前記溝はコーナー部を有する表面形状を有
し、このコーナー部には、表面から深さ方向に渡って、
MOS FETとして機能しない領域が形成されている点が異
なり、その他は同じであるので第６図中と同じ符号を付
している。
上記したように溝のコーナー部におけるMOS FETとし
て機能しない領域の一具体例としては、トレンチ14によ
ってチャネル形成層12が分割されたセルパターンのコー
ナー部には前記ソース領域13を形成しなければよく、こ
の場合の第１図の縦型パワーMOS FETの形成方法の一例
について第２図（ａ）乃至（ｅ）を参照しながら簡単に
説明する。
て機能しない領域の一具体例としては、トレンチ14によ
ってチャネル形成層12が分割されたセルパターンのコー
ナー部には前記ソース領域13を形成しなければよく、こ
の場合の第１図の縦型パワーMOS FETの形成方法の一例
について第２図（ａ）乃至（ｅ）を参照しながら簡単に
説明する。
まず、第２図（ａ）に示すように、不純物濃度が1018
cm-3で厚さ150μｍのN+型のシリコンからなる半導体基
板10の主面に、不純物濃度が５×1015cm-3で厚さが約10
μｍのＮ型のエピタキシャル層11をエピタキシャル成長
により形成する。さらに、このエピタキシャル層11上
に、不純物濃度が1017cm-3程度で厚さが約２μｍのＰ型
のチャネル形成層12を拡散によって形成する。引き続
き、PEP（光触刻プロセス）工程およびイオン注入法を
用いて、チャネル形成層12の表層部に不純物濃度が1020
cm-3程度で厚さ0.5μｍのN+型のソース領域13を格子状
に設ける。この場合、特にチャネル形成層12の露出部
Ｃ″とトレンチ形成予定領域の交差部Ａ″にはソース領
域13を形成しないことが重要である。
cm-3で厚さ150μｍのN+型のシリコンからなる半導体基
板10の主面に、不純物濃度が５×1015cm-3で厚さが約10
μｍのＮ型のエピタキシャル層11をエピタキシャル成長
により形成する。さらに、このエピタキシャル層11上
に、不純物濃度が1017cm-3程度で厚さが約２μｍのＰ型
のチャネル形成層12を拡散によって形成する。引き続
き、PEP（光触刻プロセス）工程およびイオン注入法を
用いて、チャネル形成層12の表層部に不純物濃度が1020
cm-3程度で厚さ0.5μｍのN+型のソース領域13を格子状
に設ける。この場合、特にチャネル形成層12の露出部
Ｃ″とトレンチ形成予定領域の交差部Ａ″にはソース領
域13を形成しないことが重要である。
次に、第２図（ｂ）に示すように、ドライエッチン
グ、例えばRIE（反応性イオンエッチング）法により、
ウェハ20のソース領域13の中央部表面から前記チャネル
形成層12の一部を貫いて前記エピタキシャル層11に達す
るように、幅１μｍ、深さ４μｍのトレンチ14を形成す
る。この場合、トレンチ14をソース領域13の中央に沿っ
て設けるので、トレンチ14は格子状のパターンを有する
ことになる。ここで、図中、21は例えば熱酸化膜、窒化
膜、CVD（気相成長）酸化膜が順次形成された積層膜で
ある。
グ、例えばRIE（反応性イオンエッチング）法により、
ウェハ20のソース領域13の中央部表面から前記チャネル
形成層12の一部を貫いて前記エピタキシャル層11に達す
るように、幅１μｍ、深さ４μｍのトレンチ14を形成す
る。この場合、トレンチ14をソース領域13の中央に沿っ
て設けるので、トレンチ14は格子状のパターンを有する
ことになる。ここで、図中、21は例えば熱酸化膜、窒化
膜、CVD（気相成長）酸化膜が順次形成された積層膜で
ある。
次に、第２図（ｃ）に示すように、ウェハ20上の主面
全域に厚さ500ÅのSiO2膜15を形成する。これによりト
レンチ14の内壁面を覆うようにゲート酸化膜15が形成さ
れる。引き続き、リンがドープされたポリシリコン膜16
をトレンチ14が十分に埋まるまで堆積する。このポリシ
リコン膜16は後でゲート電極Ｇとして用いられるので、
低抵抗であることが望ましく、上記ポリシリコン膜16を
堆積した後で高濃度の不純物をドープしてもよい。
全域に厚さ500ÅのSiO2膜15を形成する。これによりト
レンチ14の内壁面を覆うようにゲート酸化膜15が形成さ
れる。引き続き、リンがドープされたポリシリコン膜16
をトレンチ14が十分に埋まるまで堆積する。このポリシ
リコン膜16は後でゲート電極Ｇとして用いられるので、
低抵抗であることが望ましく、上記ポリシリコン膜16を
堆積した後で高濃度の不純物をドープしてもよい。
次に、第２図（ｄ）に示すように、トレンチ14内にゲ
ート電極Ｇとなるポリシリコン膜を残すようにポリシリ
コン膜16をエッチバックする。
ート電極Ｇとなるポリシリコン膜を残すようにポリシリ
コン膜16をエッチバックする。
次に、第２図（ｅ）に示すように、全面に厚さ6000Å
のPSG（リンシリケートガラス）膜からなる絶縁膜17をC
VD法により堆積し、PEP工程により上記絶縁膜17の一部
（チャネル形成層12上の全部およびソース領域13上の一
部）にコンタクト孔を開口する。これにより、ゲート電
極Ｇ上およびトレンチ14の端部から僅かに張り出してソ
ース領域13上の一部を覆うように絶縁膜17が設けられ
る。この後、全面に厚さ４μｍのアルミニウム（Al）あ
るいはアルミニウム・シリコン合金（Al−Si）からなる
ソース電極Ｓを蒸着する。さらに、前記半導体基板10の
裏面にもドレイン電極Ｄを形成し、第１図に示したよう
な縦型パワーMOS FETを得る。
のPSG（リンシリケートガラス）膜からなる絶縁膜17をC
VD法により堆積し、PEP工程により上記絶縁膜17の一部
（チャネル形成層12上の全部およびソース領域13上の一
部）にコンタクト孔を開口する。これにより、ゲート電
極Ｇ上およびトレンチ14の端部から僅かに張り出してソ
ース領域13上の一部を覆うように絶縁膜17が設けられ
る。この後、全面に厚さ４μｍのアルミニウム（Al）あ
るいはアルミニウム・シリコン合金（Al−Si）からなる
ソース電極Ｓを蒸着する。さらに、前記半導体基板10の
裏面にもドレイン電極Ｄを形成し、第１図に示したよう
な縦型パワーMOS FETを得る。
上記実施例の縦型パワーMOS FETによれば、基本的に
は前述した従来の縦型パワーMOS FETと同様の動作が得
られるが、従来の縦型パワーMOS FETの技術の延長上で
ソースPEP工程のマスク変更によって単にソース領域13
の拡散形状を変更するだけで（新規な技術を必要としな
いで）、従来は不具合が生じていたトレンチ14のコーナ
ー部にMOS FETとして機能しない領域を形成し、トレン
チ14のコーナー部以外にのみ均一なチャネル部を形成す
ることが可能になるので、超低オン抵抗を有すると共に
信頼性が高く、特性面で安定な良質な縦型パワーMOS FE
Tが得られる。
は前述した従来の縦型パワーMOS FETと同様の動作が得
られるが、従来の縦型パワーMOS FETの技術の延長上で
ソースPEP工程のマスク変更によって単にソース領域13
の拡散形状を変更するだけで（新規な技術を必要としな
いで）、従来は不具合が生じていたトレンチ14のコーナ
ー部にMOS FETとして機能しない領域を形成し、トレン
チ14のコーナー部以外にのみ均一なチャネル部を形成す
ることが可能になるので、超低オン抵抗を有すると共に
信頼性が高く、特性面で安定な良質な縦型パワーMOS FE
Tが得られる。
第３図乃至第５図は、それぞれ本発明に係る縦型パワ
ーMOS FETの他の実施例を示している。
ーMOS FETの他の実施例を示している。
即ち、第３図に示す縦型パワーMOS FETは、第１図に
示した縦型パワーMOS FETと比べて、前記トレンチ14に
よって前記チャネル形成層12が分割されたセルパターン
の各コーナー部にP+型の第４の半導体層30が拡散によっ
て形成されている点が異なり、その他は同じであるので
第１図中と同じ符号を付している。
示した縦型パワーMOS FETと比べて、前記トレンチ14に
よって前記チャネル形成層12が分割されたセルパターン
の各コーナー部にP+型の第４の半導体層30が拡散によっ
て形成されている点が異なり、その他は同じであるので
第１図中と同じ符号を付している。
この縦型パワーMOS FETによっても、トレンチ14の側
面のコーナー部はMOS FETとしての動作が阻止されるの
で、第１図の縦型パワーMOS FETと同様の効果が得られ
る。なお、セルパターンの各コーナー部には、ソース領
域13が形成されていてもいなくてもよい。
面のコーナー部はMOS FETとしての動作が阻止されるの
で、第１図の縦型パワーMOS FETと同様の効果が得られ
る。なお、セルパターンの各コーナー部には、ソース領
域13が形成されていてもいなくてもよい。
また、第４図に示す縦型パワーMOS FETは、第１図に
示した縦型パワーMOS FETと比べて、前記トレンチ14に
よって前記チャネル形成層12が分割されたセルパターン
は略長方形であり、このセルパターンのコーナー部以外
の長辺側にのみ前記ソース領域13が形成されている（短
辺側にはソース領域13が形成されていない）点が異な
り、その他は同じであるので第１図中と同じ符号を付し
ている。
示した縦型パワーMOS FETと比べて、前記トレンチ14に
よって前記チャネル形成層12が分割されたセルパターン
は略長方形であり、このセルパターンのコーナー部以外
の長辺側にのみ前記ソース領域13が形成されている（短
辺側にはソース領域13が形成されていない）点が異な
り、その他は同じであるので第１図中と同じ符号を付し
ている。
この縦型パワーMOS FETによれば、第１図の縦型パワ
ーMOS FETと同様の効果が得られるほか、均一なチャネ
ル幅を効率よく確保することができる。
ーMOS FETと同様の効果が得られるほか、均一なチャネ
ル幅を効率よく確保することができる。
また、第５図に示す縦型パワーMOS FETは、第１図に
示した縦型パワーMOS FETと比べて、前記トレンチ14が
構造的に各々分離独立しており、互いに独立に各トレン
チ14内にそれぞれ形成されたゲート電極Ｇ相互を電気的
に接続する例えば不純物がドープされたポリシリコンか
らなるゲート配線51が設けられ、このゲート配線51の直
下には寄生素子動作を防ぐために前記ソース領域13が形
成されていない点が異なり、その他は同じであるので第
１図中と同じ符号を付している。
示した縦型パワーMOS FETと比べて、前記トレンチ14が
構造的に各々分離独立しており、互いに独立に各トレン
チ14内にそれぞれ形成されたゲート電極Ｇ相互を電気的
に接続する例えば不純物がドープされたポリシリコンか
らなるゲート配線51が設けられ、このゲート配線51の直
下には寄生素子動作を防ぐために前記ソース領域13が形
成されていない点が異なり、その他は同じであるので第
１図中と同じ符号を付している。
この縦型パワーMOS FETにおいても、トレンチ14の側
面のゲート酸化膜15の膜厚および膜質の不均一があって
も、トレンチ14の側面のコーナー部はMOS FETとしての
機能が抑制されているので、第１図の縦型パワーMOS FE
Tと同様の効果が得られる。
面のゲート酸化膜15の膜厚および膜質の不均一があって
も、トレンチ14の側面のコーナー部はMOS FETとしての
機能が抑制されているので、第１図の縦型パワーMOS FE
Tと同様の効果が得られる。
［発明の効果］ 上述したように本発明によれば、超低オン抵抗を有す
ると共に信頼性が高く、特性面で安定な良質な縦型パワ
ーMOS FETを有する半導体装置を実現することができ
る。
ると共に信頼性が高く、特性面で安定な良質な縦型パワ
ーMOS FETを有する半導体装置を実現することができ
る。
第１図は本発明の一実施例に係る縦型パワーMOS FETの
単位セルを示す平面図、断面図、第２図（ａ）乃至
（ｅ）は第１図の縦型パワーMOS FETの形成方法の一例
を模式的に示す斜視図および断面図、第３図は本発明の
他の実施例に係る縦型パワーMOS FETを示す斜視図、第
４図および第５図はそれぞれ本発明のさらに他の実施例
に係る縦型パワーMOS FETを示す平面図、第６図は縦型
パワーMOS FETにおける一部のセル領域を取り出して一
部断面で示す斜視図、第７図は従来の縦型パワーMOS FE
Tの単位セルを示す平面図である。 10…N+型の半導体基板、11…Ｎ型の第１の半導体層（エ
ピタキシャル層、ドレイン領域）、12…Ｐ型の第２の半
導体層（チャネル形成層）、13…N+型の第３の半導体層
（ソース領域）、14…トレンチ、15…ゲート酸化膜、16
…ポリシリコン膜、17…絶縁膜、Ｇ…ゲート電極、Ｓ…
ソース電極、Ｄ…ドレイン電極、20…ウェハ、30…P+型
の第４の半導体層、51…ゲート配線。
単位セルを示す平面図、断面図、第２図（ａ）乃至
（ｅ）は第１図の縦型パワーMOS FETの形成方法の一例
を模式的に示す斜視図および断面図、第３図は本発明の
他の実施例に係る縦型パワーMOS FETを示す斜視図、第
４図および第５図はそれぞれ本発明のさらに他の実施例
に係る縦型パワーMOS FETを示す平面図、第６図は縦型
パワーMOS FETにおける一部のセル領域を取り出して一
部断面で示す斜視図、第７図は従来の縦型パワーMOS FE
Tの単位セルを示す平面図である。 10…N+型の半導体基板、11…Ｎ型の第１の半導体層（エ
ピタキシャル層、ドレイン領域）、12…Ｐ型の第２の半
導体層（チャネル形成層）、13…N+型の第３の半導体層
（ソース領域）、14…トレンチ、15…ゲート酸化膜、16
…ポリシリコン膜、17…絶縁膜、Ｇ…ゲート電極、Ｓ…
ソース電極、Ｄ…ドレイン電極、20…ウェハ、30…P+型
の第４の半導体層、51…ゲート配線。
Claims (5)
- 【請求項１】第１導電型の半導体基板と、 この半導体基板の主面に設けられた低不純物濃度を有す
るドレイン領域用の第１導電型の第１の半導体層と、 この第１の半導体層の上面に設けられたチャネル領域形
成用の第２導電型の第２の半導体層と、 この第２の半導体層の表層部の一部に設けられたソース
領域用の第１導電型の第３の半導体層と、 この第３の半導体層の表面から前記第２の半導体層の一
部を貫いて前記第１の半導体層に達するように設けられ
て前記第２の半導体層を複数に分割する、コーナー部を
有する表面形状の溝と、 上記溝の内壁面に形成されたゲート絶縁膜と、 このゲート絶縁膜上で前記溝を埋めるように設けられた
ゲート電極と、 このゲート電極上を覆うように設けられた絶縁膜と、 この絶縁膜上および前記第３の半導体層の露出面上なら
びに前記第２の半導体層の露出面上に設けられたソース
電極と、 前記半導体基板の裏面に設けられたドレイン電極とを備
えた縦型の電力用絶縁ゲート型電界効果トランジスタを
有する半導体装置において、 前記溝のコーナー部には、表面から深さ方向に渡って絶
縁ゲート型電界効果トランジスタとして機能しない領域
が形成されていることを特徴とする半導体装置。 - 【請求項２】前記溝によって前記第２の半導体層が分割
されたセルパターンを有し、前記溝のコーナー部に形成
されている絶縁ゲート型電界効果トランジスタとして機
能しない領域は、前記ソース領域用の第１導電型の第３
半導体層が形成されていない領域であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記溝のコーナー部に形成されている絶縁
ゲート型電界効果トランジスタとして機能しない領域に
は高不純物濃度を有する第２導電型の第４の半導体層が
形成されていることを特徴とする請求項１または２記載
の半導体装置。 - 【請求項４】前記溝によって前記第２の半導体層が分割
されたセルパターンを有し、このセルパターンは略長方
形であり、このセルパターンのコーナー部以外の長辺側
にのみ前記ソース領域用の第１導電型の第３半導体層が
形成されており、前記溝のコーナー部に形成されている
絶縁ゲート型電界効果トランジスタとして機能しない領
域は、この第３半導体層が形成されていない領域の一部
であることを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記溝が構造的に各々分離独立しており、
互いに独立に各溝内にそれぞれ形成されたゲート電極相
互を電気的に接続する配線が設けられ、この配線の直下
には前記ソース領域用の第１導電型の第３の半導体層が
形成されておらず、前記溝のコーナー部に形成されてい
る絶縁ゲート型電界効果トランジスタとして機能しない
領域は、この第３半導体層が形成されていない領域の一
部であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285781A JP2894820B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285781A JP2894820B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162572A JPH04162572A (ja) | 1992-06-08 |
| JP2894820B2 true JP2894820B2 (ja) | 1999-05-24 |
Family
ID=17695987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285781A Expired - Lifetime JP2894820B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894820B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445036B1 (en) | 1999-08-23 | 2002-09-03 | Nec Corporation | Semiconductor device having trench-structured rectangular unit cells |
| JP2022529411A (ja) * | 2019-12-13 | 2022-06-22 | 華潤微電子（重慶）有限公司 | トレンチ型電界効果トランジスタの構造及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3307785B2 (ja) * | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| GB9906247D0 (en) * | 1999-03-18 | 1999-05-12 | Koninkl Philips Electronics Nv | An electronic device comprising a trench gate field effect device |
| JP3356162B2 (ja) | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US6838735B1 (en) * | 2000-02-24 | 2005-01-04 | International Rectifier Corporation | Trench FET with non overlapping poly and remote contact therefor |
| JP3534084B2 (ja) | 2001-04-18 | 2004-06-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US7279743B2 (en) * | 2003-12-02 | 2007-10-09 | Vishay-Siliconix | Closed cell trench metal-oxide-semiconductor field effect transistor |
| JP5528076B2 (ja) * | 2009-12-03 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5568036B2 (ja) | 2011-03-09 | 2014-08-06 | トヨタ自動車株式会社 | Ｉｇｂｔ |
| DE112013006905B4 (de) * | 2013-04-02 | 2017-09-21 | Toyota Jidosha Kabushiki Kaisha | IGBT mit Verwendung einer Grabengateelektrode |
| JP6192686B2 (ja) * | 2015-07-02 | 2017-09-06 | 株式会社豊田中央研究所 | 半導体装置 |
| JP6866792B2 (ja) * | 2017-07-21 | 2021-04-28 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP7107718B2 (ja) * | 2018-03-28 | 2022-07-27 | 株式会社デンソー | スイッチング素子の製造方法 |
-
1990
- 1990-10-25 JP JP2285781A patent/JP2894820B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445036B1 (en) | 1999-08-23 | 2002-09-03 | Nec Corporation | Semiconductor device having trench-structured rectangular unit cells |
| JP2022529411A (ja) * | 2019-12-13 | 2022-06-22 | 華潤微電子（重慶）有限公司 | トレンチ型電界効果トランジスタの構造及びその製造方法 |
| EP3933895A4 (en) * | 2019-12-13 | 2022-08-24 | China Resources Microelectronics (Chongqing) Co., Ltd | STRUCTURE OF TRENCHED FIELD EFFECT TRANSISTOR AND METHOD OF FABRICATION THEREOF |
| US20220302308A1 (en) * | 2019-12-13 | 2022-09-22 | China Resources Microelectronics (Chongqing) Co., Ltd) | Trench field effect transistor structure and manufacturing method for same |
| US11652170B2 (en) * | 2019-12-13 | 2023-05-16 | China Resources Microelectronics (Chongqing) Co., Ltd. | Trench field effect transistor structure free from contact hole |
| JP7368493B2 (ja) | 2019-12-13 | 2023-10-24 | 華潤微電子（重慶）有限公司 | トレンチ型電界効果トランジスタの構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162572A (ja) | 1992-06-08 |
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