JP2008078396A - 半導体装置 - Google Patents

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Abstract

【課題】本発明の課題は、コンタクトホールの凹形状が電極表面に反映されない半導体装置を提供することである。
【解決手段】本発明のＭＯＳＦＥＴダイ１００は、ＰＳＧ等からなる層間絶縁膜３に設けれられたコンタクトホール４内に形成されたＷからなる埋め込み電極部１０２と、その上に形成されたＡｌからなる下層電極層５と、その上に形成されたＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６とを備えたソース電極１０１を有している。
【選択図】図1

Description

本発明は、半導体装置に関し、特に、異種金属層の積層体からなる上層電極層を備える電極を有する半導体装置に関する。
従来の半導体装置の一例としてのパワーＭＯＳＦＥＴを図４に示す。
尚、図４は半導体パッケージに組み込まれた状態のパワーＭＯＳＦＥＴの側断面図およびその要部拡大図を示す。
図４において、１は半導体パッケージ、８ａ，８ｂは端子、９ａは下部クリップ、９ｂは上部クリップ、１０はＭＯＳＦＥＴダイ、１１は下部プレート、１２は上部プレート、１３ａ，１３ｂは接合材（半田または導電ペースト）、１５はソース電極、１６は成形性材料（プラスチックなど）である。
ＭＯＳＦＥＴダイ１０は、その裏面に形成されたドレイン電極（図示せず）を下部クリップ９ａの下部プレート１１に接合材料（半田または導電ペースト）１３ａで接合されている。
また、ＭＯＳＦＥＴダイ１０は、その表面に形成されたソース電極１５を上部クリップ９ｂの上部プレート１２に接合材料（半田または導電ペースト）１３ｂで接合されている。
すなわち、ＭＯＳＦＥＴダイ１０は、下部プレート１１と上部プレート１２間に上下に挟持された格好となり、それぞれと電気的接続されている。
ここで、下部プレート１１，上部プレート１２はＣｕ板からなり、それぞれ先端に端子８ａ，８ｂを有している。
また、ＭＯＳＦＥＴダイ１０の表面に形成されたゲート電極（図示せず）はワイヤボンディングにより所定の端子（図示せず）に電気的接続されている。
そして、ＭＯＳＦＥＴダイ１０を含む下部クリップ９ａおよび上部クリップ９ｂの所定部分が成形性材料（プラスチックなど）１６で封入されている。
また、ここで、ソース電極１５は、下層電極層とその上に積層された上層電極層とで構成されている。
Ａｌからなる下層電極層はＰＳＧ等からなる層間絶縁膜に設けれられたコンタクトホールを通してソース領域に接続している。
接合材料の濡れ性をよくするための金属層としての上層電極層は、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる。ここで、Ｔｉ層は密着膜・バリア膜、Ｎｉ層はバリア膜の役目をし、Ａｇ層は接合材料の濡れ性を確保する。
このように、接合材料の濡れ性をよくするためのＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層を備えたソース電極１５を有するＭＯＳＦＥＴダイ１０が知られている。（例えば、特許文献１参照。）
尚、特許文献２には、層間絶縁膜に設けた開口部にメタル埋め込み電極部を形成する方法が開示されているが、上層配線の最表面に異種金属層の積層体を形成する記載は無い。
特開２０００−１１４４４５号公報 図３ 特開平８−２２２６３１号公報
次に、このＭＯＳＦＥＴダイ１０のソース電極１５の形成方法を図５に示す。
図５において、２はソース領域（Ｎ＋）、３は層間絶縁膜、４はコンタクトホール、５はＡｌからなる下層電極層、６はＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層、７はバックゲート（Ｐ＋）、１５はソース電極である。
先ず、図５（ａ）に示すように、ＰＳＧ等からなる層間絶縁膜３をフォトリソグラフィ法およびエッチングを用いてパターニングして、ソース領域２に達するコンタクトホール４を形成する。
次に、図５（ｂ）に示すように、その上にＡｌ膜を形成後、これをフォトリソグラフィ法およびエッチングを用いてパターニングして、下層電極層５を形成する。
次に、図５（ｃ）に示すように、その上にリフトオフ法を用いて、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６をパターニング形成して、ソース電極１５が完成する。
ここで、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６をリフトオフ法を用いて形成する手順は、特開２００２−１９８５３４号公報に記載されている。
しかしながら、上記のように、コンタクトホール４を下層電極層５で埋め込んで、その上に異種金属層の積層体からなる上層電極層６を形成してなるソース電極１５では、どうしてもコンタクトホール４の凹形状がソース電極１５表面に反映し、へこみ（図５中のＡ部）が生じた。
そして、そのへこみ（Ａ部）の部分では、Ａｇ層の厚みが薄くなり、その後の熱処理などにより、Ａｇ層下のＮｉ層が表面に露出し表面光沢ムラが生じ、組立工程（ボンディングなど）でのパターンの誤認識の原因となった。
本発明の課題は、コンタクトホールの凹形状が電極表面に反映されない半導体装置を提供することである。
本発明の半導体装置は、
絶縁膜に設けられたコンタクトホール内に形成された第１の導電性材料からなる埋め込み電極部と、埋め込み電極部の上に接して形成された第１の導電性材料とは異なる第２の導電性材料からなる下層電極層と、下層電極層の上に接して形成された第２の導電性材料とは異なる第３の導電性材料からなる上層電極層とを備えた電極を有する半導体装置である。
本発明の半導体装置によると、コンタクトホールの凹形状が電極表面に反映されない半導体装置を提供することができる。
本発明は、コンタクトホールの凹形状が電極表面に反映されない半導体装置を提供するという目的を、絶縁膜に設けられたコンタクトホール内に形成された第１の導電性材料からなる埋め込み電極部と、埋め込み電極部の上に接して形成された第１の導電性材料とは異なる第２の導電性材料からなる下層電極層と、下層電極層の上に接して形成された第２の導電性材料とは異なる第３の導電性材料からなる上層電極層とを備える電極を有することで実現した。
本発明の半導体装置の一例としてのパワーＭＯＳＦＥＴを図１に示す。
尚、図１は半導体パッケージに組み込まれた状態のパワーＭＯＳＦＥＴの側断面図およびその要部拡大図を示す。また、図４と同一部分には同一符号を付す。
図１において、１は半導体パッケージ、２はソース領域（Ｎ＋）、３は層間絶縁膜、４はコンタクトホール、６はＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層、７はバックゲート（Ｐ＋）、８ａ，８ｂは端子、９ａは下部クリップ、９ｂは上部クリップ、１１は下部プレート、１２は上部プレート、１３ａ，１３ｂは接合材（半田または導電ペースト）、１６は成形性材料（プラスチックなど）、１００はＭＯＳＦＥＴダイ、１０１はソース電極、１０２はＷからなる埋め込み電極部、１０３はＡｌからなる下層電極層である。
ＭＯＳＦＥＴダイ１００は、その裏面に形成されたドレイン電極（図示せず）を下部クリップ９ａの下部プレート１１に接合材料（半田または導電ペースト）１３ａで接合されている。
また、ＭＯＳＦＥＴダイ１００は、その表面に形成されたソース電極１０１を上部クリップ９ｂの上部プレート１２に接合材料（半田または導電ペースト）１３ｂで接合されている。
すなわち、ＭＯＳＦＥＴダイ１００は、下部プレート１１と上部プレート１２間に上下に挟持された格好となり、それぞれと電気的接続されている。
ここで、下部プレート１１，上部プレート１２はＣｕ板からなり、それぞれ先端に端子８ａ，８ｂを有している。
また、ＭＯＳＦＥＴダイ１００の表面に形成されたゲート電極（図示せず）はワイヤボンディングにより所定の端子（図示せず）に電気的接続されているる。
そして、ＭＯＳＦＥＴダイ１００を含む下部クリップ９ａおよび上部クリップ９ｂの所定部分が成形性材料（プラスチックなど）１６で封入されている。
また、ここで、要部拡大図に示すように、ソース電極１０１は、ＰＳＧ等からなる層間絶縁膜３に設けれられたコンタクトホール４に形成されたＷからなる埋め込み電極部１０２と、その上に接して形成されたＡｌからなる下層電極層１０３と、その上に形成されたＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６とで構成されている。
尚、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６は、接合材料（半田または導電ペースト）の濡れ性をよくするための金属層であり、Ｔｉ層は密着膜・バリア膜、Ｎｉ層はバリア膜の役目をし、Ａｇ層は接合材料の濡れ性を確保する。
上記のようなソース電極１０１では、埋め込み電極部１０２がコンタクトホール４をほぼ面一に埋め込んでいるため、その上に形成された下層電極層１０３および上層電極層６の表面にコンタクトホール４の凹形状は反映されず平坦となる。
このため、Ａｇ層の厚みが薄くなり、Ａｇ層下のＮｉ層が表面に露出して表面に光沢ムラが生じたりすることがなく好適である。
次に、このＭＯＳＦＥＴダイ１００のソース電極１０１の形成方法を図２，図３に示す。図２，図３は製造工程順を示す縦断面図であり、図５と同一部分には同一符号を付す。
先ず、図２（ａ）に示すように、ＰＳＧ等からなる層間絶縁膜３に、フォトリソグラフィ法およびエッチングを用いてパターニングして、ソース領域２に達するコンタクトホール４を形成する。
次に、図２（ｂ）に示すように、その上にＷ膜１０２ａを形成する。
その後、図２（ｃ）に示すように、エッチバック法を用いて、コンタクトホール４をほぼ面一に埋め込む埋め込み電極部１０２を形成する。
次に、図３（ｄ）に示すように、その上にＡｌ膜を形成後、これをフォトリソグラフィ法およびエッチングを用いてパターニングして、下層電極層１０３を形成する。
次に、図３（ｅ）に示すように、その上にリフトオフ法を用いて、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６をパターニング形成して、ソース電極１０１が完成する。
尚、埋め込み電極部１０２の導電性材料は、Ｗに限らず、Ｃｕその他の導電性材料を使用しても良い。また、埋め込み電極部１０２をコンタクトホール４にほぼ面一に埋め込む方法は、エッチバックに限らず、化学的機械研磨（ＣＭＰ）その他の方法を用いても良い。
また、上記では、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６を備えたパワーＭＯＳＦＥＴのソース電極１０１の例で説明したが、特にこれに限るものではなく、異種金属層の積層体からなる上層電極層を備える電極を有する半導体装置であれば何でも適用できる。
本発明は、コンタクトホールの凹形状が電極表面に反映されない半導体装置に適用できる。
本発明の半導体装置の一例としてのパワーＭＯＳＦＥＴが半導体パッケージに組み込まれた状態の側断面図および要部拡大図 本発明のパワーＭＯＳＦＥＴのソース電極の製造方法を示す断面図 本発明のパワーＭＯＳＦＥＴのソース電極の製造方法を示す断面図 従来の半導体装置の一例としてのパワーＭＯＳＦＥＴが半導体パッケージに組み込まれた状態の側断面図 従来のパワーＭＯＳＦＥＴの課題の説明図
符号の説明
１ 半導体パッケージ
２ ソース領域（Ｎ＋）
３ 層間絶縁膜
４ コンタクトホール
５，１０３ Ａｌからなる下層電極層
６ Ｔｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層
７ バックゲート（Ｐ＋）
８ａ，８ｂ 端子
９ａ 下部クリップ
９ｂ 上部クリップ
１０，１００ ＭＯＳＦＥＴダイ
１１ 下部プレート
１２ 上部プレート
１３ａ，１３ｂ 接合材（半田または導電ペースト）
１５，１０１ ソース電極
１６ 成形性材料（プラスチックなど）
１０２ Ｗからなる埋め込み電極部
１０２ａ Ｗ膜

Claims (6)

  1. 絶縁膜に設けられたコンタクトホール内に形成された第１の導電性材料からなる埋め込み電極部と、前記埋め込み電極部の上に接して形成された前記第１の導電性材料とは異なる第２の導電性材料からなる下層電極層と、前記下層電極層の上に接して形成された前記第２の導電性材料とは異なる第３の導電性材料からなる上層電極層とを備えた電極を有する半導体装置。
  2. 前記上層電極層は、異種金属層の積層体からなる請求項１に記載の半導体装置。
  3. 前記異種金属層の積層体は、Ｔｉ層，Ｎｉ層，Ａｇ層の積層体である請求項２に記載の半導体装置
  4. 前記第１の導電性材料はＷである請求項１から３のいずれかに記載の半導体装置。
  5. 前記第２の導電性材料はＡｌである請求項１から４のいずれかに記載の半導体装置。
  6. 前記電極がパワーＭＯＳＦＥＴのソース電極として構成された請求項１から５のいずれかに記載の半導体装置。
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