JP3317347B2 - ダイオードを備えた半導体装置およびその製造方法 - Google Patents
ダイオードを備えた半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、さらに言えば、ｐ−ｎ接合ダイオード
を備えた半導体装置とその半導体装置の製造方法に関す
る。本発明は、ＭＯＳ（Metal Oxide Semiconducto
r）型の電界効果トランジスタ（Field-Effect Transis
tor）（以下、ＭＯＳＦＥＴという）とそれを保護する
ためのｐ−ｎ接合ダイオードとを備えた半導体装置に好
適に適用できるものである。
製造方法に関し、さらに言えば、ｐ−ｎ接合ダイオード
を備えた半導体装置とその半導体装置の製造方法に関す
る。本発明は、ＭＯＳ（Metal Oxide Semiconducto
r）型の電界効果トランジスタ（Field-Effect Transis
tor）（以下、ＭＯＳＦＥＴという）とそれを保護する
ためのｐ−ｎ接合ダイオードとを備えた半導体装置に好
適に適用できるものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴを備えた半導体装置では、
静電気放電（ElectroStaticDischarge、ＥＳＤ）やサー
ジ電流・電圧によってＭＯＳＦＥＴ（特にそのゲート絶
縁層）が破壊されるのを防止するため、通常、ＭＯＳＦ
ＥＴと共に保護用のｐ−ｎ接合ダイオードが設けられ
る。この種の半導体装置は従来、例えば図４に示すよう
な方法で製造される。
静電気放電（ElectroStaticDischarge、ＥＳＤ）やサー
ジ電流・電圧によってＭＯＳＦＥＴ（特にそのゲート絶
縁層）が破壊されるのを防止するため、通常、ＭＯＳＦ
ＥＴと共に保護用のｐ−ｎ接合ダイオードが設けられ
る。この種の半導体装置は従来、例えば図４に示すよう
な方法で製造される。
【０００３】まず、公知の方法により、図４（a）に示
す構成を製作する。すなわち、ｎ型またはｐ型のシリコ
ン基板１０１の表面に形成したｎ+型エピタキシャル層
２の内部に、ｎ−型ウェル１０３を形成する。そして、
そのｎ−型ウェル１０３の表面領域にパターン化された
素子分離絶縁層１０６を形成することにより、ＭＯＳＦ
ＥＴ形成部１２１とダイオード形成部１２２を画定す
る。ＭＯＳＦＥＴ形成部１２１は、素子分離絶縁層１０
６により囲まれ且つ露出したｎ−型ウェル１０３の一部
から形成され、ダイオード形成部１２２は、素子分離絶
縁層１０６により囲まれ且つ露出した同じｎ−型ウェル
１０３の他の一部から形成される。
す構成を製作する。すなわち、ｎ型またはｐ型のシリコ
ン基板１０１の表面に形成したｎ+型エピタキシャル層
２の内部に、ｎ−型ウェル１０３を形成する。そして、
そのｎ−型ウェル１０３の表面領域にパターン化された
素子分離絶縁層１０６を形成することにより、ＭＯＳＦ
ＥＴ形成部１２１とダイオード形成部１２２を画定す
る。ＭＯＳＦＥＴ形成部１２１は、素子分離絶縁層１０
６により囲まれ且つ露出したｎ−型ウェル１０３の一部
から形成され、ダイオード形成部１２２は、素子分離絶
縁層１０６により囲まれ且つ露出した同じｎ−型ウェル
１０３の他の一部から形成される。
【０００４】ＭＯＳＦＥＴ形成部１２１では、露出した
ｎ−型ウェル１０３の表面にゲート絶縁層１０８を形成
し、そのゲート絶縁層１０８の上にゲート電極１０７を
形成する。そのゲート電極１０７の両側には、一対の絶
縁性側壁スペーサ１０５ａ、１０５ｂをｎ−型ウェル１
０３上に形成する。ｎ−型ウェル１０３の内部には、ゲ
ート電極１０７に対して自己整合的に一対のｐ-型不純
物領域１１３ａ、１１３ｂを形成する。
ｎ−型ウェル１０３の表面にゲート絶縁層１０８を形成
し、そのゲート絶縁層１０８の上にゲート電極１０７を
形成する。そのゲート電極１０７の両側には、一対の絶
縁性側壁スペーサ１０５ａ、１０５ｂをｎ−型ウェル１
０３上に形成する。ｎ−型ウェル１０３の内部には、ゲ
ート電極１０７に対して自己整合的に一対のｐ-型不純
物領域１１３ａ、１１３ｂを形成する。
【０００５】次に、公知のイオン注入法により、ＭＯＳ
ＦＥＴ形成部１２１とダイオード形成部１２２にp型不
純物を同時に導入する。これにより、図４（ｂ）に示す
ように、ＭＯＳＦＥＴ形成部１２１では、一対のｐ-型
不純物領域１１３ａ、１１３ｂに重ねて一対のｐ+型不
純物領域１０４ａ、１０４ｂが形成される。これらｐ+
型不純物領域１０４ａ、１０４ｂは、側壁スペーサ１０
５ａ、１０５ｂに対して自己整合的に形成される。ｐ+
型不純物領域１０４ａ、１０４ｂの深さは、ｐ-型不純
物領域１１３ａ、１１３ｂのそれよりも大きい。
ＦＥＴ形成部１２１とダイオード形成部１２２にp型不
純物を同時に導入する。これにより、図４（ｂ）に示す
ように、ＭＯＳＦＥＴ形成部１２１では、一対のｐ-型
不純物領域１１３ａ、１１３ｂに重ねて一対のｐ+型不
純物領域１０４ａ、１０４ｂが形成される。これらｐ+
型不純物領域１０４ａ、１０４ｂは、側壁スペーサ１０
５ａ、１０５ｂに対して自己整合的に形成される。ｐ+
型不純物領域１０４ａ、１０４ｂの深さは、ｐ-型不純
物領域１１３ａ、１１３ｂのそれよりも大きい。
【０００６】ダイオード形成部１２２では、ｐ+型不純
物領域１０４ａ、１０４ｂと同時にｐ+型領域１０４ｃ
が形成される。ｐ+型領域１０４ｃの深さは、ｐ+型不純
物領域１０４ａ、１０４ｂのそれと同じである。
物領域１０４ａ、１０４ｂと同時にｐ+型領域１０４ｃ
が形成される。ｐ+型領域１０４ｃの深さは、ｐ+型不純
物領域１０４ａ、１０４ｂのそれと同じである。
【０００７】こうしてＭＯＳＦＥＴ形成部１２１に形成
されたｐ+型不純物領域１０４ａ、１０４ｂと、側壁ス
ペーサ１０５ａ、１０５ｂの下に残ったｐ-型不純物領
域１０９ａ、１０９ｂとが、いわゆるＬＤＤ（Lightly
Doped Drain）構造を有する一対のソース・ドレイン
領域を構成する。また、こうしてダイオード形成部１２
２に形成されたｐ+型領域１０４ｃは、その下方のｎ-型
ウェル１０３と共にＭＯＳＦＥＴ保護用のｐ−ｎ接合ダ
イオードを形成する。このｐ−ｎ接合ダイオードのｐ−
ｎ接合（ｐ+−ｎ-接合）は、ｐ+型領域１０４ｃの底部
とｎ-型ウェル１０３との界面に形成される。
されたｐ+型不純物領域１０４ａ、１０４ｂと、側壁ス
ペーサ１０５ａ、１０５ｂの下に残ったｐ-型不純物領
域１０９ａ、１０９ｂとが、いわゆるＬＤＤ（Lightly
Doped Drain）構造を有する一対のソース・ドレイン
領域を構成する。また、こうしてダイオード形成部１２
２に形成されたｐ+型領域１０４ｃは、その下方のｎ-型
ウェル１０３と共にＭＯＳＦＥＴ保護用のｐ−ｎ接合ダ
イオードを形成する。このｐ−ｎ接合ダイオードのｐ−
ｎ接合（ｐ+−ｎ-接合）は、ｐ+型領域１０４ｃの底部
とｎ-型ウェル１０３との界面に形成される。
【０００８】その後、ＭＯＳＦＥＴ形成部１２１とダイ
オード形成部１２２を覆うように層間絶縁層（図示せ
ず）を形成し、その層間絶縁層に適当なコンタクトホー
ル（図示せず）を形成する。そして、その層間絶縁層の
上に所定のパターン化された金属層（図示せず）を形成
する。この金属層は、層間絶縁層のコンタクトホールを
介してｐ+型不純物領域１０４ａ、１０４ｂ、ゲート電
極１０７、ｐ+型不純物領域１０４ｃにそれぞれ電気的
に接続され、それらの電極を構成する。
オード形成部１２２を覆うように層間絶縁層（図示せ
ず）を形成し、その層間絶縁層に適当なコンタクトホー
ル（図示せず）を形成する。そして、その層間絶縁層の
上に所定のパターン化された金属層（図示せず）を形成
する。この金属層は、層間絶縁層のコンタクトホールを
介してｐ+型不純物領域１０４ａ、１０４ｂ、ゲート電
極１０７、ｐ+型不純物領域１０４ｃにそれぞれ電気的
に接続され、それらの電極を構成する。
【０００９】
【発明が解決しようとする課題】図４に示す従来の半導
体装置の製造方法では、ダイオード形成部１２２に形成
されたｐ+−ｎ-接合からｎ-型ウェル１０３の底面（す
なわちｎ+型エピタキシャル層１０２とｎ-型ウェル１０
３の界面）との距離ｄは、ｎ-型ウェル１０３それ自体
の深さとｐ+型不純物領域１０４ｃの深さとに依存す
る。他方、ダイオードのアノードとして機能するｐ+型
不純物領域１０４ｃは、ＭＯＳＦＥＴのソース・ドレイ
ン領域として機能するｐ+型不純物領域１０４ａ、１０
４ｂと同じ工程で形成されるため、ｐ+型不純物領域１
０４ｃの深さはｐ+型不純物領域１０４ａ、１０４ｂの
深さによって決定される。従って、当該半導体装置の構
造や性能などを考慮してｐ+型不純物領域１０４ａ、１
０４ｂまたはｎ-型ウェル１０３の深さが決まってしま
うと、距離ｄもほとんど決まってしまう。
体装置の製造方法では、ダイオード形成部１２２に形成
されたｐ+−ｎ-接合からｎ-型ウェル１０３の底面（す
なわちｎ+型エピタキシャル層１０２とｎ-型ウェル１０
３の界面）との距離ｄは、ｎ-型ウェル１０３それ自体
の深さとｐ+型不純物領域１０４ｃの深さとに依存す
る。他方、ダイオードのアノードとして機能するｐ+型
不純物領域１０４ｃは、ＭＯＳＦＥＴのソース・ドレイ
ン領域として機能するｐ+型不純物領域１０４ａ、１０
４ｂと同じ工程で形成されるため、ｐ+型不純物領域１
０４ｃの深さはｐ+型不純物領域１０４ａ、１０４ｂの
深さによって決定される。従って、当該半導体装置の構
造や性能などを考慮してｐ+型不純物領域１０４ａ、１
０４ｂまたはｎ-型ウェル１０３の深さが決まってしま
うと、距離ｄもほとんど決まってしまう。
【００１０】通常、ｎ-型ウェル１０３の深さは約９０
０ｎｍであり、ｐ+型不純物領域１０４ａ、１０４ｂ、
１０４ｃの深さは約３００ｎｍであるから、距離ｄは約
６００ｎｍとなり、かなり大きな値になる。
０ｎｍであり、ｐ+型不純物領域１０４ａ、１０４ｂ、
１０４ｃの深さは約３００ｎｍであるから、距離ｄは約
６００ｎｍとなり、かなり大きな値になる。
【００１１】このように、図４に示す従来の半導体装置
の製造方法では、ダイオード形成部１２２に形成された
ダイオードのブレークダウン電圧が高くなりやすいた
め、当該半導体装置にＥＳＤやサージに起因する電流・
電圧が印加された時に、それによって当該ダイオードが
ブレークダウンするより先にＭＯＳＦＥＴの破壊が起こ
りやすくなる。換言すれば、ｐ−ｎ接合ダイオードの耐
ＥＳＤ性能を向上させるいのが容易でなく、その結果、
ＥＳＤに起因して半導体装置の不良が発生しやすいとい
う問題がある。
の製造方法では、ダイオード形成部１２２に形成された
ダイオードのブレークダウン電圧が高くなりやすいた
め、当該半導体装置にＥＳＤやサージに起因する電流・
電圧が印加された時に、それによって当該ダイオードが
ブレークダウンするより先にＭＯＳＦＥＴの破壊が起こ
りやすくなる。換言すれば、ｐ−ｎ接合ダイオードの耐
ＥＳＤ性能を向上させるいのが容易でなく、その結果、
ＥＳＤに起因して半導体装置の不良が発生しやすいとい
う問題がある。
【００１２】そこで、本発明の目的は、耐ＥＳＤ性能が
改善されたｐ−ｎ接合ダイオードを備えた半導体装置と
その製造方法を提供することにある。
改善されたｐ−ｎ接合ダイオードを備えた半導体装置と
その製造方法を提供することにある。
【００１３】本発明の他の目的は、ＥＳＤに起因する不
良の発生を防止または抑制できる半導体装置とその製造
方法を提供することにある。
良の発生を防止または抑制できる半導体装置とその製造
方法を提供することにある。
【００１４】本発明のさらに他の目的は、必要に応じて
ｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容易に調整でき
る半導体装置とその製造方法を提供することにある。
ｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容易に調整でき
る半導体装置とその製造方法を提供することにある。
【００１５】本発明のさらに他の目的は、製造工程数を
増加することなくｐ−ｎ接合ダイオードの耐ＥＳＤ性能
を改善できる半導体装置とその製造方法を提供すること
にある。
増加することなくｐ−ｎ接合ダイオードの耐ＥＳＤ性能
を改善できる半導体装置とその製造方法を提供すること
にある。
【００１６】
【課題を解決するための手段】（１） 本発明の第１の
半導体装置は、半導体基板上に直接または他の層を介し
て形成された第１導電型の半導体層と、前記半導体層の
表面領域内に選択的に形成された素子分離絶縁層と、前
記素子分離絶縁層の下方において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する第２導電型の不純物領域とを備え、前記不純物領域
は、前記素子分離絶縁層を貫通するコンタクト・ホール
に対して自己整合的に形成されていると共に、前記ダイ
オードのｐ−ｎ接合は、前記不純物領域と前記半導体層
の界面に形成されており、さらに、前記半導体層および
前記素子分離絶縁層を覆う層間絶縁層を備えており、そ
の層間絶縁層は、前記素子分離絶縁層に形成されたコン
タクト・ホールと連通するコンタクト・ホールを有して
いて、前記不純物領域はそれら二つのコンタクト・ホー
ルを介して前記層間絶縁層から露出していることを特徴
とする。
半導体装置は、半導体基板上に直接または他の層を介し
て形成された第１導電型の半導体層と、前記半導体層の
表面領域内に選択的に形成された素子分離絶縁層と、前
記素子分離絶縁層の下方において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する第２導電型の不純物領域とを備え、前記不純物領域
は、前記素子分離絶縁層を貫通するコンタクト・ホール
に対して自己整合的に形成されていると共に、前記ダイ
オードのｐ−ｎ接合は、前記不純物領域と前記半導体層
の界面に形成されており、さらに、前記半導体層および
前記素子分離絶縁層を覆う層間絶縁層を備えており、そ
の層間絶縁層は、前記素子分離絶縁層に形成されたコン
タクト・ホールと連通するコンタクト・ホールを有して
いて、前記不純物領域はそれら二つのコンタクト・ホー
ルを介して前記層間絶縁層から露出していることを特徴
とする。
【００１７】（２） 本発明の第１の半導体装置では、
第１導電型の前記半導体層の表面領域内に選択的に形成
された前記素子分離絶縁層の下方において、ダイオード
のアノードまたはカソードとして機能する第２導電型の
前記不純物領域が前記半導体層に形成されている。その
不純物領域は、前記素子分離絶縁層を貫通するコンタク
ト・ホールに対して自己整合的に形成されている。ま
た、前記ダイオードのｐ−ｎ接合は、前記不純物領域と
前記半導体層の界面に形成される。
第１導電型の前記半導体層の表面領域内に選択的に形成
された前記素子分離絶縁層の下方において、ダイオード
のアノードまたはカソードとして機能する第２導電型の
前記不純物領域が前記半導体層に形成されている。その
不純物領域は、前記素子分離絶縁層を貫通するコンタク
ト・ホールに対して自己整合的に形成されている。ま
た、前記ダイオードのｐ−ｎ接合は、前記不純物領域と
前記半導体層の界面に形成される。
【００１８】このため、前記不純物領域の下方における
前記半導体層の厚さは、前記素子分離絶縁層が存在しな
い箇所における前記半導体層の厚さに比べて小さくな
る。換言すれば、前記ダイオードのｐ−ｎ接合の位置
は、前記半導体基板に近づく。よって、前記ダイオード
の耐ＥＳＤ性能が改善され、その結果、ＥＳＤに起因す
る半導体装置の不良の発生を防止または抑制できる。ま
た、前記ダイオードのｐ−ｎ接合の位置は、前記不純物
領域の深さ、前記素子分離絶縁層の厚さ、前記半導体層
の厚さによって変化するので、これらの深さや厚さを調
整することにより、必要に応じてｐ−ｎ接合ダイオード
の耐ＥＳＤ性能を容易に調整することができる。
前記半導体層の厚さは、前記素子分離絶縁層が存在しな
い箇所における前記半導体層の厚さに比べて小さくな
る。換言すれば、前記ダイオードのｐ−ｎ接合の位置
は、前記半導体基板に近づく。よって、前記ダイオード
の耐ＥＳＤ性能が改善され、その結果、ＥＳＤに起因す
る半導体装置の不良の発生を防止または抑制できる。ま
た、前記ダイオードのｐ−ｎ接合の位置は、前記不純物
領域の深さ、前記素子分離絶縁層の厚さ、前記半導体層
の厚さによって変化するので、これらの深さや厚さを調
整することにより、必要に応じてｐ−ｎ接合ダイオード
の耐ＥＳＤ性能を容易に調整することができる。
【００１９】さらに、前記半導体層および前記素子分離
絶縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記不
純物領域はそれら二つのコンタクト・ホールを介して前
記層間絶縁層から露出している。 このため、前記素子分
離絶縁層を貫通するコンタクト・ホールを、前記層間絶
縁層にコンタクト・ホールを形成するエッチング工程で
同時に形成することが可能である。よって、製造工程数
は増加しない。
絶縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記不
純物領域はそれら二つのコンタクト・ホールを介して前
記層間絶縁層から露出している。 このため、前記素子分
離絶縁層を貫通するコンタクト・ホールを、前記層間絶
縁層にコンタクト・ホールを形成するエッチング工程で
同時に形成することが可能である。よって、製造工程数
は増加しない。
【００２０】（３） 本発明の第１の半導体装置の好ま
しい例では、前記不純物領域の表面が、前記半導体層の
表面と一致していると共に、前記素子分離絶縁層が存在
しない箇所における前記半導体層の表面よりも前記半導
体基板に近い位置にある。
しい例では、前記不純物領域の表面が、前記半導体層の
表面と一致していると共に、前記素子分離絶縁層が存在
しない箇所における前記半導体層の表面よりも前記半導
体基板に近い位置にある。
【００２１】この場合、本発明の効果が確実に得られる
利点がある。
利点がある。
【００２２】
【００２３】
【００２４】本発明の第１の半導体装置の他の好ましい
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
【００２５】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【００２６】（４） 本発明の第１の半導体装置の製造
方法は、半導体基板上に直接または他の層を介して第１
導電型の半導体層を形成する工程と、前記半導体層の表
面領域内に素子分離絶縁層を選択的に形成する工程と、
前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、前記コンタクト・ホールを介して前記半導
体層に第２導電型の不純物を選択的に導入することによ
り、前記半導体層の内部にダイオードのアノードまたは
カソードとして機能する前記第２導電型の不純物領域を
形成する工程とを含み、前記不純物領域は、前記コンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのｐ−ｎ接合は、前記第不純物領域と前
記半導体層の界面に形成され、しかも、前記素子分離絶
縁層を形成する前記工程とその素子分離絶縁層にコンタ
クト・ホールを形成する前記工程との間に、前記半導体
層および前記素子分離絶縁層を覆う層間絶縁層を形成す
る工程と、前記層間絶縁層を選択的に除去することによ
りその層間絶縁層を貫通するコンタクト・ホールを形成
する工程とをさらに含んでおり、前記素子分離絶縁層に
コンタクト・ホールを形成する前記工程が、前記層間絶
縁層のコンタクト・ホールそれ自体または前記層間絶縁
層のコンタクト・ホールを形成するために使用するマス
クを用いて実行されることを特徴とする。
方法は、半導体基板上に直接または他の層を介して第１
導電型の半導体層を形成する工程と、前記半導体層の表
面領域内に素子分離絶縁層を選択的に形成する工程と、
前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、前記コンタクト・ホールを介して前記半導
体層に第２導電型の不純物を選択的に導入することによ
り、前記半導体層の内部にダイオードのアノードまたは
カソードとして機能する前記第２導電型の不純物領域を
形成する工程とを含み、前記不純物領域は、前記コンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのｐ−ｎ接合は、前記第不純物領域と前
記半導体層の界面に形成され、しかも、前記素子分離絶
縁層を形成する前記工程とその素子分離絶縁層にコンタ
クト・ホールを形成する前記工程との間に、前記半導体
層および前記素子分離絶縁層を覆う層間絶縁層を形成す
る工程と、前記層間絶縁層を選択的に除去することによ
りその層間絶縁層を貫通するコンタクト・ホールを形成
する工程とをさらに含んでおり、前記素子分離絶縁層に
コンタクト・ホールを形成する前記工程が、前記層間絶
縁層のコンタクト・ホールそれ自体または前記層間絶縁
層のコンタクト・ホールを形成するために使用するマス
クを用いて実行されることを特徴とする。
【００２７】（５） 本発明の第１の半導体装置の製造
方法では、第１導電型の前記半導体層の表面領域内に形
成した前記素子分離絶縁層を選択的に除去することによ
り、その素子分離絶縁層を貫通するコンタクト・ホール
を形成し、その後、そのコンタクト・ホールを介して前
記半導体層に第２導電型の不純物を選択的に導入するこ
とにより、前記半導体層の内部にダイオードのアノード
またはカソードとして機能する前記不純物領域を形成す
る。そして、その第２導電型の不純物領域は前記コンタ
クト・ホールに対して自己整合的に形成され、前記ダイ
オードのｐ−ｎ接合はその第不純物領域と前記半導体層
の界面に形成される。 さらに、前記素子分離絶縁層を形
成する工程とその素子分離絶縁層にコンタクト・ホール
を形成する工程の間において、前記半導体層および前記
素子分離絶縁層を覆う層間絶縁層を形成し、その層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通するコンタクト・ホールを形成する。しかも、前記素
子分離絶縁層にコンタクト・ホールを形成する工程が、
前記層間絶縁層のコンタクト・ホールそれ自体または前
記層間絶縁層のコンタクト・ホールを形成するために使
用するマスクを用いて実行される。 よって、本発明の第
１の半導体装置の製造方法によれば、（１）〜（３）で
述べた本発明の第１の半導体装置が製造される。 また、
前記素子分離絶縁層を貫通するコンタクト・ホールを、
前記層間絶縁層にコンタクト・ホールを形成するエッチ
ング工程で同時に形成することが可能であるから、製造
工程数は増加しない。
方法では、第１導電型の前記半導体層の表面領域内に形
成した前記素子分離絶縁層を選択的に除去することによ
り、その素子分離絶縁層を貫通するコンタクト・ホール
を形成し、その後、そのコンタクト・ホールを介して前
記半導体層に第２導電型の不純物を選択的に導入するこ
とにより、前記半導体層の内部にダイオードのアノード
またはカソードとして機能する前記不純物領域を形成す
る。そして、その第２導電型の不純物領域は前記コンタ
クト・ホールに対して自己整合的に形成され、前記ダイ
オードのｐ−ｎ接合はその第不純物領域と前記半導体層
の界面に形成される。 さらに、前記素子分離絶縁層を形
成する工程とその素子分離絶縁層にコンタクト・ホール
を形成する工程の間において、前記半導体層および前記
素子分離絶縁層を覆う層間絶縁層を形成し、その層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通するコンタクト・ホールを形成する。しかも、前記素
子分離絶縁層にコンタクト・ホールを形成する工程が、
前記層間絶縁層のコンタクト・ホールそれ自体または前
記層間絶縁層のコンタクト・ホールを形成するために使
用するマスクを用いて実行される。 よって、本発明の第
１の半導体装置の製造方法によれば、（１）〜（３）で
述べた本発明の第１の半導体装置が製造される。 また、
前記素子分離絶縁層を貫通するコンタクト・ホールを、
前記層間絶縁層にコンタクト・ホールを形成するエッチ
ング工程で同時に形成することが可能であるから、製造
工程数は増加しない。
【００２８】
【００２９】
【００３０】（６）本発明の第１の半導体装置の製造方
法の好ましい例では、前記素子分離絶縁層が、前記層間
絶縁層のコンタクト・ホールを形成するためのエッチン
グ工程で使用されるエッチャントによりエッチングされ
る材料から形成されており、そのエッチング工程におい
て前記素子分離絶縁層のコンタクト・ホールが形成され
る。
法の好ましい例では、前記素子分離絶縁層が、前記層間
絶縁層のコンタクト・ホールを形成するためのエッチン
グ工程で使用されるエッチャントによりエッチングされ
る材料から形成されており、そのエッチング工程におい
て前記素子分離絶縁層のコンタクト・ホールが形成され
る。
【００３１】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【００３２】（７） 本発明の第２の半導体装置は、半
導体基板上に直接または他の層を介して形成された第１
導電型の半導体層と、前記半導体層の表面領域内に選択
的に形成された素子分離絶縁層と、前記素子分離絶縁層
によって前記半導体層に画定されたＭＯＳＦＥＴ形成部
と、前記ＭＯＳＦＥＴ形成部内において前記半導体層に
形成された、ＭＯＳＦＥＴのソース・ドレイン領域とし
て機能する第２導電型の第１および第２の不純物領域
と、前記第１および第２の不純物領域の内部にそれぞれ
形成された、コンタクト領域として機能する前記第２導
電型の第３および第４の不純物領域と、前記素子分離絶
縁層を貫通するコンタクト・ホールによって前記半導体
層に画定されたダイオード形成部と、前記ダイオード形
成部内において前記半導体層に形成された、ダイオード
のアノードまたはカソードとして機能する前記第２導電
型の第５の不純物領域とを備え、前記第５の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されていると共に、前記ダイオードの
ｐ−ｎ接合は、前記第５の不純物領域と前記半導体層の
界面に形成されており、さらに、前記ＭＯＳＦＥＴ形成
部および前記素子分離絶縁層を覆う層間絶縁層を備えて
おり、その層間絶縁層は、前記素子分離絶縁層に形成さ
れたコンタクト・ホールと連通するコンタクト・ホール
を有していて、前記第５の不純物領域はそれら二つのコ
ンタクト・ホールを介して前記層間絶縁層から露出して
いることを特徴とする。
導体基板上に直接または他の層を介して形成された第１
導電型の半導体層と、前記半導体層の表面領域内に選択
的に形成された素子分離絶縁層と、前記素子分離絶縁層
によって前記半導体層に画定されたＭＯＳＦＥＴ形成部
と、前記ＭＯＳＦＥＴ形成部内において前記半導体層に
形成された、ＭＯＳＦＥＴのソース・ドレイン領域とし
て機能する第２導電型の第１および第２の不純物領域
と、前記第１および第２の不純物領域の内部にそれぞれ
形成された、コンタクト領域として機能する前記第２導
電型の第３および第４の不純物領域と、前記素子分離絶
縁層を貫通するコンタクト・ホールによって前記半導体
層に画定されたダイオード形成部と、前記ダイオード形
成部内において前記半導体層に形成された、ダイオード
のアノードまたはカソードとして機能する前記第２導電
型の第５の不純物領域とを備え、前記第５の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されていると共に、前記ダイオードの
ｐ−ｎ接合は、前記第５の不純物領域と前記半導体層の
界面に形成されており、さらに、前記ＭＯＳＦＥＴ形成
部および前記素子分離絶縁層を覆う層間絶縁層を備えて
おり、その層間絶縁層は、前記素子分離絶縁層に形成さ
れたコンタクト・ホールと連通するコンタクト・ホール
を有していて、前記第５の不純物領域はそれら二つのコ
ンタクト・ホールを介して前記層間絶縁層から露出して
いることを特徴とする。
【００３３】（８） 本発明の第２の半導体装置では、
前記素子分離絶縁層によって前記半導体層に前記ＭＯＳ
ＦＥＴ形成部が画定されると共に、前記素子分離絶縁層
を貫通するコンタクト・ホールによって前記半導体層に
前記ダイオード形成部が画定される。また、前記ダイオ
ードのｐ−ｎ接合は、前記ダイオード形成部に形成され
た前記第５の不純物領域と前記半導体層の界面に形成さ
れる。
前記素子分離絶縁層によって前記半導体層に前記ＭＯＳ
ＦＥＴ形成部が画定されると共に、前記素子分離絶縁層
を貫通するコンタクト・ホールによって前記半導体層に
前記ダイオード形成部が画定される。また、前記ダイオ
ードのｐ−ｎ接合は、前記ダイオード形成部に形成され
た前記第５の不純物領域と前記半導体層の界面に形成さ
れる。
【００３４】このため、前記ダイオード形成部における
前記半導体層の厚さは、前記ＭＯＳＦＥＴ形成部におけ
る厚さに比べて小さくなる。換言すれば、前記ダイオー
ドのｐ−ｎ接合の位置は、前記半導体基板に近づく。よ
って、前記ダイオードの耐ＥＳＤ性能が改善され、その
結果、ＥＳＤに起因する半導体装置の不良の発生を防止
または抑制できる。また、前記ダイオードのｐ−ｎ接合
の位置は、前記第５の不純物領域の深さ、前記素子分離
絶縁層の厚さ、前記半導体層の厚さによって変化するの
で、これらの深さや厚さを調整することにより、必要に
応じてｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容易に調
整することができる。
前記半導体層の厚さは、前記ＭＯＳＦＥＴ形成部におけ
る厚さに比べて小さくなる。換言すれば、前記ダイオー
ドのｐ−ｎ接合の位置は、前記半導体基板に近づく。よ
って、前記ダイオードの耐ＥＳＤ性能が改善され、その
結果、ＥＳＤに起因する半導体装置の不良の発生を防止
または抑制できる。また、前記ダイオードのｐ−ｎ接合
の位置は、前記第５の不純物領域の深さ、前記素子分離
絶縁層の厚さ、前記半導体層の厚さによって変化するの
で、これらの深さや厚さを調整することにより、必要に
応じてｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容易に調
整することができる。
【００３５】さらに、前記ＭＯＳＦＥＴ形成部および前
記素子分離絶縁層を覆う層間絶縁層を備えており、その
層間絶縁層は、前記素子分離絶縁層に形成されたコンタ
クト・ホールと連通するコンタクト・ホールを有してい
て、前記第５の不純物領域はそれら二つのコンタクト・
ホールを介して前記層間絶縁層から露出している。 この
ため、前記素子分離絶縁層を貫通するコンタクト・ホー
ルを、前記層間絶縁層にコンタクト・ホールを形成する
エッチング工程で同時に形成することが可能である。よ
って、製造工程数は増加しない。
記素子分離絶縁層を覆う層間絶縁層を備えており、その
層間絶縁層は、前記素子分離絶縁層に形成されたコンタ
クト・ホールと連通するコンタクト・ホールを有してい
て、前記第５の不純物領域はそれら二つのコンタクト・
ホールを介して前記層間絶縁層から露出している。 この
ため、前記素子分離絶縁層を貫通するコンタクト・ホー
ルを、前記層間絶縁層にコンタクト・ホールを形成する
エッチング工程で同時に形成することが可能である。よ
って、製造工程数は増加しない。
【００３６】（９） 本発明の第２の半導体装置の好ま
しい例では、前記第５の不純物領域の表面は、前記ダイ
オード形成部内における前記半導体層の表面と一致して
いると共に、前記ＭＯＳＦＥＴ形成部内における前記半
導体層の表面よりも前記半導体基板に近い位置にある。
しい例では、前記第５の不純物領域の表面は、前記ダイ
オード形成部内における前記半導体層の表面と一致して
いると共に、前記ＭＯＳＦＥＴ形成部内における前記半
導体層の表面よりも前記半導体基板に近い位置にある。
【００３７】この場合、本発明の効果が確実に得られる
利点がある。
利点がある。
【００３８】
【００３９】
【００４０】本発明の第２の半導体装置の他の好ましい
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
【００４１】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【００４２】本発明の第２の半導体装置のさらに他の好
ましい例では、前記層間絶縁層が、前記ＭＯＳＦＥＴ形
成部に形成された前記第３および第４の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第３および第４の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている。
ましい例では、前記層間絶縁層が、前記ＭＯＳＦＥＴ形
成部に形成された前記第３および第４の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第３および第４の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている。
【００４３】この場合、前記第５の不純物領域を前記第
３および第４の不純物領域を形成する工程で同時に形成
することが可能である。よって、製造工程数が増加しな
いという利点が得られる。
３および第４の不純物領域を形成する工程で同時に形成
することが可能である。よって、製造工程数が増加しな
いという利点が得られる。
【００４４】（１０） 本発明の第２の半導体装置の製
造方法は、半導体基板上に直接または他の層を介して第
１導電型の半導体層を形成する工程と、前記半導体層の
表面領域内に素子分離絶縁層を選択的に形成することに
より、前記半導体層にＭＯＳＦＥＴ形成部を画定する工
程と、前記ＭＯＳＦＥＴ形成部内において前記半導体層
に第２導電型の不純物を選択的に導入することにより、
ＭＯＳＦＥＴのソース・ドレイン領域として機能する第
１および第２の不純物領域を形成する工程と、前記第１
および第２の不純物領域の内部に前記第２導電型の不純
物を選択的に導入することにより、コンタクト領域とし
て機能する前記第２導電型の第３および第４の不純物領
域を形成する工程と、前記素子分離絶縁層を選択的に除
去することにより、その素子分離絶縁層を貫通するコン
タクト・ホールを形成すると共に、そのコンタクト・ホ
ールによって前記半導体層にダイオード形成部を画定す
る工程と、前記ダイオード形成部内において、前記素子
分離絶縁層のコンタクト・ホールを介して前記半導体層
に前記第２導電型の不純物を選択的に導入することによ
り、ダイオードのアノードまたはカソードとして機能す
る前記第２導電型の第５の不純物領域を形成する工程と
を含み、前記第５の不純物領域は、前記素子分離絶縁層
のコンタクト・ホールに対して自己整合的に形成される
と共に、前記ダイオードのｐ−ｎ接合は、前記第５の不
純物領域と前記半導体層の界面に形成され、さらに、前
記素子分離絶縁層を形成する前記工程とその素子分離絶
縁層にコンタクト・ホールを形成する前記工程の間に、
前記ＭＯＳＦＥＴ形成部および前記素子分離絶縁層を覆
う層間絶縁層を形成する工程と、前記層間絶縁層を選択
的に除去することによりその層間絶縁層を貫通する第
１、第２および第３のコンタクト・ホールを形成する工
程とを含んでおり、前記第３および第４の不純物領域
は、それぞれ前記第１および第２のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第３のコンタクト
・ホールに対して自己整合的に形成され、前記素子分離
絶縁層にコンタクト・ホールを形成する工程が、前記層
間絶縁層の第３のコンタクト・ホールそれ自体または前
記層間絶縁層の第１、第２および第３のコンタクト・ホ
ールを形成するために使用するマスクを用いて実行され
ることを特徴とする。
造方法は、半導体基板上に直接または他の層を介して第
１導電型の半導体層を形成する工程と、前記半導体層の
表面領域内に素子分離絶縁層を選択的に形成することに
より、前記半導体層にＭＯＳＦＥＴ形成部を画定する工
程と、前記ＭＯＳＦＥＴ形成部内において前記半導体層
に第２導電型の不純物を選択的に導入することにより、
ＭＯＳＦＥＴのソース・ドレイン領域として機能する第
１および第２の不純物領域を形成する工程と、前記第１
および第２の不純物領域の内部に前記第２導電型の不純
物を選択的に導入することにより、コンタクト領域とし
て機能する前記第２導電型の第３および第４の不純物領
域を形成する工程と、前記素子分離絶縁層を選択的に除
去することにより、その素子分離絶縁層を貫通するコン
タクト・ホールを形成すると共に、そのコンタクト・ホ
ールによって前記半導体層にダイオード形成部を画定す
る工程と、前記ダイオード形成部内において、前記素子
分離絶縁層のコンタクト・ホールを介して前記半導体層
に前記第２導電型の不純物を選択的に導入することによ
り、ダイオードのアノードまたはカソードとして機能す
る前記第２導電型の第５の不純物領域を形成する工程と
を含み、前記第５の不純物領域は、前記素子分離絶縁層
のコンタクト・ホールに対して自己整合的に形成される
と共に、前記ダイオードのｐ−ｎ接合は、前記第５の不
純物領域と前記半導体層の界面に形成され、さらに、前
記素子分離絶縁層を形成する前記工程とその素子分離絶
縁層にコンタクト・ホールを形成する前記工程の間に、
前記ＭＯＳＦＥＴ形成部および前記素子分離絶縁層を覆
う層間絶縁層を形成する工程と、前記層間絶縁層を選択
的に除去することによりその層間絶縁層を貫通する第
１、第２および第３のコンタクト・ホールを形成する工
程とを含んでおり、前記第３および第４の不純物領域
は、それぞれ前記第１および第２のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第３のコンタクト
・ホールに対して自己整合的に形成され、前記素子分離
絶縁層にコンタクト・ホールを形成する工程が、前記層
間絶縁層の第３のコンタクト・ホールそれ自体または前
記層間絶縁層の第１、第２および第３のコンタクト・ホ
ールを形成するために使用するマスクを用いて実行され
ることを特徴とする。
【００４５】（１１） 本発明の第２の半導体装置の製
造方法では、第１導電型の前記半導体層の表面領域内に
前記素子分離絶縁層を選択的に形成することにより、前
記ＭＯＳＦＥＴ形成部を画定する。その後、前記ＭＯＳ
ＦＥＴ形成部の内部に第２導電型の不純物を選択的に導
入することにより、ＭＯＳＦＥＴのソース・ドレイン領
域として機能する前記第１および第２の不純物領域と、
コンタクト領域として機能する前記第２導電型の前記第
３および第４の不純物領域を形成する。他方、前記素子
分離絶縁層を選択的に除去することにより、その素子分
離絶縁層を貫通するコンタクト・ホールを形成すると共
に、前記ダイオード形成部を画定する。その後、前記ダ
イオード形成部内において、前記素子分離絶縁層のコン
タクト・ホールを介して前記半導体層に第２導電型の不
純物を選択的に導入することにより、ダイオードのアノ
ードまたはカソードとして機能する前記第２導電型の前
記第５の不純物領域を形成する。前記第５の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されると共に、前記ダイオードのｐ−
ｎ接合は、前記第５の不純物領域と前記半導体層の界面
に形成される。
造方法では、第１導電型の前記半導体層の表面領域内に
前記素子分離絶縁層を選択的に形成することにより、前
記ＭＯＳＦＥＴ形成部を画定する。その後、前記ＭＯＳ
ＦＥＴ形成部の内部に第２導電型の不純物を選択的に導
入することにより、ＭＯＳＦＥＴのソース・ドレイン領
域として機能する前記第１および第２の不純物領域と、
コンタクト領域として機能する前記第２導電型の前記第
３および第４の不純物領域を形成する。他方、前記素子
分離絶縁層を選択的に除去することにより、その素子分
離絶縁層を貫通するコンタクト・ホールを形成すると共
に、前記ダイオード形成部を画定する。その後、前記ダ
イオード形成部内において、前記素子分離絶縁層のコン
タクト・ホールを介して前記半導体層に第２導電型の不
純物を選択的に導入することにより、ダイオードのアノ
ードまたはカソードとして機能する前記第２導電型の前
記第５の不純物領域を形成する。前記第５の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されると共に、前記ダイオードのｐ−
ｎ接合は、前記第５の不純物領域と前記半導体層の界面
に形成される。
【００４６】さらに、前記素子分離絶縁層を形成する前
記工程とその素子分離絶縁層にコンタクト・ホールを形
成する前記工程の間において、前記ＭＯＳＦＥＴ形成部
および前記素子分離絶縁層を覆う層間絶縁層を形成し、
その層間絶縁層を選択的に除去することによりその層間
絶縁層を貫通する第１、第２および第３のコンタクト・
ホールを形成する。前記第３および第４の不純物領域
は、それぞれ前記第１および第２のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第３のコンタクト
・ホールに対して自己整合的に形成される。しかも、前
記素子分離絶縁層にコンタクト・ホールを形成する工程
は、前記層間絶縁層の第３のコンタクト・ホールそれ自
体または前記層間絶縁層の第１、第２および第３のコン
タクト・ホールを形成するために使用するマスクを用い
て実行される。 よって、本発明の第２の半導体装置の製
造方法によれば、（７）〜（９）で述べた本発明の第２
の半導体装置が製造される。また、前記素子分離絶縁層
を貫通するコンタクト・ホールを、前記層間絶縁層に前
記第１、第２および第３のコンタクト・ホールを形成す
るエッチング工程で同時に形成することが可能であるか
ら、製造工程数は増加しない。
記工程とその素子分離絶縁層にコンタクト・ホールを形
成する前記工程の間において、前記ＭＯＳＦＥＴ形成部
および前記素子分離絶縁層を覆う層間絶縁層を形成し、
その層間絶縁層を選択的に除去することによりその層間
絶縁層を貫通する第１、第２および第３のコンタクト・
ホールを形成する。前記第３および第４の不純物領域
は、それぞれ前記第１および第２のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第３のコンタクト
・ホールに対して自己整合的に形成される。しかも、前
記素子分離絶縁層にコンタクト・ホールを形成する工程
は、前記層間絶縁層の第３のコンタクト・ホールそれ自
体または前記層間絶縁層の第１、第２および第３のコン
タクト・ホールを形成するために使用するマスクを用い
て実行される。 よって、本発明の第２の半導体装置の製
造方法によれば、（７）〜（９）で述べた本発明の第２
の半導体装置が製造される。また、前記素子分離絶縁層
を貫通するコンタクト・ホールを、前記層間絶縁層に前
記第１、第２および第３のコンタクト・ホールを形成す
るエッチング工程で同時に形成することが可能であるか
ら、製造工程数は増加しない。
【００４７】（１２） 本発明の第２の半導体装置の製
造方法の好ましい例では、前記第３および第４の不純物
領域を形成する工程と、前記第５の不純物領域を形成す
る工程とが同時に行われる。
造方法の好ましい例では、前記第３および第４の不純物
領域を形成する工程と、前記第５の不純物領域を形成す
る工程とが同時に行われる。
【００４８】この場合、前記第３、第４および第５の不
純物領域を一工程で形成でき、製造工程数が増加しない
という利点が得られる。
純物領域を一工程で形成でき、製造工程数が増加しない
という利点が得られる。
【００４９】
【００５０】
【００５１】本発明の第２の半導体装置の製造方法の他
の好ましい例では、前記素子分離絶縁層が、前記層間絶
縁層のコンタクト・ホールを形成するためのエッチング
工程でエッチング可能な材料から形成されており、その
エッチング工程において前記素子分離絶縁層のコンタク
ト・ホールが形成される。
の好ましい例では、前記素子分離絶縁層が、前記層間絶
縁層のコンタクト・ホールを形成するためのエッチング
工程でエッチング可能な材料から形成されており、その
エッチング工程において前記素子分離絶縁層のコンタク
ト・ホールが形成される。
【００５２】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層に前記第１、第
２および第３のコンタクト・ホールを形成するエッチン
グ工程で同時に形成することが可能である。よって、製
造工程数が増加しないという利点が得られる。
コンタクト・ホールを、前記層間絶縁層に前記第１、第
２および第３のコンタクト・ホールを形成するエッチン
グ工程で同時に形成することが可能である。よって、製
造工程数が増加しないという利点が得られる。
【００５３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。
について添付図面を参照しながら説明する。
【００５４】図１〜図３は本発明の一実施形態の半導体
装置の製造方法の各工程を示す。
装置の製造方法の各工程を示す。
【００５５】まず、公知の方法により、図１（a）に示
す構成を製作する。すなわち、ｎ型またはｐ型のシリコ
ン基板１に形成したｎ+型エピタキシャル層２の内部
に、ｎ −型ウェル３を形成する。そして、そのｎ−型ウ
ェル３の表面にパターン化された素子分離絶縁層６を形
成することにより、ＭＯＳＦＥＴ形成部２１を画定す
る。素子分離絶縁層６は、二酸化シリコン（ＳｉＯ2）
から形成される。ＭＯＳＦＥＴ形成部２１は、素子分離
絶縁層６により囲まれ且つ露出したｎ−型ウェル３の一
部から形成される。図４に示した従来の製造方法とは異
なり、この段階ではダイオード形成部は画定されない。
す構成を製作する。すなわち、ｎ型またはｐ型のシリコ
ン基板１に形成したｎ+型エピタキシャル層２の内部
に、ｎ −型ウェル３を形成する。そして、そのｎ−型ウ
ェル３の表面にパターン化された素子分離絶縁層６を形
成することにより、ＭＯＳＦＥＴ形成部２１を画定す
る。素子分離絶縁層６は、二酸化シリコン（ＳｉＯ2）
から形成される。ＭＯＳＦＥＴ形成部２１は、素子分離
絶縁層６により囲まれ且つ露出したｎ−型ウェル３の一
部から形成される。図４に示した従来の製造方法とは異
なり、この段階ではダイオード形成部は画定されない。
【００５６】素子分離絶縁層６としては、いわゆるＬＯ
ＣＯＳ（LOCal Oxidation of Silicon）法に代表される
酸化膜分離法や、トレンチ内に絶縁体のみを（あるいは
絶縁体と導電体とを）埋め込むトレンチ分離法で形成し
たものでもよいし、その他の任意の方法で形成したもの
でもよい。
ＣＯＳ（LOCal Oxidation of Silicon）法に代表される
酸化膜分離法や、トレンチ内に絶縁体のみを（あるいは
絶縁体と導電体とを）埋め込むトレンチ分離法で形成し
たものでもよいし、その他の任意の方法で形成したもの
でもよい。
【００５７】ＭＯＳＦＥＴ形成部２１では、露出したｎ
−型ウェル３の表面にゲート絶縁層８を形成し、そのゲ
ート絶縁層８の上にゲート電極７を形成する。そのゲー
ト電極７の両側には、一対の絶縁性側壁スペーサ５ａ、
５ｂをｎ−型ウェル３上に形成する。
−型ウェル３の表面にゲート絶縁層８を形成し、そのゲ
ート絶縁層８の上にゲート電極７を形成する。そのゲー
ト電極７の両側には、一対の絶縁性側壁スペーサ５ａ、
５ｂをｎ−型ウェル３上に形成する。
【００５８】公知のイオン注入法によりＭＯＳＦＥＴ形
成部１にp型不純物（例えば硼素）を導入し、ｎ−型ウ
ェル３の内部に一対のｐ-型不純物領域１３ａ、１３ｂ
をゲート電極７に対して自己整合的に形成する。また、
公知のイオン注入法により、ＭＯＳＦＥＴ形成部１にp
型不純物（例えば硼素）を導入し、ｎ−型ウェル３の内
部に一対のｐ+型不純物領域４ａ、４ｂを側壁スペーサ
５ａ、５ｂに対して自己整合的に形成する。
成部１にp型不純物（例えば硼素）を導入し、ｎ−型ウ
ェル３の内部に一対のｐ-型不純物領域１３ａ、１３ｂ
をゲート電極７に対して自己整合的に形成する。また、
公知のイオン注入法により、ＭＯＳＦＥＴ形成部１にp
型不純物（例えば硼素）を導入し、ｎ−型ウェル３の内
部に一対のｐ+型不純物領域４ａ、４ｂを側壁スペーサ
５ａ、５ｂに対して自己整合的に形成する。
【００５９】こうしてＭＯＳＦＥＴ形成部２１に形成さ
れたｐ+型不純物領域４ａ、４ｂと、側壁スペーサ５
ａ、５ｂの下に残ったｐ-型不純物領域１３ａ、１３ｂ
とが、ＭＯＳＦＥＴの一対のソース・ドレイン領域を構
成する。これらのソース・ドレイン領域は、ＬＤＤ構造
を有している。この時の状態は図１（ａ）に示す通りで
ある。
れたｐ+型不純物領域４ａ、４ｂと、側壁スペーサ５
ａ、５ｂの下に残ったｐ-型不純物領域１３ａ、１３ｂ
とが、ＭＯＳＦＥＴの一対のソース・ドレイン領域を構
成する。これらのソース・ドレイン領域は、ＬＤＤ構造
を有している。この時の状態は図１（ａ）に示す通りで
ある。
【００６０】続いて、図１（ｂ）に示すように、半導体
基板１の全面にわたって層間絶縁層９を形成し、ＭＯＳ
ＦＥＴ形成部２１とその他の領域を層間絶縁層９で覆
う。この層間絶縁層９は、ＢＰＳＧ（BoroPhosphorSili
cate Glass）により形成されている。そして、図２
（ａ）に示すように、ＭＯＳＦＥＴ形成部２１の一対の
ｐ+型不純物領域４ａ、４ｂ内にコンタクト領域を形成
するためのマスク１０を層間絶縁層９の上に形成する。
このマスク１０は、ｐ+型不純物領域４ａ、４ｂの上に
位置する透孔１０ａ、１０ｂだけでなく、素子分離絶縁
層６の所定箇所の上に位置する透孔１０ｃをも有してい
る。この透孔１０ｃがｎ−型ウェル３の内部にダイオー
ド形成部２２を画定する。
基板１の全面にわたって層間絶縁層９を形成し、ＭＯＳ
ＦＥＴ形成部２１とその他の領域を層間絶縁層９で覆
う。この層間絶縁層９は、ＢＰＳＧ（BoroPhosphorSili
cate Glass）により形成されている。そして、図２
（ａ）に示すように、ＭＯＳＦＥＴ形成部２１の一対の
ｐ+型不純物領域４ａ、４ｂ内にコンタクト領域を形成
するためのマスク１０を層間絶縁層９の上に形成する。
このマスク１０は、ｐ+型不純物領域４ａ、４ｂの上に
位置する透孔１０ａ、１０ｂだけでなく、素子分離絶縁
層６の所定箇所の上に位置する透孔１０ｃをも有してい
る。この透孔１０ｃがｎ−型ウェル３の内部にダイオー
ド形成部２２を画定する。
【００６１】次に、マスク１０を用いて、ＢＰＳＧより
なる層間絶縁層９に対して選択的にドライ・エッチング
を行う。こうして、図２（ａ）に示すように、一対のｐ
+型不純物領域４ａ、４ｂまで達する一対のコンタクト
・ホール９ａ、９ｂと、素子分離絶縁層６まで達するコ
ンタクト・ホール９ｃを層間絶縁層９に形成する。ｐ +
型不純物領域４ａ、４ｂは、コンタクト・ホール９ａ、
９ｂからそれぞれ露出している。素子分離絶縁層６は、
コンタクト・ホール９ｃから露出している。
なる層間絶縁層９に対して選択的にドライ・エッチング
を行う。こうして、図２（ａ）に示すように、一対のｐ
+型不純物領域４ａ、４ｂまで達する一対のコンタクト
・ホール９ａ、９ｂと、素子分離絶縁層６まで達するコ
ンタクト・ホール９ｃを層間絶縁層９に形成する。ｐ +
型不純物領域４ａ、４ｂは、コンタクト・ホール９ａ、
９ｂからそれぞれ露出している。素子分離絶縁層６は、
コンタクト・ホール９ｃから露出している。
【００６２】この層間絶縁層９のエッチング工程におい
て、エッチング時間を層間絶縁層９のエッチングに必要
な時間よりも少し長く設定する。こうすることにより、
エッチング用の反応ガスを変更することなしに、層間絶
縁層９の下方にあるＳｉＯ2からなる素子分離層６がコ
ンタクト・ホール９ｃを介して選択的にエッチングされ
る。その結果、図２（ａ）に示すように、ｎ−型ウェル
３まで達するコンタクト・ホール６ｃが素子分離絶縁層
６に形成される。
て、エッチング時間を層間絶縁層９のエッチングに必要
な時間よりも少し長く設定する。こうすることにより、
エッチング用の反応ガスを変更することなしに、層間絶
縁層９の下方にあるＳｉＯ2からなる素子分離層６がコ
ンタクト・ホール９ｃを介して選択的にエッチングされ
る。その結果、図２（ａ）に示すように、ｎ−型ウェル
３まで達するコンタクト・ホール６ｃが素子分離絶縁層
６に形成される。
【００６３】この実施形態では、素子分離絶縁層６と層
間絶縁層９がいずれもＳｉＯ2系であるため、このドラ
イ・エッチング工程では、反応ガスとして例えば、ＣＨ
Ｆ4、ＣＨＦ3などが使用される。このドライ・エッチン
グ工程のエッチング条件は従来と同様でよいので、それ
についての詳細な説明は省略する。
間絶縁層９がいずれもＳｉＯ2系であるため、このドラ
イ・エッチング工程では、反応ガスとして例えば、ＣＨ
Ｆ4、ＣＨＦ3などが使用される。このドライ・エッチン
グ工程のエッチング条件は従来と同様でよいので、それ
についての詳細な説明は省略する。
【００６４】なお、層間絶縁層９に対してコンタクト・
ホール９ａ、９ｂ、９ｃを形成し、且つ素子分離絶縁層
６にコンタクト・ホール６ｃを形成するという目的に対
して十分な選択比と異方性が得られれば、任意の異方性
エッチング法が使用可能である。
ホール９ａ、９ｂ、９ｃを形成し、且つ素子分離絶縁層
６にコンタクト・ホール６ｃを形成するという目的に対
して十分な選択比と異方性が得られれば、任意の異方性
エッチング法が使用可能である。
【００６５】ここでは、層間絶縁層９をエッチングして
コンタクト・ホール９ａ、９ｂ、９ｃを形成するエッチ
ング工程内で素子分離絶縁層６をエッチングしてコンタ
クト・ホール６ｃを形成しているが、層間絶縁層９をエ
ッチングしてコンタクト・ホール９ａ、９ｂ、９ｃを形
成するエッチング工程が終了してから、別のエッチング
工程で素子分離絶縁層６をエッチングしてコンタクト・
ホール６ｃを形成してもよいことは言うまでもない。
コンタクト・ホール９ａ、９ｂ、９ｃを形成するエッチ
ング工程内で素子分離絶縁層６をエッチングしてコンタ
クト・ホール６ｃを形成しているが、層間絶縁層９をエ
ッチングしてコンタクト・ホール９ａ、９ｂ、９ｃを形
成するエッチング工程が終了してから、別のエッチング
工程で素子分離絶縁層６をエッチングしてコンタクト・
ホール６ｃを形成してもよいことは言うまでもない。
【００６６】その後、マスク１０を取り除いてから、コ
ンタクト・ホール９ａ、９ｂ、９ｃを有する層間絶縁層
９をマスクとして、ｎ−型ウェル３の内部にｐ型不純物
（例えば硼素）を選択的にイオン注入する。こうして、
図２（ｂ）に示すように、ＭＯＳＦＥＴ形成部２１では
ｐ+型不純物領域４ａ、４ｂの内部にｐ+型コンタクト領
域１１ａ、１１ｂがそれぞれ形成される。それと同時
に、ダイオード形成部２２では、ｎ−型ウェル３の内部
にｐ+型不純物領域１１ｃが形成される。
ンタクト・ホール９ａ、９ｂ、９ｃを有する層間絶縁層
９をマスクとして、ｎ−型ウェル３の内部にｐ型不純物
（例えば硼素）を選択的にイオン注入する。こうして、
図２（ｂ）に示すように、ＭＯＳＦＥＴ形成部２１では
ｐ+型不純物領域４ａ、４ｂの内部にｐ+型コンタクト領
域１１ａ、１１ｂがそれぞれ形成される。それと同時
に、ダイオード形成部２２では、ｎ−型ウェル３の内部
にｐ+型不純物領域１１ｃが形成される。
【００６７】ｐ+型コンタクト領域１１ａ、１１ｂは、
コンタクト・ホール９ａ、９ｂに対してそれぞれ自己整
合的に形成される。ｐ+型コンタクト領域１１ｃは、コ
ンタクト・ホール９ｃに対して自己整合的に形成され
る。
コンタクト・ホール９ａ、９ｂに対してそれぞれ自己整
合的に形成される。ｐ+型コンタクト領域１１ｃは、コ
ンタクト・ホール９ｃに対して自己整合的に形成され
る。
【００６８】なお、このイオン注入工程は、マスク１０
を取り除かずに行ってもよい。この場合は、イオン注入
工程が終了してからマスク１０が除去される。
を取り除かずに行ってもよい。この場合は、イオン注入
工程が終了してからマスク１０が除去される。
【００６９】こうしてダイオード形成部２２に形成され
たｐ+型不純物領域１１ｃは、その下方のｎ-型ウェル３
と共にＭＯＳＦＥＴ保護用のｐ−ｎ接合ダイオードを形
成する。換言すれば、ｐ+型不純物領域１１ｃとｎ-型ウ
ェル３は、このｐ−ｎ接合ダイオードのアノードおよび
カソードとしてそれぞれ機能する。このダイオードのｐ
−ｎ接合（ｐ+−ｎ-接合）は、ｐ+型不純物領域４ｃと
ｎ-型ウェル３との界面に形成される。
たｐ+型不純物領域１１ｃは、その下方のｎ-型ウェル３
と共にＭＯＳＦＥＴ保護用のｐ−ｎ接合ダイオードを形
成する。換言すれば、ｐ+型不純物領域１１ｃとｎ-型ウ
ェル３は、このｐ−ｎ接合ダイオードのアノードおよび
カソードとしてそれぞれ機能する。このダイオードのｐ
−ｎ接合（ｐ+−ｎ-接合）は、ｐ+型不純物領域４ｃと
ｎ-型ウェル３との界面に形成される。
【００７０】その後、公知の方法（例えば、金属膜を形
成してからリフトオフ法などでパターン化する方法）に
より、図３に示すように、層間絶縁層９の上に電極１２
ａ、１２ｂ、１２ｃを形成する。ソース・ドレイン用の
電極１２ａ、１２ｂの底部は、コンタクト・ホール９
ａ、９ｂを介してｐ型コンタクト領域１１ａ、１１ｂに
それぞれ接触する。こうして、電極１２ａ、１２ｂは一
対のソース・ドレイン領域にそれぞれ電気的に接続され
る。また、ダイオード用の電極１２ｃの底部は、上下に
連通した二つのコンタクト・ホール９ｃと６ｃを介して
ｐ型不純物領域１１ｃに接触する。こうして、電極１２
ｃはダイオードのアノード領域に電気的に接続される。
成してからリフトオフ法などでパターン化する方法）に
より、図３に示すように、層間絶縁層９の上に電極１２
ａ、１２ｂ、１２ｃを形成する。ソース・ドレイン用の
電極１２ａ、１２ｂの底部は、コンタクト・ホール９
ａ、９ｂを介してｐ型コンタクト領域１１ａ、１１ｂに
それぞれ接触する。こうして、電極１２ａ、１２ｂは一
対のソース・ドレイン領域にそれぞれ電気的に接続され
る。また、ダイオード用の電極１２ｃの底部は、上下に
連通した二つのコンタクト・ホール９ｃと６ｃを介して
ｐ型不純物領域１１ｃに接触する。こうして、電極１２
ｃはダイオードのアノード領域に電気的に接続される。
【００７１】その後は、必要に応じて層間絶縁層、配線
層、保護層（いずれも図示せず）などが形成され、半導
体装置が完成する。
層、保護層（いずれも図示せず）などが形成され、半導
体装置が完成する。
【００７２】こうして製造された第１実施形態の半導体
装置では、ダイオード形成部２２において素子分離絶縁
層６が選択的にエッチングされてｎ−型ウェル３が露出
せしめられ、そこにｐ型不純物領域１１ｃが形成されて
いるので、ダイオード領域２２に形成されるｐ+−ｎ-接
合と、ｎ+型エピタキシャル層２とｎ-型ウェル３の界面
との距離（すなわち、ｐ+型不純物領域１１ｃの直下に
おけるｎ−型ウェル３の厚さ）ｄは、素子分離絶縁層６
の厚さに応じて小さくなる。換言すれば、前記ダイオー
ドのｐ+−ｎ-接合の位置は、図４（ｂ）に示した従来の
半導体装置の場合よりもシリコン基板１に近づく。よっ
て、前記ダイオードの耐ＥＳＤ性能が改善され、その結
果、ＥＳＤに起因する半導体装置の不良の発生を防止ま
たは抑制できる。
装置では、ダイオード形成部２２において素子分離絶縁
層６が選択的にエッチングされてｎ−型ウェル３が露出
せしめられ、そこにｐ型不純物領域１１ｃが形成されて
いるので、ダイオード領域２２に形成されるｐ+−ｎ-接
合と、ｎ+型エピタキシャル層２とｎ-型ウェル３の界面
との距離（すなわち、ｐ+型不純物領域１１ｃの直下に
おけるｎ−型ウェル３の厚さ）ｄは、素子分離絶縁層６
の厚さに応じて小さくなる。換言すれば、前記ダイオー
ドのｐ+−ｎ-接合の位置は、図４（ｂ）に示した従来の
半導体装置の場合よりもシリコン基板１に近づく。よっ
て、前記ダイオードの耐ＥＳＤ性能が改善され、その結
果、ＥＳＤに起因する半導体装置の不良の発生を防止ま
たは抑制できる。
【００７３】また、前記ダイオードのｐ+−ｎ-接合の位
置は、ｐ+型不純物領域１１ｃの深さ、素子分離絶縁層
６の厚さ、ｎ-型ウェル３の厚さ（深さ）によって変化
するので、これらの深さや厚さを調整することにより、
必要に応じてｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容
易に調整することができる。
置は、ｐ+型不純物領域１１ｃの深さ、素子分離絶縁層
６の厚さ、ｎ-型ウェル３の厚さ（深さ）によって変化
するので、これらの深さや厚さを調整することにより、
必要に応じてｐ−ｎ接合ダイオードの耐ＥＳＤ性能を容
易に調整することができる。
【００７４】また、ダイオード形成部２２における素子
分離絶縁層６のエッチングは、層間絶縁層９に電極形成
用のコンタクト・ホール９ａ、９ｂ、９ｃを形成するエ
ッチング工程の中で行われ、しかもダイオード形成部２
２におけるｐ+型不純物領域１１ｃの形成は、ＭＯＳＦ
ＥＴ形成部２１にコンタクト領域１１ａ、１１ｂを形成
するためのイオン注入工程で同時に行われるので、製造
工程数が増加することもない。
分離絶縁層６のエッチングは、層間絶縁層９に電極形成
用のコンタクト・ホール９ａ、９ｂ、９ｃを形成するエ
ッチング工程の中で行われ、しかもダイオード形成部２
２におけるｐ+型不純物領域１１ｃの形成は、ＭＯＳＦ
ＥＴ形成部２１にコンタクト領域１１ａ、１１ｂを形成
するためのイオン注入工程で同時に行われるので、製造
工程数が増加することもない。
【００７５】なお、上記実施形態では、ｎ-型ウェル３
の中にｐチャネルＭＯＳＦＥＴを形成しているが、ｐ-
型ウェルの中にｎチャネルＭＯＳＦＥＴを形成してもよ
いことは言うまでもない。また、上記実施形態では、Ｍ
ＯＳＦＥＴがＬＤＤ構造を有しているが、本発明はこれ
に限定されず、一対のソース・ドレイン領域が標準的な
一対の不純物領域のみからなるものであってもよいし、
ＬＤＤ構造以外の他の種々の構造を持っていてもよい。
の中にｐチャネルＭＯＳＦＥＴを形成しているが、ｐ-
型ウェルの中にｎチャネルＭＯＳＦＥＴを形成してもよ
いことは言うまでもない。また、上記実施形態では、Ｍ
ＯＳＦＥＴがＬＤＤ構造を有しているが、本発明はこれ
に限定されず、一対のソース・ドレイン領域が標準的な
一対の不純物領域のみからなるものであってもよいし、
ＬＤＤ構造以外の他の種々の構造を持っていてもよい。
【００７６】また、上記実施形態では、ｎ型またはｐ型
のシリコン基板１に形成したｎ+型エピタキシャル層２
とｎ-型ウェル３を使用しているが、エピタキシャル層
２やｎ-型ウェル３は必ずしも必要ではなく、ｎ型また
はｐ型のシリコン基板１内に直接ソース・ドレイン領域
を形成してもよい。シリコン基板１の上にエピタキシャ
ル成長させて得たエピタキシャル層に代えて、シリコン
基板１内に不純物を高エネルギーでイオン注入して得ら
れる擬似的なエピタキシャル層を使用してもよい。
のシリコン基板１に形成したｎ+型エピタキシャル層２
とｎ-型ウェル３を使用しているが、エピタキシャル層
２やｎ-型ウェル３は必ずしも必要ではなく、ｎ型また
はｐ型のシリコン基板１内に直接ソース・ドレイン領域
を形成してもよい。シリコン基板１の上にエピタキシャ
ル成長させて得たエピタキシャル層に代えて、シリコン
基板１内に不純物を高エネルギーでイオン注入して得ら
れる擬似的なエピタキシャル層を使用してもよい。
【００７７】さらに、上記実施形態では、層間絶縁層９
をエッチングしてコンタクト・ホール９ａ、９ｂ、９ｃ
を形成する工程内で素子分離絶縁層６をエッチングして
コンタクト・ホール６ｃを形成しているが、本発明はこ
の方法に限定されない。層間絶縁層９を形成する前に、
コンタクト・ホール６ｃ形成用のマスクを用いて素子分
離絶縁層６に対して選択的にエッチングを行うことによ
り、コンタクト・ホール６ｃを形成することも可能であ
る。
をエッチングしてコンタクト・ホール９ａ、９ｂ、９ｃ
を形成する工程内で素子分離絶縁層６をエッチングして
コンタクト・ホール６ｃを形成しているが、本発明はこ
の方法に限定されない。層間絶縁層９を形成する前に、
コンタクト・ホール６ｃ形成用のマスクを用いて素子分
離絶縁層６に対して選択的にエッチングを行うことによ
り、コンタクト・ホール６ｃを形成することも可能であ
る。
【００７８】上記実施形態では、ＭＯＳＦＥＴを保護す
るためのｐ−ｎ接合ダイオードを形成しているが、本発
明はＭＯＳＦＥＴの保護以外に用いられるｐ−ｎ接合ダ
イオードの形成にも適用できるものである。
るためのｐ−ｎ接合ダイオードを形成しているが、本発
明はＭＯＳＦＥＴの保護以外に用いられるｐ−ｎ接合ダ
イオードの形成にも適用できるものである。
【００７９】以上説明したように、本発明の第１および
第２の半導体装置とその製造方法によれば、ｐ−ｎ接合
ダイオードの耐ＥＳＤ性能が改善され、その結果、ＥＳ
Ｄに起因する半導体装置の不良の発生を防止または抑制
できる。また、必要に応じてｐ−ｎ接合ダイオードの耐
ＥＳＤ性能を容易に調整することができる。しかも、こ
れらは製造工程数を増加させずに実現できる。
第２の半導体装置とその製造方法によれば、ｐ−ｎ接合
ダイオードの耐ＥＳＤ性能が改善され、その結果、ＥＳ
Ｄに起因する半導体装置の不良の発生を防止または抑制
できる。また、必要に応じてｐ−ｎ接合ダイオードの耐
ＥＳＤ性能を容易に調整することができる。しかも、こ
れらは製造工程数を増加させずに実現できる。
【００８０】
【図１】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図である。
各工程を示す部分断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図で、図１の続きである。
各工程を示す部分断面図で、図１の続きである。
【図３】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図で、図２の続きである。
各工程を示す部分断面図で、図２の続きである。
【図４】従来の半導体装置の製造方法の各工程を示す部
分断面図である。
分断面図である。
１ シリコン基板 ２ エピタキシャル層 ３ ウェル ４ａ、４ｂ 不純物領域 ５ａ、５ｂ 側壁スペーサ ６ 素子分離絶縁層 ６ｃ 素子分離絶縁層のコンタクト・ホール ７ ゲート電極 ８ ゲート絶縁層 ９ 層間絶縁層 ９ａ、９ｂ、９ｃ 層間絶縁層のコンタクト・ホール １０ マスク １１ａ、１１ｂ、１１ｃ 不純物領域 １２ａ、１２ｂ、１２ｃ 電極 １３ａ、１３ｂ 不純物領域 ２１ ＭＯＳＦＥＴ形成部 ２２ ダイオード形成部
Claims (12)
- 【請求項１】 半導体基板上に直接または他の層を介し
て形成された第１導電型の半導体層と、 前記半導体層の表面領域内に選択的に形成された素子分
離絶縁層と、 前記素子分離絶縁層の下方において前記半導体層に形成
された、ダイオードのアノードまたはカソードとして機
能する第２導電型の不純物領域とを備え、 前記不純物領域は、前記素子分離絶縁層を貫通するコン
タクト・ホールに対して自己整合的に形成されていると
共に、前記ダイオードのｐ−ｎ接合は、前記不純物領域
と前記半導体層の界面に形成されており、 さらに、前記半導体層および前記素子分離絶縁層を覆う
層間絶縁層を備えており、その層間絶縁層は、前記素子
分離絶縁層に形成されたコンタクト・ホールと連通する
コンタクト・ホールを有していて、前記不純物領域はそ
れら二つのコンタクト・ホールを介して前記層間絶縁層
から露出している ことを特徴とする半導体装置。 - 【請求項２】 前記不純物領域の表面が、前記半導体層
の表面と一致していると共に、前記素子分離絶縁層が存
在しない箇所における前記半導体層の表面よりも前記半
導体基板に近い位置にある請求項１に記載の半導体装
置。 - 【請求項３】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、前記素子分離絶縁層のコンタクト
・ホールが前記エッチング工程において形成されたもの
である請求項１または２に記載の半導体装置。 - 【請求項４】 半導体基板上に直接または他の層を介し
て第１導電型の半導体層を形成する工程と、 前記半導体層の表面領域内に素子分離絶縁層を選択的に
形成する工程と、 前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、 前記コンタクト・ホールを介して前記半導体層に第２導
電型の不純物を選択的に導入することにより、前記半導
体層の内部にダイオードのアノードまたはカソ ードとし
て機能する前記第２導電型の不純物領域を形成する工程
とを含み、 前記不純物領域は、前記コンタクト・ホールに対して自
己整合的に形成されると共に、前記ダイオードのｐ−ｎ
接合は、前記第不純物領域と前記半導体層の界面に形成
され、 しかも、前記素子分離絶縁層を形成する前記工程とその
素子分離絶縁層にコンタクト・ホールを形成する前記工
程との間に、前記半導体層および前記素子分離絶縁層を
覆う層間絶縁層を形成する工程と、前記層間絶縁層を選
択的に除去することによりその層間絶縁層を貫通するコ
ンタクト・ホールを形成する工程とをさらに含んでお
り、 前記素子分離絶縁層にコンタクト・ホールを形成する前
記工程が、前記層間絶縁層のコンタクト・ホールそれ自
体または前記層間絶縁層のコンタクト・ホールを形成す
るために使用するマスクを用いて実行されることを特徴
とする半導体装置の製造方法 。 - 【請求項５】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、そのエッチング工程において前記
素子分離絶縁層のコンタクト・ホールが形成される請求
項４に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上に直接または他の層を介し
て形成された第１導電型の半導体層と、 前記半導体層の表面領域内に選択的に形成された素子分
離絶縁層と、 前記素子分離絶縁層によって前記半導体層に画定された
ＭＯＳＦＥＴ形成部と、 前記ＭＯＳＦＥＴ形成部内において前記半導体層に形成
された、ＭＯＳＦＥＴのソース・ドレイン領域として機
能する第２導電型の第１および第２の不純物領域と、 前記第１および第２の不純物領域の内部にそれぞれ形成
された、コンタクト領域として機能する前記第２導電型
の第３および第４の不純物領域と、 前記素子分離絶縁層を貫通するコンタクト・ホールによ
って前記半導体層に画定されたダイオード形成部と、 前記ダイオード形成部内において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する前記第２導電型の第５の不純物領域とを備え、 前記第５の不純物領域は、前記素子分離絶縁層のコンタ
クト・ホールに対して自己整合的に形成されていると共
に、前記ダイオードのｐ−ｎ接合は、前記第５の不純物
領域と前記半導体層の界面に形成されており、 さらに、前記ＭＯＳＦＥＴ形成部および前記素子分離絶
縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記第
５の不純物領域はそれら二つのコンタクト・ホールを介
して前記層間絶縁層から露出していることを特徴とする
半導体装置 。 - 【請求項７】 前記第５の不純物領域の表面は、前記ダ
イオード形成部内における前記半導体層の表面と一致し
ていると共に、前記ＭＯＳＦＥＴ形成部内における前記
半導体層の表面よりも前記半導体基板に近い位置にある
請求項６に記載の半導体装置。 - 【請求項８】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、前記素子分離絶縁層のコンタクト
・ホールが前記エッチング工程において形成されたもの
である請求項６または７に記載の半導体装置。 - 【請求項９】 前記層間絶縁層が、前記ＭＯＳＦＥＴ形
成部に形成された前記第３および第４の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第３および第４の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている請求項６〜８のいずれか１項に記載の半導体装
置。 - 【請求項１０】 半導体基板上に直接または他の層を介
して第１導電型の半導体層を形成する工程と、 前記半導体層の表面領域内に素子分離絶縁層を選択的に
形成することにより、前記半導体層にＭＯＳＦＥＴ形成
部を画定する工程と、 前記ＭＯＳＦＥＴ形成部内において前記半導体層に第２
導電型の不純物を選択的に導入することにより、ＭＯＳ
ＦＥＴのソース・ドレイン領域として機能する第１およ
び第２の不純物領域を形成する工程と、 前記第１および第２の不純物領域の内部に前記第２導電
型の不純物を選択的に導入することにより、コンタクト
領域として機能する前記第２導電型の第３および第４の
不純物領域を形成する工程と、 前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
すると共に、そのコンタクト・ホールによって前記半導
体層にダイオード形成部を画定する工程と、 前記ダイオード形成部内において、前記素子分離絶縁層
のコンタクト・ホールを介して前記半導体層に前記第２
導電型の不純物を選択的に導入することにより、ダイオ
ードのアノードまたはカソードとして機能する前記第２
導電型の第５の不純物領域を形成する工程とを含み、 前記第５の不純物領域は、前記素子分離絶縁層のコンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのｐ−ｎ接合は、前記第５の不純物領域
と前記半導体層の界面に形成され、 さらに、前記素子分離絶縁層を形成する前記工程とその
素子分離絶縁層にコンタクト・ホールを形成する前記工
程の間に、前記ＭＯＳＦＥＴ形成部および前記素子分離
絶縁層を覆う層間絶縁層を形成する工程と、前記層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通する第１、第２および第３のコンタクト・ホールを形
成する工程とを含んでおり、 前記第３および第４の不純物領域は、それぞれ前記第１
および第２のコンタクト・ホールに対して自己整合的に
形成されると共に、前記素子分離絶縁層のコンタクト・
ホールは、前記第３のコンタクト・ホールに対して自己
整合的に形成され、 前記素子分離絶縁層にコンタクト・ホールを形成する工
程が、前記層間絶縁層の第３のコンタクト・ホールそれ
自体または前記層間絶縁層の第１、第２および第３のコ
ンタクト・ホールを形成するために使用するマスクを用
いて実行されることを特徴とする半導体装置の製造方
法 。 - 【請求項１１】 前記第３および第４の不純物領域を形
成する工程と、前記第５の不純物領域を形成する工程と
が同時に行われる請求項１０に記載の半導体装置の製造
方法。 - 【請求項１２】 前記素子分離絶縁層が、前記層間絶縁
層のコンタクト・ホールを形成するためのエッチング工
程でエッチング可能な材料から形成されており、そのエ
ッチング工程において前記素子分離絶縁層のコンタクト
・ホールが形成される請求項１０または１１に記載の半
導体装置の製造方法。
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|---|---|---|---|
| JP24858899A JP3317347B2 (ja) | 1999-09-02 | 1999-09-02 | ダイオードを備えた半導体装置およびその製造方法 |
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|---|---|---|---|
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|---|---|
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ID=17180364
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|---|---|---|---|
| JP24858899A Expired - Fee Related JP3317347B2 (ja) | 1999-09-02 | 1999-09-02 | ダイオードを備えた半導体装置およびその製造方法 |
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- 1999-09-02 JP JP24858899A patent/JP3317347B2/ja not_active Expired - Fee Related
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- 2000-08-31 US US09/653,361 patent/US6495888B1/en not_active Expired - Fee Related
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