KR19980033182A - 자기정렬셀을 가진 ｍｏｓ게이트소자의 제조방법 - Google Patents

자기정렬셀을 가진 ｍｏｓ게이트소자의 제조방법 Download PDF

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KR19980033182A
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Abstract

MOS게이트 파워 반도체소자(MOS-gated power semiconductor device)는 자기정렬소자셀이 임계정렬없이 형성되는 공정에 의하여 형성된다. 측벽스페이서는 임계정렬단계의 수를 줄이기 위하여, 실리콘내의 침하부(depression)의 에칭을 마스크하는데 이용된다. 옵션에 의하여 선택적으로 형성되는 금속이 폴리실리콘층을 P+ 및 N+확산영역에 접속시킨다. 측벽스페이서는 선택적으로 형성된 금속과 함께 불순물이 기생DMOS채널에 확산되는 것을 방지하는 한편, 불순물이 반전되어 누설을 일으키지 못하게 한다. 종단구조도 이 공정에 의하여 형성할 수 있다.

Description

자기정렬셀을 가진 ＭＯＳ게이트소자의 제조방법
본 발명은 반도체소자, 특히 임계정렬(critical alignment)이 없는 감소된 수의 마스킹 단계를 이용하여 형성되는 MOS게이트 제어기준(MOS)반도체소자에 관한 것이다.
MOS게이트소자는 이 기술분야에서는 이미 널리 알려져 있고, 여기에 참고자료로 합체시킨 한국에 출원중인 특허출원 제701385/1997호(1995, 8, 17 제출)에 기술된 MOS게이트소자와 같은 소자를 포함한다. 이러한 소자는 파워 MOSFET, MOS게이트 사이리스터, 절연게이트 바이폴러 트랜지스터(IGBT), 게이트 턴-오프 소자 등을 포함한다.
이러한 소자의 제조방법에는 임계마스크정렬스텝을 포함하는 다수의 석판술 마스킹 단계가 포함된다. 이와 같은 임계정렬스텝은 제조시간과 비용을 추가할뿐 아니라, 소자결함의 원천을 제공한다.
그러므로, 필요한 임계정렬의 수를 최소화 또는 제거하고, 마스킹 단계의 수를 감소시킴으로써, 제조수량(收量)을 증대시키는 한편, 제조비를 절감하는 것이 바람직하다.
본 발명은 임계정렬없이, 자기정렬소자셀(self-aligned device cell)를 형성함으로써, MOS게이트 파워 소자를 제조하기 위한 새로운 방법을 제공한다.
도 1은 게이트산화층, 폴리실리콘층 및 저온산화층이 그위에 형성되고, 개구가 이러한 층내에 형성되고, 약간 도핑된 P영역과 N+영역이 개구내에 형성된 후, 실리콘 웨이퍼내의 칩의 일부를 도시한 단면도,
도 2는 또다른 저온산화층을 증착 및 에칭하여 측벽스페이서를 형성하고, 이방성 실리콘 에칭(anisotropic silicon etch)에 의하여 N+영역을 통하는 침하부(depression)를 형성하고, 포토레지스트층의 증착 및 패터닝 후, 개구내에 P+영역을 형성한 후의 도1의 구조를 도시한 도면,
도 3은 저온산화층과 측벽스페이서의 일부를 제거하고, 옵션에 의한 선택금속층을 형성하고, 이어서 알루미늄층을 증착 및 에칭한 후, 도2의 구조를 도시한 도면,
도 4는 도3에 도시된 구조의 등가종단회로를 도시한 도면,
도 5는 필드산화층이 그위에 형성 및 패턴화되고, 이어서 게이트산화층, 폴리실리콘층 및 저온산화층이 증착된 후의 칩의 일부를 도시한, 본 발명의 또다른 실시예의 단면도,
도 6은 저온산화층과 폴리실리콘층의 패터닝 및 에칭 후의 도5의 구조를 도시한 도면,
도 7은 약간 도핑된 P영역 및 N+ 및 P+영역이 형성되고, 이어서 측벽스페이서가 형성된 후의 도6의 구조를 도시한 도면,
도 8은 선택금속플러그가 형성되고, 이어서 알루미늄층이 증착 및 에칭된 후의 도7의 구조를 도시한 도면,
도 9는 도8의 구조의 상면도,
도 10은 도9의 선(9-9)에 따라 취한 확대단면도.
본 발명에 의하여, 반도체소자는 전도성을 가진 실리콘기판 위에 게이트절연재층을 형성함으로써 제조한다. 이러한 게이트절연재층 위에는 폴리실리콘층이 증착된다. 제 1 중복(overlaying)절연층은 증착 또는 열에 의하여 성장되고, 선택된 영역은 패턴이 그려지고, 에칭되어 서로 일정한 간격을 두는 개구가 형성되고, 이러한 개구에 의하여 폴리실리콘층의 하위영역이 노출된다. 폴리실리콘층의 하위영역은 에칭되어 여러개의 개구가 형성된다. 또다른 전도성 불순물이 폴리실리콘층내의 개구 아래에 위치한 실리콘기판이 표면영역내로 도입되어, 제 2 확산영역을 형성한다. 제 2 중복절연층이 증착되고, 제 2 층중 제 1 중복절연층 위에 있는 부분이 에칭되고, 나머지 부분이 제 1 중복절연층과 폴리실리콘층내의, 실시콘기판의 표면영역의 일부가 노출되는 각 개구내에, 측벽에 따라 수직측벽스페이서를 형성한다. 실리콘기판의 노출부분내의 침하부는 제 2 확산영역보다 더 큰 깊이로 에칭된다. 또다른 전도성 불순물이 실리콘기판의 표면영역 부분내로 도입되어 제 3 확산영역을 형성한다. 제 2 확산영역은 제 3 확산영역의 깊이보다 더 적은 최종깊이를 가지게 된다. 또다른 방법에 의하여, 제 3 확산영역은 제 2 중복절연층이 증착되기 전에 형성된다. 제 1 확산영역은 제 3 확산영역보다 더 깊고 넓으며, 제 3 확산영역보다 더 낮은 농도를 가진다.
하나의 접촉전도층을 증착한 다음에, 이 층의 여러부분에 패턴을 그리고, 이를 에칭하여 제 2 및 제 3 확산영역과 접촉하는 적어도 하나의 소스접점과 적어도 하나의 게이트 접점을 형성한다.
또다른 전도층을 증착시키고, 제 2 및 제 3 확산영역과 접촉하는 부분이 하나의 금속실리콘층을 형성하여, 제 2 및 제 3 확산영역 사이의 전기적 접속을 제공할 수 있게 열처리할 수 있다. 이러한 층의 비반응부분은 제거한다. 제 2 중복절연층의 수직측벽스페이서의 일부와 제 1 중복절연층의 일부를 또다른 도전층을 증착하기 전에 에칭하고, 이러한 도전층을 열처리하여, 금속규소층중 폴리실리콘층과 접촉하는 추가부분을 형성하고, 이러한 부분이 폴리실리콘층과 제 2 및 제 3 확산영역 사이의 전기접속을 제공하게 할 수 있다.
불순물(impurities)은 이를 게이트절연재층을 통하여 실리콘기판내로 주입한 다음에, 불순물내로 몰아 넣음으로써 도입할 수 있다. 하나의 도전형은 N-타입이고, 또다른 도전형은 P-타입이다. 제 1 중복절연층은 열에 의하여 산화층으로 성장할 수 있고, 제 2 중복층은 TEOS층으로 성장할 수 있다.
또다른 도전층은 티타늄 또는 텅스텐으로 할 수 있다. 이러한 도전층은 약 800℃에서 신속히 어닐링(annealing)되거나, 먼저 약 600℃에서 어닐링한 다음에, 약 800℃에서 신속히 어닐링될 수 있다. 폴리실리콘층중에서 선택된 영역을 패터닝 및 에칭하여 폴리실리콘 다이오드를 형성하고, 하나의 도전형의 불순물을 폴리실리콘층내로 도입할 수 있다.
하나의 필드절연재질층을 실리콘기판상에 형성하고, 그안에 적어도 하나의 선택영역을 패터닝 및 에칭하여 적어도 하나의 개구와 적어도 하나의 잔여부분을 형성할 수 있다. 이와 같이, 게이트절연재질층은 실리콘기판상의 개구내에 형성할 수 있고, 폴리실리콘층도 필드절연재질 및 게이트절연재질상에 형성할 수 있다. 제 1 중복절연층의 선택영역을 패터닝 및 에칭하여, 게이트절연재질층상에 있는 폴리실리콘층의 하위영역이 노출되는 제1스페이스 개구(space opening)와 필드절연재질상에 있는 폴리실리콘층의 하위영역이 노출되는 제 2 스페이스개구를 형성할 수 있다. 폴리실리콘층의 제 1 하위영역을 에칭하여 추가의 스페이스개구를 형성한 다음에, 불순물을 실리콘기판중 추가개구 아래에 위치한 표면영역내로 도입하여, 제 1 확산영역을 형성할 수 있다.
또다른 도전층을 티타늄이나 텅스텐으로 만들고, 열에 의하여 신속히 어닐링할 수 있다. 접촉도전층은 제2전도층상에 증착된 납땜가능한 접촉금속을 포함할 수 있고, 이러한 납땜가능접촉금속은 티타늄층, 니켈층 및 은층을 포함하는 트리메탈(trimetal)을 포함할 수 있다. 게이트절연재질층의 상부에서와 같이, 폴리실리콘층의 일부분과 접촉하는 게이트 버스도 형성할 수 있다. 필드절연재질에는 반도체소자와 경계를 이루면서, 하나의 스트리트영역(street region)을 형성하는 제2개구를 포함시킬 수 있고, 폴리실리콘층에는 게이트 버스와 스트리트영역 사이에서, 필드절연재질상에 위치하는 하나 이상의 폴리실리콘 링을 포함시킬 수 있다.
본 발명의 또다른 양태에 의하여, 반도체소자는 전술한 방식으로 형성된 구조를 가진다.
임계정렬스텝은 저온산화측벽스페이서를 이용하여 실리콘내 침하부의 에칭을 마스크하고, 선택적으로 형성된 금속을 이용하여 폴리실리콘층을 N+ 및 P+확산영역에 접속시킴으로써 제거된다. 이러한 저온산화측벽스페이서는 선택적으로 형성된 금속층과 함께, 불순물이 DMOS소자채널로 확산되고, 채널을 반전시켜서 누설이 발생되는 것을 방지하는 구조를 제공한다.
본 발명의 특징과 장점을 첨부도면에 의하여 설명하면 다음과 같다.
이하에서는 N채널 파워 MOSFET 소자의 제조에 관한 본 발명의 양호한 실시예를 설명한다. 그러나, 본 발명은 P채널 파워 MOSFET 소자의 제조에도 응용할 수 있다. 그외에도, 소자가 N 채널 또는 P채널이냐의 여하를 불문하고, IGBT 또는 MOS-게이트 사이리스터(thyristor)와 같은 다른 MOS 게이트소자를 제조하기 위하여 동일한 방법을 사용할 수 있도록, 접합(junction)을 여러 가지로 적당히 변경할 수 있다.
소자의 토폴로지(topology)는 6각형셀의 토폴로지로 하는 것이 바람직하다. 그러나, 이 기술분야의 전문가는 본 발명의 방법은 옵세트되거나 선으로 되어있는 4각형 또는 3각형과 같은 다각형 구조을 가진 셀뿐 아니라, 깍지를 낀 것과 같은 모양의 구조에도 동일하게 응용할 수 있다는 것을 알 것이다.
도 1은 반복구조를 가지는 본 발명의 소자영역(12)의 제 1 실시예를 도시하는 웨이퍼 또는 칩의 일부를 도시한 것이다. 종단영역(14)의 제 1 예도 도시되어 있다. 그러나, 여기에서 설명하는 영역(14)에 갈음하여, 종단영역의 또다른 예를 합체시킬 수 있다. 몇 개의 요소만이 단면으로 도시되어 있다. 웨이퍼는 원하는 크기로 할 수 있고, 복수의 칩으로 절단할 수 있다. 이 설명에서는 칩 및 웨이퍼라는 말을 이따금 서로 바꾸어 사용한다.
도 1은 단결정실리콘으로 형성된 N-본체(30)를 가진 하나의 웨이퍼를 도시한 것이다. N본체는 N+기판(29) 위에서 성장한 에피텍셜하게(epitaxially) 형성된 층으로 하는 것이 바람직하다. 드레인 (또는 양극)접점은 N+기판에 접속할 수 있고, 칩의 어느 표면에서의 접속용으로 이용할 수 있다.
본 발명의 방법의 제 1 단계는 N-본체상에 하나의 절연층(31)을 형성하는 것이다. 이러한 절연층(31)은 열에 의하여 성장한 이산화실리콘으로 할 수 있고, 약 250 옹스트롬의 두께를 가질 수 있다.
그 다음에는, 예를 들면, 3500 옹스트롬의 두께를 가지는 하나의 폴리실리콘층(32)을 산화층(31)상에 증착시킨다. 폴리실리콘층은 어떠한 방식으로든 형성할 수 있으나, 증착에 이어서 비소를 주입하거나, POCl3를 폴리실리콘내에 도입하는 것과 같은 후속CVD도핑스템에 의하여 두껍게 도핑하는 것이 바람직하다.
그다음에, 제 1 중복산화층(33)을 폴리실리콘층(32) 위에 바람직하기로는 7000 옹스트롬의 두께로 형성한다. 제 1 중복산화층은 폴리실리콘 위에서 성장하는 열에 의하여 성장한 산화층으로 구성하는 것이 바람직하다. 그러나, 저온산화물(LTO), 플라즈마강화화학증기증착(PECVD)산화물, PECVD TEOS, 가열로증착TEOS 등과 같은 다른 재료도 대용될 수 있다. 그외에도, 층을 인(燐)도핑으로 할 수 있다. 제 1 중복산화층(33)의 증착 후, 그위에 하나의 적당한 포토레지스트층(도시 없음)을 형성하고, 적당한 사진석판술 마스크 단계에 의하여 패턴화함으로써, 제 1 중복층의 표면까지 포토레지스트내에 개구를 형성한다. 그다음에는, 이방성산화에칭에 의하여 폴리실리콘층(32)에 이르는 하나의 개구를 형성한다. 이어서, 이방성 에칭에 의하여 폴리실리콘층을 에칭함으로써, 게이트산화층까지 내려가는 대응개구를 형성한다. 제 1 산화 및 폴리실리콘벽은 후속주입단계의 범위를 정확히 한정할 수 있도록, 가능한 한, 수직으로 되어야 한다.
그 다음에는, 노출된 하위게이트산화층(31)을 등방성 습식에칭 또는 이방성 플라즈마 에칭을 이용하여 제거할 수 있다. 그러나, 이 스텝에서는 게이트산화층을 그대로 놓아두고, 이어서 얇은 게이트산화물을 침투할 수 있을만큼의 고에너지로 이온을 주입할 수 있다.
전술한 이방성 및 등방성 에칭은 이 기술분야에서는 통상적으로 공지된 것이며, 이 스텝에서는 어느 적당한 에칭방법이라도 선택할 수 있다.
그다음에는, 포토레지스트층을 벗겨내고, 7.5E13 붕소(boron)를 제 1 중복층 및 폴리실리콘층내의 개구를 통하여, 노출된 실리콘내로, 80 KeV의 에너지로 주입한다. 주입에 이어서, P타입의 붕소를 약 1175℃의 온도에서, 약 30분동안 주입하여, 채널영역(42)과 종단영역(40, 41)을 형성한다.
그다음에, 예를 들면, 3E15 비소 또는 인이 비교적 높은 N+량을 중복산화층/폴리실리콘층내의 개구를 통하여, 약 120KeV의 에너지로 주입하여, 소스영역(50, 51)을 형성한다. 그다음에는 확산단계가 뒤따른다.
그다음에는, 제 2 중복산화층을 도 1의 웨이퍼의 표면상에, 약 7000 옹스트롬의 두께로 형성한다. 이러한 제 2 중복산화층은 가열로증착TEOS로 구성하는 것이 바람직하다. 그러나, LTO, PECVD산화물 또는 PECVD TEOS 등과 같은 다른 재료도 사용할 수 있다. 더구나, 층은 인으로 도핑할 수 있다.
그다음에는, 수평표면상에 증착되어 있는 제 2 중복산화층의 거의 전부가 제거되어, 도 2에 도시된 바와 같이, 약 3000 옹스트롬의 두께를 가진 수직측벽스페이서(60, 62, 64, 66)만이 남아있도록, 제 2 중복산화층을 플라즈마 에칭한다. 이어서, 노출된 실리콘표면에 대하여 또다른 이방성 에칭을 실시함으로써, N+영역(50, 51, 52)으로 침투하여, P영역(40, 41, 42)에 이르는 구멍(70, 71, 72)을 형성한다. 실리콘표면내에 형성된 구멍이나 침하부는 수직측벽스페이서로 인하여, 폴리실리콘층 및 제 1 중복산화층내의 개구의 직경보다 더 작은 직경을 가진다. 구멍은 약 500 내지 1000 옹스트롬의 깊이로 에칭하는 것이 바람직하다.
그다음에는, 붕소 3E15량을 구멍의 에칭에 의하여 노출된 실리콘기판내로 주입하여, P형영역(40, 41, 42)내에 두껍게 도핑된 영역(80, 81, 82)을 형성한다. 주입은 약 80 KeV의 에너지로 실시한다. 또다른 방법으로는, 붕소를 영역(80, 81, 82)이 형성되는 제 2 중복산화층 증착 전에 주입하는 것이 바람직하다.
그다음에는, 제 2 포토레지스트층(88)을 웨이퍼의 표면상에 도포하고, 제 2 사진석판술 단계에 의하여 패턴화한 다음에, 제 1 중복층(33)의 여러부분과 측벽스페이서(60, 62, 64, 66)의 일부분을 노출시키고, 도 2에 도시된 바와 같이, 실리콘 표면내에 형성된 구멍(70, 71, 72)을 둘러싼다. 본 발명의 중요한 일양태에 의하여, 소자의 소스영역, 베이스영역 및 채널영역은 이 스텝 이전에 이미 그 범위가 한정되기 때문에, 제 2 사진석판술 단계를 웨이퍼에 정렬시키는 것은 중요하지 아니하다. 도2에 도시된 바와 같이, 제 2 사진석판술 단계의 정렬공차(alignment tolerance)는 어느 특정방향으로, 해당측벽스페이서 사이의 분리거리만큼 크게 할 수 있다.
포토레지스트내의 개구가 형성된 후, 제 1 중복층의 노출부분과 측벽스페이서의 노출부분은 도 3에 도시된 바와 같이, N+영역((50, 51) 및 N+소스(52)내의 접촉영역이 노출될 수 있도록, 이방성 산화에칭에 의하여 제거된다.
그다음에는, N+ 및 P+주입물은 질소분위기내에서, 975℃의 온도로 30분동안 주입하는 것이 바람직하다. N+영역(50, 51, 52)은 설계자가 선택하고, 사용하는 종(species) 및 용량에 의하여 결정되는 양만큼, P+영역(80, 81, 82)보다 더 얕다.
종단영역(14)이 포함되는 때에는, 본 발명의 또다른 양태에 의하여, 티타늄층이 웨이퍼의 표면상에 증착된다. 이어서, 웨이퍼는 신속한 열어닐링(RTA)을 거치기 때문에, 티타늄금속층중 실리콘기판의 N+ 및 P+영역 또는 폴리실리콘층과 접촉하는 부분은 실리콘과 반응하여 규소화 티타늄을 형성한다. RTA스텝은 약 800℃에서 실시하거나, 600℃ 어닐링에 이어서 800℃ 어닐링을 행하는 2단계공정으로 실시할 수 있다.
규소화티타늄층은 N+ 및 P+영역(50, 51, 80, 81)에 대한 접촉저항을 향상시키는데 도움을 주기 때문에, 소자 온-저항(device on-resistance)를 감소시키고, 파괴전압을 향상시키며, 전류처리능력을 증대시킨다. 규소화티타늄층은 소자내로의 알루미늄 이동에 대한 장벽으로서도 이용된다.
그다음에, 규소화티타늄층의 미반응부분을 H2SO4/ H2O2용액에서의 선택적 습윤에칭을 이용하여 제거하면, 도 3에 도시된 규소화티타늄접촉영역(90, 91, 92)이 남게된다. 규소화티타늄층은 P+영역(70, 71)을 N+영역(50, 51)에 접속시켜서, 종단영역(14)내의 P+ 및 N+영역 사이에 의도적 단락을 형성한다. 규소화티타늄층은 폴리실리콘층(32)을 P+ 및 N+영역에 접속시킨다.
티타늄층은 소자영역(12)상에도 증착한다. 그다음에는, 웨이퍼를 전술한 바와 같이 처리하여, 도 3에 도시된 바와 같은 규소화티타늄접촉영역(93, 94)을 형성한다. 그러나, 규소화티타늄접촉영역(93, 94)은 소자영역(12)의 조작을 위하여는 불필요하며, 전술한 바와 같이, 생략할 수 있다.
그다음에는, 알루미늄과 같은 소스접촉금속을 웨이퍼의 표면 위에 증착한다. 이어서, 추가의 포토레지스트층(도시 없음)을 접촉금속층 위에 도포하고, 사진석판술 단계에 의하여 패턴화하여, 게이트 버스(100)와 소스접점(101)의 범위를 한정한다. 이러한 사진석판술 단계의 웨이퍼에 대한 정렬은 중요하지 아니하다. 포토레지스트층이 패턴화된 후, 접촉금속층을 이방성 에칭에 의하여 에칭함으로써, 도 3에 도시된 게이트 버스(100) 및 소스접점(101)을 형성한다.
하나의 드레인(또는 양극)접점(도시 없음)은 N+기판(29)의 저표면에 접속시킬 수 있고, 칩의 어느 표면과의 접속용으로 이용할 수 있다. 소자가 IGBT인 경우에는, 얇은 N+버퍼층과 P+저부층도 웨이퍼의 저표면에 존재한다.
도 4는 도 3에 도시된 종단영역(14)의 등가회로를 도시한 것이다. 도 3에 도시된 N+기판(29)과 규소화티타늄세그먼트(90)에 대한 하나의 드레인 접점이 만들어져서, 종단소자(110, 112)의 기판과 소자(110)의 드레인을 접속시킨다.
도 4에 도시된 소스단자는 도 3에 도시된 소스 알루미늄 접점을 나타내고, 도 4에 도시된 게이트단자는 도 3에 도시된 게이트 버스(100)을 나타낸다. 도 3에 도시된 규소화티타늄세그먼트(92)는 소자(112)의 드레인을 도 4에 도시된 소자(111)의 소스 및 게이트에 접속시킨다는 것에 유의하여야 한다. 도 3에 도시된 규소화티타늄세그먼트(91)는 소자(111)의 드레인을 도 4에 도시된 소자(110)의 소스 및 게이트에 접속시킨다.
도 6은 교호적 소자영역(16)과 교호적 소자영역(18)을 가지는 웨이퍼를 보여주는 본 발명의 또다른 양태를 도시한 것이다. 종단영역(16)은 종단영역14)에 갈음하여 도 3의 소자(12)와 합체시킬 수 있다는 점을 유의하여야 한다. 이와 마찬가지로, 도 3의 종단영역(14)은 도5의 소자영역(16)과 합체시킬 수 있다.
도 5에 도시된 필드산화물층(120)은 게이트산화물층을 형성하기 전에, N-본체상에 형성한다. 포토레지스트층은 필드 산화물상에 증착되어, 필드 산화층내에 개구를 형성할 제 1 사진석판술 마스크 단계로서 패턴된다. 노출된 필드 산화부는 그때 능동 소자 영역을 노출시키도록 에치된다. 게이트 산화 절연층(131)은 그때 능동 소자 영역상에 성장되고, 폴리실리콘층(132) 및 제 1 중복산화층(133)은 그때 전술된 식으로 게이트 산화 및 필드 산화층 위에 형성된다. 이런 소자는 그때 전술된 바와 유사한 식으로 처리될 수 있다.
도 6에 되시된 바와 같이, (도시되지 않은) 제 2 포토레지스트층은 제 1 중복 산화층(133)상에 형성되고, 제 1 중복층의 표면에 개구를 형성할 적당한 사진 인쇄 마스크 단계에 의해 패턴된다. 제 1 중복산화층의 노출된 부분은 그때 폴리실리콘층의 부분을 노출시키는 제 1 중복산화층 내에 대응 개구(135, 136 및 137)를 형성하도록 에치된다.
이런 본 발명의 견지에 따르면, 제 3 포토레지스트층(134)은 웨이퍼의 표면상에 증착되고, 능동 소자 영역을 노출시키도록 패턴된다. 웨이퍼에 대한 제 3 포토레지스트층의 정렬은 중요하지 않다. 능동 소자 영역(16)상에 있는 폴리실리콘층의 노출부는 그때 게이트 산화층 아래로 에치된다. 그러나, 폴리실리콘층은 제 2 포토레지스트층 보다는 제 1 중복산화층에 의해 마스크된다. 포토레지스트층은 단지 도 6에 도시된 바와 같이 필드 산화층상의 폴리실리콘층의 영역의 에칭을 방지시키는 역할을 한다. 포토레지스트층은 그때 스트립(strip)된다.
그후, 도 7에 도시된 바와 같이, P형 채널 이식(implant) 영역(140 및 141)은 전술된 식으로 이식되고 구동된다. 그때, 전술된 바와 같이, N+ 소스 이식은 제 1 중복산화층 및 폴리실리콘내의 개구를 통해 유도되어, 구동될 수 있다.
그러나, 본 실시예에서, P+ 붕소 베이스 이식은 도 7에 도시된 영역(180, 181)을 형성할 하부 1E15 도우즈(dose)로 이루어진다. 그후, 제 2 중복산화층은 그때 전술된 바와 같이 웨이퍼의 표면상에 형성되고, 에치되어, 종단 영역(18)내에 측벽 스페이서(160)를 형성하고, 소자 영역(16)내에 스페이서(161 및 162)를 형성한다. 이런 증착법은 P+ 이식제에서 구동할 충분한 온도 및 시간을 가질 수 있다. 선택적으로, P+ ( 및 N+) 이식제는 얕은 소스 및 베이스 영역을 형성하도록 900℃의 온도로 구동될 수 있다. 통상적으로, 소스 영역은 대략 깊이가 0.2 미크론이다.
그후, 도 8에 도시된 바와 같이, 침하부(170, 171 및 172)는 전술된 바와 같이 P+ 베이스층에 도달하도록 N+층을 통해 이방성으로 에치된다.
그때, 선택적 티타늄층은 전술된 식으로 증착되어, 침하부(170, 171)내에 티타늄 규화물 플러그(190, 191 및 192)를 형성하도록 어닐(anneal)된다. 본 실시예에서, 각각의 측벽 스페이서(160, 161, 162)의 전부는 규화물이 단지 침하부내에만 형성되도록 원상태로 되어 있다. 반응되지 않은 티타늄부는 또한 전술된 바와 같이 제거된다. 선택적으로 텅스텐은 노출된 실리콘 및 폴리실리콘 영역상에 선택적으로 증착되어, 텅스텐 규화물 플러그를 형성하도록 어닐된다.
상기 공정 단계에 대한 대안으로서, 연속 산화 에치가 개구(136 및 137)를 형성하지만, 개구(135)를 형성하지 않도록 제 2 포토레지스트층은 개구를 소자 영역(16)내에 형성하지만, 종단 영역(18)내에는 형성하지 않도록 패턴된다. 제 3 포토레지스트의 증착은 이때에 수행되지 않는다. 대신에, 소자 영역(16)내의 폴리실리콘층의 노출부는 에치된다. 그때, P-형 채널 이식, N+ 소스 이식 및 P+ 베이스 이식은 수행되고, 제 2 중복 산호층은 그때 형성되고 에치되어, 측벽 스페이서(161 및 162)를 소자 영역(18)내에 형성한다. 침하부(170 및 171)는 그후 소자 영역재에 에치된다. 그때, 제 3 포토레지스트층은 증착되고 패턴되어, 개구를 종단 영역(18)내에 형성하며, 이런 영역내에 있는 제 1 중복산화층의 노출부는 에치된다. 그때, 티타늄 또는 텅스텐은 증착되고 어닐되어, 티타늄 또는 텅스텐 규화물 플러그를 형성한다.
그후, 알루미늄과 같은 접촉 금속은 도 8에 도시된 바와 같이 중복 산화 및 폴리실리콘층내의 개구 및, 플러그 상부의 실리콘 기판내의 개구를 채우도록 소자의 표면위에 증착된다. 선택적으로, 티타늄이 생략될 시에, 접촉 금속은 침하부(170, 171)상에 직접 증착된다. 규화물 플러그(190, 191)가 포함될 시에 N+ 소스 영역을 접촉 금속에 의해 또한 접속되는 각 접하부 P+ 베이스 영역에 접속시킨다. 제 4 포토레지스트층은 그때 알루미늄상에 증착되고, 중요하지 않은 제 4 사진석판술 단계를 이용하여 패턴된다. 알루미늄층은 그때 게이트 버스(200) 및 소스 접촉부(201)를 형성하도록 에치된다.
다른 대안으로서, 티타늄, 니켈 및 은의 층으로 이루어진 트릴메탈과 같은 납땜 가능 접촉 금속은 알루미늄층상의 소자의 표면위에 증착된다. 이런 납땜 가능한 최상부 금속은 그때 전술된 식으로 패턴되고, 게이트 버스(200) 및 소스 접촉부(201)를 형성한다.
또다른 대안으로서, 폴리실리콘층(32 또는 132)은 또한 폴리실리콘 다이오드를 포함한다. 여기서, 폴리실리콘층은 증착되어, 이식된 비소 또는 인으로 도프(dope)되며, 부가적인 사진 인쇄 마스크 단계는 그때 폴리실리콘의 다이오드 영역을 한정한다. 폴리실리콘 다이오드는 그때 에치되고, 포토레지스트는 그때 제거된다. 그때, N+ 비소 이식은 전체잔여 폴리실리콘층내에 유도된다. 그때, 제 1 중복산화층은 웨이퍼의 표면상에 증착되고, 전술한 식으로 공정은 계속된다.
도 9는 도 8의 단면도에 도시된 소자의 평면도이다. 게이트 버스(201)는 피드 산화물상에 위치된 폴리실리콘층(132)의 접촉부에 도시된다. 소스 접촉부(200)는 통상적으로 공간이 1.5 미크론인 종단 셀(220, 222 및 224)상에 도시된다. 또한, 통상적으로 셀 사이즈가 2.5 미크론이고, 공간이 3.5 미크론인 소자 셀(230)이 도시된다. 2개의 셀의 단면도는 도 10에 도시된다.
도 9는 또한 게이트 버스(201) 및 스트리트(203)간의 필드 산화물상에 위치되는 폴리실리콘 링(240)의 부분을 도시한 것이다. 폴리실리콘 링은 부동 전위에 유지된다.
본 발명에 따르면, 도 9에 도시된 셀의 밀도는 제곱 인치마다 약 200만개의 셀의 밀도까지 크게 증가된다.
본 발명이 그의 특정 실시예에 관련하여 기술되었지만, 본 분야의 숙련자에게는 다양한 변형 및 수정과 다른 사용이 명백히 가능하다. 그래서, 본 발명은 여기서의 특정 기술로 제한되는 것이 아니라 첨부된 청구 범위로 제한된다.

Claims (16)

  1. 반도체 소자 제조 공정으로서,
    한 도전형의 실리콘 기판상에 게이트 절연 재질의 층을 형성하는 단계,
    상기 게이트 절연 재질의 층상에 폴리실리콘응을 증착하는 단계,
    제 1 중복절연층을 증착하는 단계,
    상기 폴리실리콘층의 하부 영역을 노출시킨 공간을 이룬 다수의 개구를 형성하도록 상기 제 1 중복절연층의 선택된 영역을 패턴 및 에치하는 단계,
    공간을 이룬 다른 다수의 개구를 형성하도록 상기 폴리실리콘층의 상기 하부 영역을 에치하는 단계,
    제 1 확산 영역을 형성하도록 상기 폴리실리콘층내의 상기 다른 개구밑에 위치된 상기 실리콘 기판의 표면 영역내로 상기 한 도전형의 대향 도전형인 다른 도전형의 불순물을 유도하는 단계로서, 상기 제 2 확산 영역은 상기 제 3 확산 영역의 것보다 작은 최종 깊이를 가지며, 상기 제 1 확산 영역은 상기 제 3 확산 영역의 것보다 깊이 및 폭이 더 크고, 농도가 더 낮은 상기 불순물 유도 단계,
    제 2 중복절연층을 증착하는 단계,
    상기 제 1 중복절연층상에 있는 상기 제 2 중복절연층의 일부를 에치하여, 상기 제 1 중복절연층내의 각각의 상기 개구내의 측벽 및, 상기 폴리실리콘층내의 각각의 상기 다른 개구내의 측벽을 따라 수직 측벽 스페이서를 형성하고, 상기 실리콘 기판의 각각의 상기 표면 영역의 일부를 노출시키는 제 2 중복 절연층의 잔여부를 남게 하는 단계,
    상기 제 2 확산 영역의 깊이 보다 큰 깊이로 상기 실리콘 기판의 상기 표면 영역의 부분내의 침하부를 에치하는 단계,
    접촉 도전층을 증착하는 단계 및,
    상기 제 2 및 3 확산 영역을 접촉하는 최소한 하나의 소스 접촉부와 최소한 하나의 게이트 접촉부를 형성하도록 상기 접촉 도전층의 부분을 패턴 및 에치하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 공정.
  2. 제 1 항에 있어서,
    상기 접촉 도전층을 증착하기 전에 다른 도전층을 증착하고, 상기 제 2 및 3 확산 영역을 접촉하는 상기 다른 도전층의 부분이 상기 제 2 및 3 확산 영역간에 전기 접속하는 금속 규화물층을 형성하도록 상기 다른 도전층을 열처리하며, 그리고 상기 도전층의 반응되지 않은 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  3. 제 2 항에 있어서,
    상기 제 2 중복절연층의 상기 수직 측벽 스페이서의 일부 및, 다른 도전층을 증착하는 상기 단계전의 상기 제 1 중복절연층의 일부를 패턴 및 에치하는 단계를 더 포함하는데, 상기 다른 도전층을 열처리하는 상기 단계는 상기 폴리실리콘층에 접촉하고, 상기 폴리실리콘층과 상기 제 2 및 3 확산 영역간에 전기 접속하는 상기 금속 규화물층의 다른 부분을 형성하는 것을 특징으로 하는 반도체 소자 제조 공정.
  4. 제 1 항에 있어서,
    상기 한 도전형은 N-형이고, 상기 다른 도전형은 P-형인 것을 특징으로 하는 반도체 소자 제조 공정.
  5. 제 1 항에 있어서,
    폴리실리콘 층을 증착하는 상기 단계는 폴리실리콘 다이오드를 형성하도록 상기 폴리실리콘층의 선택된 영역을 패턴 및 에치하여, 상기 폴리실리콘층으로 상기 한 도전형의 불순물을 유도하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  6. 제 1 항에 있어서,
    상기 실리콘 기판상에 필드 절연 재질의 층을 형성하고, 상기 필드 절연 재질의 층과 최소한 하나의 잔여부내에 최소한 하나의 개구를 형성하도록 상기 필드 절연 재질의 층의 최소한 하나의 선택된 영역을 패턴 및 에치하는 단계를 더 포함하는 데, 상기 게이트 절연 재질의 층은 상기 필드 절연 재질의 층내의 최소한 하나의 상기 개구내의 상기 실리콘 기판상에 형성되고, 상기 폴리실리콘층은 상기 필드 절연 재질의 층의 상기 잔여부 및, 상기 게이트 절연 재질의 층상에 형성되고, 상기 제 1 중복절연층의 상기 선택된 영역은 상기 게이트 절연 재질의 층상에 있는 상기 폴리실리콘층의 하부 영역을 노출시키는 공간을 이룬 다수의 제 1 개구 및, 상기 필드 절연 재질의 층상에 있는 상기 폴리실리콘층의 하부 영역을 노출시키는 공간을 이룬 다수의 제 2 개구를 형성하도록 에치되며, 상기 폴리실리콘층의 상기 제 1 하부 영역은 그내에 공간을 이룬 다른 다수의 개구를 형성하도록 에치되고, 상기 다른 도전형의 상기 불순물은 상기 다른 개구 아래에 위치된 상기 실리콘 기판의 표면 영역내로 유도되는 것을 특징으로 하는 반도체 소자 제조 공정.
  7. 제 1 항에 있어서,
    접촉 도전형을 증착하는 상기 단계는 상기 접촉 도전층상에 납땜 가능 접촉 금속을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  8. 제 7 항에 있어서,
    상기 납땜 가능 접촉 금속은 티타늄, 니켈 및 은의 각 층을 포함하는 트리메탈으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 공정.
  9. 한 도전형의 실리콘 기판상에 형성된 게이트 절연 재질의 층,
    상기 게이트 절연 재질의 층상에 형성된 폴리실리콘층,
    공간을 이룬 다수의 개구를 갖는데, 상기 폴리실리콘층이 상기 제 1 중복절연층내에서 공간을 이룬 상기 다수의 개구에 대응하는 공간을 이룬 다른 다수의 개구를 갖는 제 1 중복절연층,
    상기 한 도전형에 대한 대향 도전형이고, 상기 폴리실리콘층내의 상기 다른 개구 아래에 위치된 상기 실리콘 기판의 표면 영역내에 형성되는 다른 도전형의 불순물의 제 1 확산 영역,
    상기 실리콘 기판의 상기 표면 영역내에 형성된 상기 한 도전형의 불순물의 제 2 확산 영역,
    상기 실리콘 기판의 상기 표면 영역내에 형성되는, 상기 다른 도전형의 제 3 확산 영역으로서, 상기 제 2 확산 영역이 상기 제 3 확산 영역보다 작은 최종 깊이를 가지고, 상기 제 1 확산 영역이 상기 제 3 확산 영역보다 더 큰 깊이 및 폭과, 더 적은 농도를 갖는 상기 다른 도전형의 제 3 확산 영역,
    상기 제 1 중복절연층내의 각 상기 개구내의 측벽 및, 상기 실리콘 기판의 각 상기 표면 영역의 일부를 에워싼 상기 폴리실리콘층내의 각 상기 다른 개구내의 측벽을 따라 형성된 제 2 중복절연층의 다수의 수직 측벽 스페이서,
    상기 실리콘 기판의 상기 표면 영역의 상기 부분내에 형성되고, 상기 제 2 확산 영역의 깊이 보다 큰 깊이를 가진 다수의 침하부와,
    상기 제 2 및 3 확산 영역에 접촉한 최소한 하나의 소스 접촉부 및 최소한 하나의 게이트 접촉부를 포함하는 접촉 도전층을 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 폴리실리콘층과 상기 제 2 및 3 확산 영역이 전기 접속되도록 상기 제 2 및 3 확산 영역에 접촉한 금속 규화물층으로 이루어진 다른 도전층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 2 중복절연층의 상기 수직 측벽 스페이서의 일부 및, 상기 제 1 중복절연층의 일부는 상기 금속 규화물층이 상기 폴리실리콘에 접촉하고, 상기 폴리실리콘층과 상기 제 2 및 3 확산 영역은 그에 의해 전기 접속되는 것을 특징으로 하는 반도체 소자.
  12. 제 9 항에 있어서,
    상기 한 도전형은 N- 형이고, 상기 다른 도전형은 P-형인 것을 특징으로 하는 반도체 소자.
  13. 제 9 항에 있어서,
    상기 폴리실리콘층은 폴리실리콘 다이오드를 포함하고, 상기 폴리실리콘층은 상기 한 도전형의 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제 9 항에 있어서,
    상기 실리콘 기판상에 형성되고, 최소한 하나의 개구 및 최소한 하나의 잔여부를 가진 필드 절연 재질의 층과, 상기 필드 절연 재질의 층내의 상기 최소한 하나의 개구내의 상기 실리콘 기판상에 형성된 게이트 절연 재질의 층을 더 포함하는데, 상기 폴리실리콘층은 상기 필드 절연 재질의 층의 상기 잔여부 및, 상기 게이트 절연 재질의 층상에 형성되고, 상기 제 1 중복절연층은 상기 게이트 절연 재질의 층상에 있은 상기 폴리실리콘층의 하부 영역을 노출시키는 공간을 이룬 다수의 제 1 개구 및, 상기 필드 절연 재질의 층상에 있는 상기 폴리실리콘층의 하부 영역을 노출시키는 공간을 이룬 다수의 제 2 개구를 가지며, 상기 폴리실리콘층은 상기 제 1 중복 절연층내에서 공간을 이룬 상기 다수의 제 1 개구에 대응하는 공간을 이룬 다른 다수의 개구를 가지며, 상기 제 1 확산 영역을 상기 폴리실리콘층내의 상기 다른 개구 아래에 위치된 상기 실리콘 기판의 표면 영역내에 형성되는 것을 특징으로 하는 반도체 소자.
  15. 제 9 항에 있어서,
    상기 접촉 도전층은 상기 접촉 도전층상에 형성된 납때 가능 접촉 금속을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 납땜 가능 접촉 금속은 티타튬, 니켈 및 은의 각 층을 포함하는 트리메탈으로 이루어지는 것을 특징으로 하는 반도체 소자.
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