JPH02119184A - 絶縁ゲート半導体装置およびその製造方法 - Google Patents

絶縁ゲート半導体装置およびその製造方法

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JPH02119184A
JPH02119184A JP63270661A JP27066188A JPH02119184A JP H02119184 A JPH02119184 A JP H02119184A JP 63270661 A JP63270661 A JP 63270661A JP 27066188 A JP27066188 A JP 27066188A JP H02119184 A JPH02119184 A JP H02119184A
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semiconductor device
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gate semiconductor
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Isao Yoshida
功 吉田
Masatoshi Morikawa
正敏 森川
Yuzuru Fujita
譲 藤田
Shigeo Otaka
成雄 大高
Tokuo Kure
久礼　得男
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は電力用半導体装置に係り、特に低損失でかつ高
信頼性を得るのに好適な縦型！！！縁ゲート半導体装置
に関する。
【従来の技術】
従来、低損失でかつ高信頼性を得るのに好適な縦型ＭＯ
３ＦＥＴの構造については、特公開昭５８−２１０６７
８において論じらている。
【発明が解決しようとする課題】
上記従来技術は、Ｕ溝コンタクトとゲート電極との位置
合わせ、つまりソース領域の大きさについて配慮されて
おらず、そのＭＯＳＦＥＴセルを微細化し実装密度を上
げる上で問題があった。 本発明の目的はＭＯＳＦＥＴセルを微細化し実装密度を
上げ、かつ破壊耐量の大きな低オン抵抗ＭＯ８ＦＥＴｔ
ｔ４％供することにある。
【課題を解決するための手段】
上記目的は、ソース領域の大きさが、ゲート電極のサイ
ドウオール部絶縁膜によって自己整合的に規定されるＵ
溝コンタクトを形成することにより、達成される。
【作用】
ＭＯＳＦＥＴのソース領域が、Ｕ溝形成によって自己整
合的に小さく形成されることにより、実装密度が向上し
、また、ソース、ベース、ドレインからなる寄生バイポ
ーラ動作が防止できる。それによって、ＭＯＳＦＥＴは
、オン抵抗が低減でき、かつ破壊耐量が格段に向上でき
る。
【実施例】
以下、本発明の一実施例を第１図により説明する。 第１図（ａ）は縦型パワーＭＯ８ＦＥＴの主要セル部の
平面図、（ｂ）はそのＡ−Ａ　’断面構造図である。１
は抵抗率が０，０１Ω・ｃｍのｎ形高濃度半導体基板、
２は抵抗率が０．８Ω・ｃｍ、厚さが１０μｍのｎ形エ
ピタキシャル暦からなるドレイン領域、３はシート抵抗
が５００Ω／口、深さが１．５μｍのｐ形ベース領域、
４はシート抵抗が５００Ω／口、深さが０．５μｍのｎ
形高濃度ソース領域、５は厚さが３５ｎｍのゲート酸化
膜、６は多結晶シリコンのゲートｉｌ［，７はスペーサ
用絶縁膜、８は絶縁膜、９はＡＩのソース電極、１０は
Ｔｉ−Ｎｉ−Ａｇのドレイン電極である。 第２図は縦型パワーＭＯ８ＦＥＴの製造プロセスの一部
を示す主要部の断面構造図である。 同図（ａ）の如く、ｎ　／　ｎ十エピタキシャル基Ｆｉ
２上に、厚さ３５ｎｍのシリコン酸化膜５．多結晶シリ
コンのゲート？ｌ！ＩｆＩｉ４６、そしてシリコン窒化
膜を形成後、選択的にエツチングして、ベース及びソー
スの拡散窓とした後、ｐ形ベース領域３を１．５μｍの
深さに形成する。ソース領域４はＩ　Ｘ　１０”！／ｃ
ｍ’の砒素をイオン打ち込みし、熱処理により、０．５
μｍの深さとする。なお多結晶シリコン６には燐を５　
Ｘ　１０”／　ｃ　ｍ３の濃度にドープし低抵抗にして
おく。この低抵抗化は、燐や砒素を多結晶シリコン被着
時に添加しておくことによって行ってもよい。 しかる後、同図（ｂ）の如く、ＣＶＤ法により、シリコ
ン酸化膜を０．５μｍの厚さ被着後、ＣＨＦ、ガスのド
ライエツチングを行い、スペーサ絶縁膜７を図の如く形
成する。 次に、同図（ｃ）の如く、−１３０℃の低温中のＳＦｓ
ガスのドライエツチングにより、深さ１゜２μｍのＵ溝
１００を形成する。このときスペーサとなるシリコン酸
化膜７の削れ量は約０．０１μｍである。その後、取り
出し電極として、第１図（ｂ）の如く、ソース電極およ
びドレイン電極１０を形成する。 本構造の特徴はソース領域がコンタクト部となるＵ溝形
成によって自己整合的に小さく形成されていることであ
る。これにより、ソース領域及びコンタクト領域が小さ
く形成できるので、ＭＯ３ＦＥＴセル部の実装密度が向
上するだけでなく、ソースをエミッタとし、ベース領域
３とドレイン領域２とで構成される寄生バイポーラトラ
ンジスタ動作が低く抑えられる。その結果、低オン抵抗
を維持しつつ、Ｌ負荷ラッチング耐量や熱的破壊強度が
、従来例に比べて格段に向上した。 本実施例によれば、３．５ｍｍロチツブのパワーＭＯ５
ＦＥＴにおイテ、ドレイン耐圧が８０ｖ。 オン抵抗が１０ｍΩ、Ｌ負荷ラッチング１ｓｔｉが１０
０μＨ，６０Ｖに対して３５Ａでも破壊しなかった。こ
のように、低オン抵抗化と破壊強度の向上を両立させる
ことができた。 次に本発明の他の実施例を第３図を用いて説明する。 本図はパワーＭＯ８ＦＥＴの主要部の断面図である。こ
こではソース領域が浅い低濃度領域１１と深い高濃度領
域１２とから成っている。低濃度領域１１は深さ０．３
μｍ、表面濃度ｌＸｌ０”／ｃｍ３、深い高濃度領域１
２は０．６μｍ、表面濃度Ｉ　Ｘ　１０２０／　ｃ　ｍ
３である。チャネル長は約１μｍである。またソース領
域の横方向の長さはソース電極となるＵ溝部分によって
自己整合されて一様の大きさとなっているので、ソース
電極９に接続されたベース領域の大きさも一定に確保さ
れる。この結果ベース抵抗は小さく抑えられ、寄生バイ
ポーラトランジスタ動作も発生しにくい。 次に本発明の他の実施例を第４図を用いて説明する。 本図はパワーＭＯ８ＦＥＴの主要部の断面図である。こ
こでは、Ｕ溝部分形成後、Ｉ　Ｘ　１０”／Ｃｍ２のプ
ロトンのイオン打ち込みのダメージによってライフタイ
ムキラー１３が導入されている。 この結果、ソース・ドレイン間のダイオードの逆回復時
間が約−桁低減でき、ダイオードの破壊耐量も格段に向
上した。 次に本発明の他の実施例を第５図を用いて説明する。 本図はパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔの主要部の断面図で
ある。ここでは、Ｕ溝部分形成後、硼素のイオン打ち込
みによって高濃度ベース領域１４が導入されている。そ
の結果、ソース・ドレイン間のブレイクダウンがこの近
傍で生じ、ソース領域から確実に離すことができるので
、寄生バイポーラトランジスタ動作も発生しにくい。 次に本発明の他の実施例を第６図を用いて説明する。 本図はパワーＭＯ３ＦＥＴの主要部の断面図である。こ
こでは、Ｕ溝底部が低濃度ドレイン領域３に達するよう
に形成され、ショットキー接合１５が形成されている。 この結果、ソース・ドレイン間に並列にショットキー接
合ダイオードが接続されたことになり、その逆回復時間
が約−桁低減できた。 次に本発明の他の実施例を説明する。本実施例では、ゲ
ート絶縁膜として厚さ６０ｎｍの酸化タンタル膜と厚さ
２０ｎｍのシリコン酸化膜の複合膜を用いた。その結果
ゲート耐圧不良率が大幅に向上した。また静電気に対す
るゲート破壊強度も向上し、高信頼パワーＭＯ３ＦＥＴ
に適用できた。 次に本発明の他の実施例を第７図を用いて説明する。 本図はＭＯＳＦＥＴの主要部の平面図であり、１６はｐ
形半導体基板、１７はｎ形ソース領域。 またドレイン領域が深い低濃度領域１８と浅い高濃度領
域１９とから成っている。深い低濃度領域１８は深さ１
．３μｍ、表面濃度１×１０°／Ｃｍ３、ｎ形ソース領
域１７と浅い高濃度領域１９は０．３μｍ、表面濃度Ｉ
　Ｘ　１０”／　ｃ　ｍ３である。２０は厚さ２０ｎｍ
のゲート酸化膜、２１はゲート電極、２２は厚さ５００
ｎｍの絶縁膜、２３はスペーサ絶縁膜、２４及び２５は
Ｕ溝内に設けられたドレイン及びソース電極である。 ここでは、ソース領域の横方向の長さはソース電極とな
るＵ溝部分によって自己整合されて一様の大きさとなり
、同時に基板領域はソース電極２５に接続される。この
結果基板のいわゆるベース抵抗は小さく抑えられ、寄生
バイポーラトランジスタ動作も発生しにくい。 欣に本発明の他の実施例を第８図を用いて説明する。同
図（ａ）はパワーＭＯ８ＦＥＴ、ドライバＭＯ８ＦＥＴ
からなる回路図、（ｂ）はその集積回路の断面図である
。ｐ形半導体基板２６の上にｎ層高濃度領域２７をドレ
インとするパワーＭＯ５ＦＥＴ３０およびドライバＭＯ
８ＦＥＴ３１が形成され、アイソレーション２９もＵ溝
構造を利用して形成されている。この結果、パワーＭＯ
８ＦＥＴのドライブが容易になると共に、実装密度は従
来の構造の約２倍向上し、かつ破壊耐量も低下すること
はなかった。 次に本発明による応用について説明する。第一の実施例
で述べたパワーＭＯ８ＦＥＴを、モータ制御装置のＨブ
リッジ出力回路に用いたところ。 動作周波数２０ＫＨｚ出力５０Ｗ、効率９５％が得られ
、定格の２倍の負荷試験に耐えることが出来た。これら
の性能は従来のパワーＭＯ８ＦＥＴを用いた場合に比べ
て、効率で５％、過負荷試験で約２０％の向上が図れた
。 また、第一の実施例で述べたパワーＭＯ５ＦＥＴを、出
力５００Ｗの低電圧電源装置の出力側同期整流回路に用
いたところ、効率９０％が得られた。この効率は、従来
のショトキ接合ダイオードを整流回路に用いた場合に比
較して、約１０％の改善である。この結果、放熱系が小
型化出来、電源装置の約２０％の小型化が図れた。 以上の実施例ではｎチャネルパワーＭＯ８ＦＥＴを例に
とって説明したが、ｐチャネル形でも同様な効果がある
。またゲート酸化膜としてシリコン酸化膜および酸化タ
ンタル膜を含む高誘電率複合膜を用いたが他の高誘電率
複合膜、例えはや酸化チタン膜やオキシナイトライド膜
を含む腹などでもよい。ゲート電極としては、多結晶シ
リコンを用いたが、他の材料、例えば、アルミニウム、
タングステン、モリブデン、タングステンシリサイド、
モリブデンシリサイド、あるいはチタンシリサイド等で
も本発明の思想を逸脱しない限りにおいて変更可能であ
る。
【発明の効果】
本発明によれば、ソース領域がサイドウオール絶縁物に
よる自己整合Ｕ溝コンタクトにより、小さく形成できる
ので、実装密度が向上し、低オン抵抗でかつ従来に比べ
約−桁破壊耐量が大きくなるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の縦型パワーＭＯ８ＦＥＴで
、同図（ａ）は主要部の平面図、同図（ｂ）はＡ−Ａ’
縦断面図、第２図は上記縦型パワーＭＯ８ＦＥＴの製造
プロセスを示す主要部の縦断面図、第３図ないし第７図
は本発明の他の実施例の縦型パワーＭＯ８ＦＥＴの主要
部の縦断面図、第８図は本発明の他の実施例で同図（ａ
）は回路図、同図（ｂ）はその主要部の縦断面図である
。 符号の説明 １・・・高濃度半導体・基板、２・・・ｎ形ドレイン領
域、３・・・ｐ形ベース領域、４・・・ｎ形ソース領域
、５・・・ゲート絶縁膜、６・・・ゲート電極、７・・
・スペーサ絶縁膜、８・・・絶縁膜、９・・・ソース電
極、１０・・・ドレイン電極、１１・・・低濃度ソース
領域、１２・・・高濃度ソース領域、１３・・・ライフ
タイムキラ−１４・・・ｐ層高濃度ベース領域、１５・
・・ショトキ接合、１６・・・ｐ形半導体基板、１７・
・・ｎ形ソース領域、１８・・・低濃度ドレイン領域、
１９・・・高濃度ドレイン領域、２０・・・ゲート絶縁
膜、２１・・・ゲート電極、２３・・・スペーサ絶縁膜
、２４・・・ドレイン電極、２５・・・ソース電極、２
６・・・ｐ形半導体基板、２７・・・ｎ層高濃度領域、
２８・・・ドレイン取り出し領域、２９・・・アイソレ
ーション、１００・・・Ｕ溝部分 早 図 第３ＵｇＪ 第４図 第 Ｓ 図 第 図 第７図

Claims (1)

  1. 【特許請求の範囲】 １、高濃度ドレイン領域が基板部に位置する縦型絶縁ゲ
    ート電界効果トランジスタにおいて、ソース領域の横方
    向の長さがソース電極部を有するＵ溝形成によって自己
    整合的に規定された絶縁ゲート半導体装置。 ２、高濃度ドレイン領域が基板部に位置し、ソース領域
    の横方向の長さがソース電極部を有するＵ溝形成によっ
    て自己整合的に規定された絶縁ゲート半導体装置の製造
    方法において、 （１）ゲート電極上に絶縁膜を被着する工程、（２）ゲ
    ート電極側面部の絶縁膜を自己整合的に残し、その絶縁
    膜をマスクとする工程、 （３）上記マスクを用いてＵ溝構造を形成する工程、（
    ４）上記Ｕ溝内にソース電極を形成する工程、 を含むことを特徴とする絶縁ゲート半導体装置の製造方
    法。 ３、請求項第１項において、ゲート電極がソース領域を
    平面上で取り囲み、そのソース領域が円環およびそれに
    類する構造であることを特徴とする絶縁ゲート半導体装
    置。 ４、請求項第１項において、ソース領域が少なくとも浅
    い低濃度及び深い高濃度の領域より成っていることを特
    徴とする絶縁ゲート半導体装置。 ５、請求項第１項において、少なくともベース領域にラ
    イフタイムキラーを導入したことを特徴とする絶縁ゲー
    ト半導体装置。 ６、請求項第１項において、ドレイン・ベース間のブレ
    ークダウンが、ソース領域から離れている場所で発生す
    ることを特徴とする絶縁ゲート半導体装置。 ７、請求項第１項において、Ｕ溝領域の一部が低濃度ド
    レイン領域とショットキ接合していることを特徴とする
    絶縁ゲート半導体装置。 ８、同一チップ上に複数個配置されたことを特徴とする
    請求項第１項記載の縦型絶縁ゲート半導体装置。 ９、モータ制御用途に用いられることを特徴とする請求
    項第１項記載の絶縁ゲート半導体装置。 １０、整流ダイオード用途に用いられることを特徴とす
    る請求項第１項記載の絶縁ゲート半導体装置。 １１、請求項第１項において、ゲート絶縁膜が高誘電率
    絶縁膜を含むことを特徴とする絶縁ゲート半導体装置。 １２、ドレイン領域が２重構造を有する絶縁ゲート電界
    効果トランジスタにおいて、少なくともソース領域の長
    さがソース電極部を有するＵ溝形成によって自己整合的
    に規定された絶縁ゲート半導体装置。 １３、ドレイン領域が２重構造を有し、少なくともソー
    ス領域の長さがソース電極部を有するＵ溝形成によって
    自己整合的に規定された絶縁ゲート半導体装置の製造方
    法において、 （１）ゲート電極上に絶縁膜を被着する工程、（２）ゲ
    ート電極側面部の絶縁膜を自己整合的に残し、その絶縁
    膜をマスクとする工程、 （３）上記マスクを用いてＵ溝構造を形成する工程、（
    ４）上記Ｕ溝内にソース電極を形成する工程、 を含むことを特徴とする絶縁ゲート半導体装置の製造方
    法。
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