CN117577642B - 氮化镓功率器件 - Google Patents

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Abstract

本申请涉及半导体技术领域，公开了一种氮化镓功率器件，包括：高掺杂硅衬底，高掺杂硅衬底上扩散有低掺杂漂移区，低掺杂漂移区上扩散有高掺杂接触区；氮化镓外延结构层，氮化镓外延结构层生长于高掺杂硅衬底的上表面，且沉积有氮化镓栅极区、第一欧姆接触金属以及第二欧姆接触金属，高掺杂硅衬底上沉积有第一隔离介质层以及第二隔离介质层；第一金属电极沉积于第一隔离介质层的一侧，其一端连接高掺杂硅衬底，另一端部分连接第一欧姆接触金属；第二金属电极沉积于第二隔离介质层的一侧，其一端连接高掺杂接触区，另一端部分连接第二欧姆接触金属。本申请解决电路外部并联续流二极管带来的大体积和寄生参数问题，提高电路性能。

Description

氮化镓功率器件
技术领域
本申请涉及半导体技术领域，具体涉及一种氮化镓功率器件。
背景技术
在半导体功率器件种类中，相比硅基功率器件（如VDMOS等）而言，氮化镓功率器件（Gallium Nitride High Electron Mobility Transistor，GaN HEMT）具有高开关频率和低功率损耗等优势，可以广泛用于高频电能转换系统中。但与硅基VDMOS器件相比，GaNHEMT器件不具有反向二极管，其反向导通电压与阈值电压保持一致，通常远大于硅基反向二极管的导通压降。而在Boost升压电路等应用中，通常需要外部并联续流二极管，这种外部并联续流二极管的方式占用了较大的电路体积，且伴随的较长导线引入了寄生参数，从而影响到整个电路的性能，这种情况需要改变。
发明内容
鉴于此，本申请提供一种氮化镓功率器件，以解决电路外部并联续流二极管带来的大体积和寄生参数问题，提高电路性能。
为实现以上目的，采用的技术方案为：
一种氮化镓功率器件，包括：
第一导电类型的高掺杂硅衬底，所述高掺杂硅衬底上扩散有第二导电类型的低掺杂漂移区，所述低掺杂漂移区位于所述高掺杂硅衬底的一侧，所述低掺杂漂移区上扩散有第二导电类型的高掺杂接触区，所述高掺杂接触区位于所述低掺杂漂移区的一侧；
氮化镓外延结构层，所述氮化镓外延结构层生长于所述高掺杂硅衬底的上表面且连接所述低掺杂漂移区，所述氮化镓外延结构层上沉积有互不相接的氮化镓栅极区、第一欧姆接触金属以及第二欧姆接触金属，所述氮化镓栅极区分别至所述第一欧姆接触金属和所述第二欧姆接触金属的距离不等，所述高掺杂硅衬底上沉积有第一隔离介质层以及第二隔离介质层，所述第一隔离介质层和所述第二隔离介质层分别配置于所述氮化镓外延结构层的两侧；
第一金属电极，沉积于所述第一隔离介质层的一侧，其一端连接所述高掺杂硅衬底，另一端部分连接所述第一欧姆接触金属；
第二金属电极，沉积于所述第二隔离介质层的一侧，其一端连接所述高掺杂接触区，另一端部分连接所述第二欧姆接触金属。
本申请进一步设置为：所述氮化镓外延结构层包括依次层叠的氮化铝成核层、氮化镓铝缓冲层、氮化镓沟道层以及氮化镓铝势垒层，所述氮化铝成核层生长于所述高掺杂硅衬底的上表面，所述氮化镓栅极区、所述第一欧姆接触金属以及所述第二欧姆接触金属连接于所述氮化镓铝势垒层的上表面，且所述第一欧姆接触金属和所述第二欧姆接触金属位于所述氮化镓铝势垒层的两侧。
本申请进一步设置为：所述氮化镓外延结构层上沉积有钝化介质层，所述钝化介质层分别连接所述氮化镓栅极区、所述第一欧姆接触金属以及所述第二欧姆接触金属。
本申请进一步设置为：所述氮化镓栅极区为所述第一导电类型，且所述氮化镓栅极区上沉积有栅极金属。
本申请进一步设置为：所述氮化镓栅极区至所述第一欧姆接触金属的距离小于所述氮化镓栅极区至所述第二欧姆接触金属的距离。
本申请进一步设置为：所述第一隔离介质层的一端连接所述高掺杂硅衬底，所述第一隔离介质层的另一端高于所述第一欧姆接触金属且与所述第一欧姆接触金属的顶端部分连接；所述第二隔离介质层的一端分别连接所述低掺杂漂移区和所述高掺杂接触区，所述第二隔离介质层的另一端高于所述第二欧姆接触金属且与所述第二欧姆接触金属的顶端部分连接。
本申请进一步设置为：所述第一金属电极与所述高掺杂硅衬底连接的一端形成欧姆接触，其另一端高于所述第一隔离介质层；所述第二金属电极与所述高掺杂接触区连接的一端形成欧姆接触，其另一端高于所述第二隔离介质层。
本申请进一步设置为：所述高掺杂硅衬底、所述低掺杂漂移区以及所述高掺杂接触区构成的PIN二极管具有阳极和阴极，所述高掺杂硅衬底为所述PIN二极管的阳极，所述高掺杂接触区为所述PIN二极管的阴极。
本申请进一步设置为：当所述第二金属电极接高电位，所述第一金属电极接低电位时，所述PIN二极管反向关断；当所述第二金属电极接低电位，所述第一金属电极接高电位时，所述PIN二极管正向导通。
本申请进一步设置为：所述第一导电类型为P型，所述第二导电类型为N型，所述第一欧姆接触金属为源极欧姆接触金属，所述第二欧姆接触金属为漏极欧姆接触金属，所述第一金属电极为源极金属电极，所述第二金属电极为漏极金属电极。
综上所述，与现有技术相比，本申请公开了一种氮化镓功率器件，高掺杂硅衬底上扩散有位于其一侧的低掺杂漂移区，低掺杂漂移区上扩散有位于其一侧的高掺杂接触区，氮化镓外延结构层生长于高掺杂硅衬底的上表面且连接低掺杂漂移区，氮化镓外延结构层上的氮化镓栅极区、第一欧姆接触金属以及第二欧姆接触金属互不相接，其中，第一隔离介质层和第二隔离介质层分别配置于氮化镓外延结构层的两侧，第一金属电极一端连接高掺杂硅衬底，另一端部分连接第一欧姆接触金属，第二金属电极一端连接高掺杂接触区，另一端部分连接第二欧姆接触金属。即通过上述设置，氮化镓功率器件形成PIN二极管结构，且第一金属电极和第二金属电极可以分别与PIN二极管的阳极和阴极相连，当氮化镓功率器件反向导通续流时，PIN二极管处于正向导通状态，由此可以获得低正向导通压降，进而实现了器件端集成续流二极管，以解决电路外部并联续流二极管带来的大体积和寄生参数问题，提升电路性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实施例的氮化镓功率器件的结构示意图。
具体实施方式
这里将详细的对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性地包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
如图1所示，本实施例的氮化镓功率器件具有第一导电类型的高掺杂硅衬底1，高掺杂硅衬底1上扩散有第二导电类型的低掺杂漂移区2，低掺杂漂移区2上扩散有第二导电类型的高掺杂接触区3，其中，低掺杂漂移区2配置于高掺杂硅衬底1的一侧，高掺杂接触区3配置于低掺杂漂移区2的一侧，由此，高掺杂硅衬底1、低掺杂漂移区2以及高掺杂接触区3构成PIN二极管。
在具体实施过程中，高掺杂硅衬底1的上表面生长有氮化镓外延结构层4，氮化镓外延结构层4延展并连接低掺杂漂移区2，其中，氮化镓外延结构层4上沉积有第一欧姆接触金属6、第二欧姆接触金属7以及位于第一欧姆接触金属6和第二欧姆接触金属7之间的氮化镓栅极区5，而氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7互不相接，且氮化镓栅极区5分别至第一欧姆接触金属6和第二欧姆接触金属7的距离不等。
进一步的，高掺杂硅衬底1上还沉积有第一隔离介质层8以及第二隔离介质层9，第一隔离介质层8和第二隔离介质层9分别配置于氮化镓外延结构层4的两侧。
其中，氮化镓功率器件可以具有第一金属电极10以及第二金属电极11，第一金属电极10沉积于第一隔离介质层8的一侧，其一端连接高掺杂硅衬底1，另一端部分连接第一欧姆接触金属6，第二金属电极11沉积于第二隔离介质层9的一侧，其一端连接高掺杂接触区3，另一端部分连接第二欧姆接触金属7。
具体的，第一金属电极10沉积于第一隔离介质层8远离氮化镓外延结构层4的一侧，第二金属电极11沉积于第二隔离介质层9远离氮化镓外延结构层4的一侧，即第一隔离介质层8、第二隔离介质层9、第一金属电极10以及第二金属电极11在高掺杂硅衬底1上基于氮化镓外延结构层4相对排列。
基于前述的结构组成以及连接关系配置，本实施例的氮化镓功率器件形成PIN二极管结构，且第一金属电极10和第二金属电极11可以分别与PIN二极管的阳极和阴极相连，当氮化镓功率器件反向导通续流时，PIN二极管处于正向导通状态，由此可以获得低正向导通压降，进而实现了器件端集成续流二极管，以解决电路外部并联续流二极管带来的大体积和寄生参数问题，提升电路性能。
在具体实施过程中，氮化镓外延结构层4上沉积有钝化介质层16，钝化介质层16分别连接氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7，其中，氮化镓栅极区5可以为第一导电类型，且氮化镓栅极区5上沉积有栅极金属17。
进一步的，氮化镓外延结构层4可以包括依次层叠的氮化铝成核层12、氮化镓铝缓冲层13、氮化镓沟道层14以及氮化镓铝势垒层15，其中，氮化铝成核层12生长于高掺杂硅衬底1的上表面，则氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7连接于氮化镓铝势垒层15的上表面。
需要说明的是，第一欧姆接触金属6和第二欧姆接触金属7位于氮化镓铝势垒层15的两侧，即第一欧姆接触金属6和第二欧姆接触金属7可以与氮化镓铝势垒层15的侧边保持平齐，而层叠的氮化铝成核层12、氮化镓铝缓冲层13、氮化镓沟道层14以及氮化镓铝势垒层15之间的侧边亦可以保持平齐。
其中，钝化介质层16在氮化镓铝势垒层15上分别连接氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7。
其中，第一欧姆接触金属6、第二欧姆接触金属7、氮化镓栅极区5和钝化介质层16构成氮化镓器件结构。
作为优先的，氮化镓栅极区5至第一欧姆接触金属6的距离小于氮化镓栅极区5至第二欧姆接触金属7的距离。
在具体实施过程中，基于高掺杂硅衬底1的上表面生长的氮化镓外延结构层4，则第一隔离介质层8的一端连接高掺杂硅衬底1，第一隔离介质层8的另一端高于第一欧姆接触金属6且与第一欧姆接触金属6的顶端部分连接；第二隔离介质层9的一端分别连接低掺杂漂移区2和高掺杂接触区3，第二隔离介质层9的另一端高于第二欧姆接触金属7且与第二欧姆接触金属7的顶端部分连接。
需要说明的是，第一金属电极10与高掺杂硅衬底1连接的一端形成欧姆接触，第一金属电极10的另一端高于第一隔离介质层8，从而使得第一金属电极10的另一端部分连接第一欧姆接触金属6的顶端，对应的，第二金属电极11与高掺杂接触区3连接的一端形成欧姆接触，第二金属电极11的另一端高于第二隔离介质层9，从而使得第二金属电极11的另一端部分连接第二欧姆接触金属7的顶端。
其中，第二隔离介质层9的一端分别连接低掺杂漂移区2和高掺杂接触区3，从而保证第二金属电极11的一端对应与高掺杂接触区3连接。
需要说明的是，高掺杂硅衬底1、低掺杂漂移区2以及高掺杂接触区3构成的PIN二极管具有阳极和阴极，本实施例的高掺杂硅衬底1为PIN二极管的阳极，高掺杂接触区3为PIN二极管的阴极。
当第二金属电极11接高电位，第一金属电极10接低电位时，PIN二极管反向关断；当第二金属电极11接低电位，第一金属电极10接高电位时，PIN二极管正向导通。
可以理解的是，本实施例的第一导电类型可以为P型，第二导电类型可以为N型。
其中，第一欧姆接触金属6为源极欧姆接触金属，第二欧姆接触金属7为漏极欧姆接触金属，即氮化镓栅极区5与源极欧姆接触金属之间的距离小于氮化镓栅极区5与漏极欧姆接触金属之间的距离。
其中，第一金属电极10为源极金属电极，第二金属电极11为漏极金属电极。
则以此为基础，高掺杂硅衬底1可以为P+硅衬底，低掺杂漂移区2可以为N-漂移区，高掺杂接触区3可以为N+接触区，由此，氮化镓功率器件的源极和漏极分别与PIN二极管的阳极和阴极相连，当氮化镓功率器件反向导通即续流时，PIN二极管处于正向导通状态，可以获得低正向导通压降，实现器件端集成续流二极管，解决电路外部并联续流二极管带来的大体积和寄生参数问题，进一步提升电路性能。
相关技术中的氮化镓功率器件与硅基VDMOS器件相比不具有反向二极管，其反向导通电压与阈值电压保持一致，通常远大于硅基反向二极管的0.7V，本实施例氮化镓功率器件由P+硅衬底、N-漂移区以及N+接触区构成PIN二极管，则作为P+硅衬底的高掺杂硅衬底1为PIN二极管的阳极，作为N+接触区的高掺杂接触区3为PIN二极管的阴极，而基于前述的结构连接配置，作为源极金属电极的第一金属电极10连接PIN二极管的阳极，作为漏极金属电极的第二金属电极11连接PIN二极管的阴极，由此，本实施例氮化镓功率器件在正常工作时，即正向导通和反向关断时，作为漏极金属电极的第二金属电极11接高电位，作为源极金属电极的第一金属电极10接低电位，此时PIN二极管处于反向关断状态，其击穿电压大于反向关断电压，不影响氮化镓器件正常工作。
而当氮化镓功率器件反向导通即续流状态时，作为漏极金属电极的第二金属电极11接低电位，作为源极金属电极的第一金属电极10接高电位，PIN二极管处于正向导通状态，正向导通电压与硅基VDMOS器件保持一致，通常为0.7V，则远小于常规GaN HEMT的阈值电压（如1.5V）；以此实现了器件端集成续流二极管，解决电路外部并联续流二极管带来的大体积和寄生参数问题，提升电路性能。
本实施例的低掺杂漂移区2和高掺杂接触区3的离子掺杂浓度相差可以大于两个数量级，单个数量级的离子浓度可以为1E13/cm³至1E15/cm³之间，或单个数量级的离子浓度为1E16/cm³。
本实施例的隔离介质层、钝化介质层可以包括氧化硅（SiO2）和/或氮化硅（Si3N4），钝化介质层16作为氮化镓功率器件的表面处理的绝缘层，可以改善器件的性能和稳定性，具体的，可以防止在氮化镓栅极区5表面积累电荷，从而减少器件中的漏电流和损耗，以及根据良好的绝缘性能，在氮化镓栅极区5和欧姆接触金属之间提供电气隔离和保护。
需要说明的是，氮化镓外延结构层4包括的氮化铝成核层12、氮化镓铝缓冲层13、氮化镓沟道层14以及氮化镓铝势垒层15；氮化铝成核层12位于高掺杂硅衬底1上表面，可以提供一个适合氮化镓外延生长的起始表面；氮化镓铝缓冲层13位于氮化铝成核层12之上，可以用于缓解晶格不匹配和应力差异，提高氮化镓晶体质量；氮化镓沟道层14是功率器件的关键部分，可以用于电子输运和功率放大，且通过设定厚度和掺杂浓度，以实现所需的电子流动特性；氮化镓铝势垒层15位于氮化镓沟道层14之上，用于形成电子输运的势垒结构，该势垒结构在器件工作时控制电流注入和导通。
本实施例的氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7互不相接，且氮化镓栅极区5分别至第一欧姆接触金属6和第二欧姆接触金属7的距离不等，具体的，氮化镓栅极区5至第一欧姆接触金属6的距离小于氮化镓栅极区5至第二欧姆接触金属7的距离，而基于此设置，可以提高器件耐压，从而改善器件的性能。
关于本实施例氮化镓功率器件的制备流程，可以通过如下步骤制备，具体的：
可以提供一硅衬底，并对硅衬底进行第一导电类型和第二导电类型的离子注入以及扩散，从而得到高掺杂硅衬底1、低掺杂漂移区2以及高掺杂接触区3，其中，低掺杂漂移区2配置于高掺杂硅衬底1的一侧，高掺杂接触区3配置于低掺杂漂移区2的一侧，由此，高掺杂硅衬底1、低掺杂漂移区2以及高掺杂接触区3构成PIN二极管。
基于高掺杂硅衬底1，在高掺杂硅衬底1上生长氮化镓外延结构层4，氮化镓外延结构层4可以包括氮化铝成核层12、氮化镓铝缓冲层13、氮化镓沟道层14以及氮化镓铝势垒层15。
其中，氮化镓外延结构层4还可以包括位于氮化镓铝势垒层15上的氮化镓牺牲层。
基于氮化镓外延结构层4，对非栅极区域的氮化镓牺牲层进行刻蚀，得到氮化镓栅极区5。
在氮化镓外延结构层4上对应氮化镓功率器件的源极区域和漏极区域进行欧姆金属层沉积，得到第一欧姆接触金属6以及第二欧姆接触金属7，其中，氮化镓栅极区5、第一欧姆接触金属6以及第二欧姆接触金属7互不相接，且氮化镓栅极区5分别至第一欧姆接触金属6和第二欧姆接触金属7的距离不等。
对氮化镓外延结构层4的两侧进行刻蚀以形成硅通孔区域，在硅通孔区域内沉积第一隔离介质层8和第二隔离介质层9以及第一金属电极10和第二金属电极11，其中，第一隔离介质层8和第二隔离介质层9分别配置于氮化镓外延结构层4的两侧，第一金属电极10沉积于第一隔离介质层8的一侧，其一端连接高掺杂硅衬底1，另一端部分连接第一欧姆接触金属6，第二金属电极11沉积于第二隔离介质层9的一侧，其一端连接高掺杂接触区3，另一端部分连接第二欧姆接触金属7。
由此形成的氮化镓功率器件具有PIN二极管结构，且第一金属电极10和第二金属电极11可以分别与PIN二极管的阳极和阴极相连，当氮化镓功率器件反向导通续流时，PIN二极管处于正向导通状态，由此可以获得低正向导通压降，进而实现了器件端集成续流二极管，以解决电路外部并联续流二极管带来的大体积和寄生参数问题，提升电路性能。
其中，在刻蚀以形成硅通孔区域之前，对硅衬底的非有源区进行离子注入以形成隔离区域，具体的：在氮化镓外延结构层4上沉积钝化介质层16，钝化介质层16分别连接氮化镓栅极区5和第一欧姆接触金属6，以及氮化镓栅极区5和第二欧姆接触金属7。
进一步的，刻蚀氮化镓栅极区5表面介质并沉积栅极金属17。
以上对本申请进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种氮化镓功率器件，其特征在于，包括：
第一导电类型的高掺杂硅衬底，所述高掺杂硅衬底上扩散有第二导电类型的低掺杂漂移区，所述低掺杂漂移区位于所述高掺杂硅衬底的一侧，所述低掺杂漂移区上扩散有第二导电类型的高掺杂接触区，所述高掺杂接触区位于所述低掺杂漂移区的一侧；
氮化镓外延结构层，所述氮化镓外延结构层生长于所述高掺杂硅衬底的上表面且连接所述低掺杂漂移区，所述氮化镓外延结构层上沉积有互不相接的氮化镓栅极区、第一欧姆接触金属以及第二欧姆接触金属，所述氮化镓栅极区分别至所述第一欧姆接触金属和所述第二欧姆接触金属的距离不等，所述氮化镓栅极区至所述第一欧姆接触金属的距离小于所述氮化镓栅极区至所述第二欧姆接触金属的距离，所述高掺杂硅衬底上沉积有第一隔离介质层以及第二隔离介质层，所述第一隔离介质层和所述第二隔离介质层分别配置于所述氮化镓外延结构层的两侧，其中，所述第一隔离介质层的一端连接所述高掺杂硅衬底，所述第一隔离介质层的另一端高于所述第一欧姆接触金属且与所述第一欧姆接触金属的顶端部分连接；所述第二隔离介质层的一端分别连接所述低掺杂漂移区和所述高掺杂接触区，所述第二隔离介质层的另一端高于所述第二欧姆接触金属且与所述第二欧姆接触金属的顶端部分连接；
第一金属电极，沉积于所述第一隔离介质层的一侧，其一端连接所述高掺杂硅衬底，另一端部分连接所述第一欧姆接触金属；
第二金属电极，沉积于所述第二隔离介质层的一侧，其一端连接所述高掺杂接触区，另一端部分连接所述第二欧姆接触金属。
2.如权利要求1所述的氮化镓功率器件，其特征在于，所述氮化镓外延结构层包括依次层叠的氮化铝成核层、氮化镓铝缓冲层、氮化镓沟道层以及氮化镓铝势垒层，所述氮化铝成核层生长于所述高掺杂硅衬底的上表面，所述氮化镓栅极区、所述第一欧姆接触金属以及所述第二欧姆接触金属连接于所述氮化镓铝势垒层的上表面，且所述第一欧姆接触金属和所述第二欧姆接触金属位于所述氮化镓铝势垒层的两侧。
3.如权利要求1所述的氮化镓功率器件，其特征在于，所述氮化镓外延结构层上沉积有钝化介质层，所述钝化介质层分别连接所述氮化镓栅极区、所述第一欧姆接触金属以及所述第二欧姆接触金属。
4.如权利要求3所述的氮化镓功率器件，其特征在于，所述氮化镓栅极区为所述第一导电类型，且所述氮化镓栅极区上沉积有栅极金属。
5.如权利要求1所述的氮化镓功率器件，其特征在于，所述第一金属电极与所述高掺杂硅衬底连接的一端形成欧姆接触，其另一端高于所述第一隔离介质层；所述第二金属电极与所述高掺杂接触区连接的一端形成欧姆接触，其另一端高于所述第二隔离介质层。
6.如权利要求1所述的氮化镓功率器件，其特征在于，所述高掺杂硅衬底、所述低掺杂漂移区以及所述高掺杂接触区构成的PIN二极管具有阳极和阴极，所述高掺杂硅衬底为所述PIN二极管的阳极，所述高掺杂接触区为所述PIN二极管的阴极。
7.如权利要求6所述的氮化镓功率器件，其特征在于，当所述第二金属电极接高电位，所述第一金属电极接低电位时，所述PIN二极管反向关断；当所述第二金属电极接低电位，所述第一金属电极接高电位时，所述PIN二极管正向导通。
8.如权利要求1至7任一项所述的氮化镓功率器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述第一欧姆接触金属为源极欧姆接触金属，所述第二欧姆接触金属为漏极欧姆接触金属，所述第一金属电极为源极金属电极，所述第二金属电极为漏极金属电极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136432A (zh) * 2006-09-01 2008-03-05 中国科学院半导体研究所 宽带隙氮化镓基异质结场效应晶体管结构及制作方法
CN109545850A (zh) * 2017-09-22 2019-03-29 新唐科技股份有限公司 半导体元件及其制造方法
CN113782592A (zh) * 2021-09-10 2021-12-10 重庆邮电大学 一种衬底集成反并联续流二极管的rc-ligbt器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136432A (zh) * 2006-09-01 2008-03-05 中国科学院半导体研究所 宽带隙氮化镓基异质结场效应晶体管结构及制作方法
CN109545850A (zh) * 2017-09-22 2019-03-29 新唐科技股份有限公司 半导体元件及其制造方法
CN113782592A (zh) * 2021-09-10 2021-12-10 重庆邮电大学 一种衬底集成反并联续流二极管的rc-ligbt器件

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