JP5602256B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、炭化珪素（ＳｉＣ）を用いた高耐圧半導体装置に関する。
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
このような、ＳｉＣの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ （以下、ＤＩＭＯＳＦＥＴと称する）が知られている。
ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
しかしながら、ＳｉＣではソースコンタクト領域上およびｐウェルコンタクト領域上と電極の間のコンタクト抵抗がＳｉに比較して非常に高いことが知られている。これを解決するための方法として，ｐウェルコンタクト領域にはＴｉ（チタン）／Ａｌ（アルミニウム）を積層し、ソースコンタクト領域にはＮｉ（ニッケル）を蒸着したのち１０００℃程度まで加熱する方法が知られている．
しかし、この方法を用いるとソースコンタクト領域とｐウェルコンタクト領域に対して２回のパターニングを行わなければならない。これに加えて、パターニングの合わせずれを考慮する必要があるなどセルサイズ増大の原因となる。ＭＯＳＦＥＴの特性オン抵抗を低減させるためにはセルサイズの微細化が必要である。
また、特許文献１には、基板に設けられたコンタクト用トレンチの底面のＰ＋コンタクト領域と、側面のＮ＋型ソース領域で異なる材質でコンタクトを形成する方法が開示されている。
特開２００６−１３５１５０号公報
以上に述べたように、従来のＤＩＭＯＳＦＥＴでは、コンタクト抵抗を下げるためにソースコンタクト領域上、ｐウェルコンタクト領域上にそれぞれ異なる金属を成膜する必要がある。しかしながら、このように２つのコンタクト領域に異なる金属をつけるためには、マスクとの合わせずれを考慮し、コンタクト領域面積を設計する上でマージンを大きくとる必要が生じる。このことがセルサイズ微細化の妨げとなっている。
一方、高温下で使用されるＳｉＣ半導体装置では、特にＡｌをコンタクト電極材料として用いた場合、Ａｌとシリコン酸化膜等の層間絶縁膜が反応し、コンタクト電極と配線間のショートが生ずる等の信頼性不良が問題となりうる。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ＳｉＣを用いた微細化可能で、超低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することにある。
本発明の第１の態様の半導体装置は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、前記第２の炭化珪素領域の下部に形成された第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域を貫通し、前記第３の炭化珪素領域に達するように形成されたトレンチと、前記第２の炭化珪素領域、前記第１の炭化珪素領域、および前記第１の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記トレンチ側面の前記第２の炭化珪素領域上および前記層間絶縁膜上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極と、前記トレンチ底部の前記第３の炭化珪素領域上および前記第１の電極上に形成されたＡｌを含有する第２の電極と、前記第２の電極上に形成された第１の主電極と、前記炭化珪素基板の前記第２の主面に形成された第２の主電極と、を具備することを特徴とする。
本発明の第２の態様の半導体装置は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域の内部に選択的に形成された第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域および第１の炭化珪素領域を貫通し、前記第１の炭化珪素層に達するように形成された第１のトレンチと、前記第１のトレンチ底部に形成された絶縁物と、前記第１のトレンチ側面において、前記第２の炭化珪素領域、前記第１の炭化珪素領域および前記第１の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記第２の炭化珪素領域を貫通し、前記第３の炭化珪素領域に達するように形成された第２のトレンチと、前記第２のトレンチ側面の前記第２の炭化珪素領域上および前記層間絶縁膜上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極と、前記第２のトレンチ底部の前記第３の炭化珪素領域上および前記第１の電極上に形成されたＡｌを含有する第２の電極と、前記第２の電極上に形成された第１の主電極と、前記炭化珪素基板の前記第２の主面に形成された第２の主電極と、を具備することを特徴とする。
本発明の第３の態様の半導体装置の製造方法は、炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、前記第１の炭化珪素層の上面に第１のイオン注入マスクを形成し、前記第１のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第１の炭化珪素領域を形成し、前記第１の炭化珪素層の上面に第２のイオン注入マスクを形成し、前記第２のイオン注入マスクを用いて、第１導電型不純物を前記第１の炭化珪素層にイオン注入し、第２の炭化珪素領域を形成し、前記第２のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第３の炭化珪素領域を形成し、前記第２の炭化珪素領域、前記第１の炭化珪素領域および、前記第１の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜を貫通する開口部と、前記第２の炭化珪素領域を貫通し前記第３の炭化珪素領域に達するトレンチを、同一のマスクパターンを用いて形成し、前記トレンチ内にＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の金属膜を堆積し、異方性エッチングにより、前記トレンチ底部の前記第１の金属膜を選択的に除去して、前記トレンチ側面の前記第２の炭化珪素領域上に第１の電極を形成し、前記トレンチ底部の前記第３の炭化珪素領域上および前記トレンチ内の前記第１の電極上にＡｌを含有する第２の金属膜を堆積して第２の電極を形成し、前記第２の電極上に第１の主電極を形成し、前記炭化珪素基板の前記第２の主面に第２の主電極を形成する、ことを特徴とする。
本発明の第４の態様の半導体装置の製造方法は、炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、前記第１の炭化珪素層表面に第２導電型の第１の炭化珪素領域を形成し、前記第１の炭化珪素領域表面に第１導電型の第２の炭化珪素領域を形成し、前記第１の炭化珪素領域の内部に選択的に第２導電型の第３の炭化珪素領域を形成し、前記第２の炭化珪素領域および前記第１の炭化珪素領域を貫通し、前記第１の炭化珪素層に達する第１のトレンチを形成し、前記第１のトレンチ底部に絶縁物を形成し、前記第１のトレンチ側面の、前記第２の炭化珪素領域、前記第１の炭化珪素領域および、前記第１の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜を貫通する開口部と、前記第２の炭化珪素領域を貫通し前記第３の炭化珪素領域に達する第２のトレンチを、同一のマスクパターンを用いて形成し、前記第２のトレンチ内にＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の金属膜を堆積し、異方性エッチングにより、前記第２のトレンチ底部の前記第１の金属膜を選択的に除去して、前記第２のトレンチ側面の前記第２の炭化珪素領域上に第１の電極を形成し、前記第２のトレンチ底部の前記第３の炭化珪素領域上および前記第２のトレンチ内の前記第１の電極上にＡｌを含有する第２の金属膜を堆積して第２の電極を形成し、前記第２の電極上に第１の主電極を形成し、前記炭化珪素基板の前記第２の主面に第２の主電極を形成する、ことを特徴とする。
本発明によれば、ＳｉＣを用いた微細化可能で、超低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することが可能となる。
第１の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。 第１の実施の形態でのチャネル抵抗の低減効果の一例を示す図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。 第３の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。 第３の実施の形態でのチャネル抵抗の低減効果の一例を示す図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第４の実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。 第５の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。 第５の実施の形態の半導体装置の製造方法を示す工程断面図である。 第５の実施の形態の半導体装置の製造方法を示す工程断面図である。 第５の実施の形態の半導体装置の製造方法を示す工程断面図である。 第６の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。
以下、図面を参照しつつ本発明の実施の形態を説明する。なお、本明細書において金属元素（例えば、ＮｉやＡｌ）を含有する電極とは、金属単体の電極、金属合金の電極、金属半導体化合物の電極あるいはこれらが複合した電極を包括する概念とする。また、本明細書中、ある金属元素を主成分とする電極とは、その金属元素の含有量がその他の元素の含有量よりも多いことを意味する。
（第１の実施の形態）
本実施の形態の半導体装置は、第１と第２の主面を有する炭化珪素基板と、炭化珪素基板の第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第２の炭化珪素領域の下部に形成された第２導電型の第３の炭化珪素領域と、を備えている。そして、第２の炭化珪素領域を貫通し、第３の炭化珪素領域に達するように形成されたトレンチと、第２の炭化珪素領域、第１の炭化珪素領域、および第１の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、トレンチ側面の第２の炭化珪素領域上および層間絶縁膜上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極と、トレンチ底部の第３の炭化珪素領域上および第１の電極上に形成されたＡｌを含有する第２の電極と、第２の電極上に形成された第１の主電極と、炭化珪素基板の第２の主面に形成された第２の主電極と、を備えている。
図１は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ１００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＰ（リン）をｎ型不純物として含む六方晶ＳｉＣ基板（ｎ＋基板）である。
このＳｉＣ基板１２の第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型の第１のＳｉＣ層（ｎ−層）１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−層１４の一部表面には、ｐ型不純物の不純物濃度１×１０１７〜５×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．９μｍ程度である。
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、例えば０．６μｍ程度である
第２のＳｉＣ領域（ソース領域）１８の下部には、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。
さらに、第２のＳｉＣ領域（ソース領域）１８、第１のＳｉＣ領域（ｐウェル領域）１６、および第１のＳｉＣ層（ｎ−層）１４の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
そして、第２のＳｉＣ領域（ソース領域）１８を貫通し、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０に達するトレンチ２２が形成されている。そして、トレンチ２２側面のソース領域１８上および層間絶縁膜３２上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極（ソースコンタクト電極）２４を備えている。さらに、トレンチ２２底部のｐウェルコンタクト領域２０上およびトレンチ側面では第１の電極２４上に形成された金属元素としてＡｌを含有する第２の電極（ｐウェルコンタクト電極）２６と、を備えている。
第１の電極２４は、例えば厚さ５０ｎｍ程度の、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する電極である。例えば、ＮｉＳｉ、ＴｉＮ、ＴａＮである。これらの金属元素を主成分とする電極は、電子に対するショットキー障壁高さが低く、低抵抗を実現できる。
また、第２の電極２６は、例えば厚さ１００ｎｍ程度の、Ｔｉ（チタン）／Ａｌ（アルミニウム）を積層した電極である。第２の電極２６はＴｉとＡｌを主成分とする電極が、正孔に対するショットキー障壁高さが低く、低抵抗を実現できるため好ましい。しかし、Ａｌのみを主成分とする電極あるいは、ＡｌＳｉ等の電極であっても構わない。
そして、第１の電極２４と第２の電極２６上には、第１の主電極（ソース・ｐウェル共通電極）３４が形成されている。また、ＳｉＣ基板１２の第２の主面上には、第２の主電極（ドレイン電極）３６が形成されている。
なお、本実施の形態において、ｎ型不純物は例えば、Ｐ（リン）が好ましいが、Ｎ（窒素）、またはＡｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）等を適用することも可能である。
本実施の形態のＭＯＳＦＥＴ１００は、ソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗の低減とセルサイズの微細化が同時に実現できる。したがって、本実施の形態によれば、超低オン抵抗で、駆動能力の高いＭＯＳＦＥＴが実現可能である。
従来、ソースコンタクト電極とｐウェルコンタクト電極は、デバイス表面側、すなわち図１でゲート絶縁膜が形成される面と同一の面上のソース領域とｐウェル領域にそれぞれ形成されていた。このため、平面的に見たセルサイズに占めるコンタクト電極を形成するための領域の割合が高く、微細化の妨げとなっていた。そして、コンタクト抵抗を低減させるためには平面的なコンタクト面積の拡大が必要であり、コンタクト抵抗とセルサイズがトレードオフの関係にあった。
さらに、ソースコンタクト電極とｐウェルコンタクト電極とのそれぞれに適した電極材料を適用しようとすると、リソグラフィーの合わせ余裕等の加工上のマージンが必要となりさらにセルサイズが大きくなることが必須であった。
本実施の形態のＭＯＳＦＥＴ１００においては、ソースコンタクト電極２４とｐウェルコンタクト電極２６が同一のトレンチ２２内に形成されている。そして、ソースコンタクト電極２４は、トレンチ２２の側面部に形成されている。このため、平面的に見たセルサイズに占める、ソースコンタクト電極２４を形成するための領域の割合は極めて小さくほぼゼロに等しい。このため、セルサイズの微細化が実現できる。
セルサイズを微細化することで、平面的に見たデバイス単位面積当たりのチャネル領域が増大し、デバイスの単位面積当たりのチャネルのオン抵抗を低減できる。
そして、本実施の形態のＭＯＳＦＥＴ１００は、ｐウェルコンタクト電極２６には、正孔に対するショットキー障壁高さが低くなる材料、ソースコンタクト電極２４には、電子に対するショットキー障壁高さが低くなる材料が用いられる。したがって、ＭＯＳＦＥＴの駆動能力の向上と安定な動作の実現が可能となる。
さらに、本実施の形態のＭＯＳＦＥＴ１００は、Ａｌを含有する第２の電極２６と層間絶縁膜３２との間に、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極２４が介在するよう構成されている。ＳｉＣを用いた半導体装置は、２００℃以上の高温での動作が可能である。一方、このような高温の動作環境では、層間絶縁膜と電極との反応が進み、電極間ショート等の信頼性不良が生ずることが懸念される。特に、電極にＡｌを含む材料を用い、層間絶縁膜にＳｉを含有するシリコン酸化膜等を用いると、Ａｌのシリサイド化が進行し、信頼性不良の懸念が増長される。
ＭＯＳＦＥＴ１００は、層間絶縁膜と反応性の高いＡｌを含む電極が、直接、層間絶縁膜に接することをできるだけ排除するために、層間絶縁膜とＡｌを含む電極との間に、層間絶縁膜との反応性がＡｌより低いＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含む電極を介在させる。これにより、Ａｌと層間絶縁膜との反応を防止し、信頼性不良の発生を抑制する。したがって、信頼性に優れた半導体装置が実現可能となる。具体的には、例えば、ゲート電極３０と第１の主電極３４間の層間絶縁膜３２の耐圧に関する信頼性不良が発生することが抑制される。
図２は、従来技術と本実施の形態でのチャネル抵抗の低減効果の一例を示す図である。横軸は、セルサイズをセルの一辺の長さ（図１中のＸ）で示す。縦軸は、デバイス表面における１平方センチメートルあたりのチャネル抵抗を示す。測定は図中に記載した条件で行っている。
この例では従来技術のセルサイズが１２μｍである。そして、１２μｍ中コンタクトを形成するための領域が６．６μｍである。この場合、コンタクト電極は単一の材料で形成することを前提としている。本実施の形態によれば、トレンチを形成することでコンタクトを形成するための領域を従来技術の６．６μｍから３．４μｍに縮小でき、セルサイズを８．８μｍに微細化できる。この結果、図２に示すように、チャネル抵抗を従来技術から１７％低減することが可能となる。
なお、従来技術において、本実施の形態のようにソースコンタクト電極２４とｐウェルコンタクト電極２６に異なる材料を適用するとセルサイズは１３μｍに拡大する。この場合と、本実施の形態とを比較すると更にチャネル抵抗の低減幅は大きくなる。
本実施の形態によれば、ソース領域１８の深さとトレンチ２２の深さを深くすることにより、セルサイズを大きくすることなくソースコンタクト電極２４の界面の面積が拡大でき、所望の低抵抗コンタクトを実現することが可能である。
次に本実施の形態の半導体装置の製造方法について説明する。図３〜図１０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
図３に示すように、ｎ型不純物としてＰまたはＮを不純物濃度１×１０１９ｃｍ−３程度含み、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗のＳｉＣ基板１２を準備する。そして、ＳｉＣ基板１２上にエピタキシャル成長法により、ｎ型不純物としてＰを不純物濃度５×１０１５ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のＳｉＣ層１４を成長させる。
次に、図４に示すように、ＳｉＣ層１４の上面にＳｉＯ２４０ａをパターニングし、第１のイオン注入マスクを形成する。この第１のイオン注入マスクを用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェル領域１６を形成する。
次に図５に示すように、ＳｉＣ層１４の上面にＳｉＯ２４０ｂをパターニングし、第２のイオン注入マスクを形成する。この第２のイオン注入マスクを用いて、ｎ型不純物であるＰをＳｉＣ層１４にイオン注入し、ソース領域１８を形成する。さらに、この同じ第２のイオン注入マスクを用いてｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。この後、例えば１６００℃程度の熱処理によりイオン注入した不純物を活性化する。
このように、本実施の形態では、従来、別個のイオン注入マスクで行う必要があったソース領域１８とｐウェルコンタクト領域２０の形成を、同一のイオン注入マスクで形成する。したがって、製造工程の簡略化が実現できる。
次に、図６に示すように、ソース領域１８、ｐウェル領域１６、ＳｉＣ層１４の表面に連続的にゲート絶縁膜２８を形成する。ゲート絶縁膜２８の形成には、例えば、熱酸化法あるいはＣＶＤ法等を用いる。その後、ゲート絶縁膜２８上にポリシリコン膜を成膜したのち、リソグラフィーおよびＲＩＥ法によりパターニングしゲート電極３０を形成する。
その後、ゲート電極３０上に層間絶縁膜３２を堆積する。その後、層間絶縁膜３２をレジスト４０ｃをマスクにＲＩＥ法によりパターニングする。さらに、同一のレジストマスクを用いて、ソース領域１８を貫通し、ｐウェルコンタクト領域２０に達するトレンチ２２を、例えばＲＩＥ法により形成する。
次に、図７に示すように、例えば、蒸着法やスパッタ法によりＮｉの金属膜２４ａを堆積する。その後、例えば、ＲＩＥ法などの異方性エッチングを行い、トレンチ２２底部の金属膜２４ａを除去する。
その後、図８に示すように、例えば、スパッタ法により、例えば、ＴｉとＡｌの金属膜２６ａを堆積する。
そして、図９に示すように、レジスト４０ｃを剥離することで、不要な金属膜をリフトオフする。
このようにして、図９に示すように、トレンチ２２側面のソース領域１８上および層間絶縁膜３２の側面に、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極（ソースコンタクト電極）２４を形成し、トレンチ２２底部のｐウェルコンタクト領域２０上およびトレンチ２２側面の第１の電極２４上にＡｌを含有する第２の電極（ｐウェルコンタクト電極）２６を形成する。
次に、ＳｉＣ基板１２の第２の主面側、すなわち裏面側に、例えば、Ｎｉの金属膜を蒸着し、第２の主電極３６を形成する。第２の主電極３６はドレイン電極である。例えば９５０℃程度の熱処理を行い、Ｎｉの金属膜とＳｉＣ基板１２を反応させる。同時に、金属膜２４ａ、２６ａと、ソース領域１８、ｐウェルコンタクト領域２０のＳｉＣを反応させる。
次に、図１０に示すように、ｐウェルコンタクト電極２６とソースコンタクト電極２４上に、例えば、スパッタ法によりＡｌの金属膜を成膜し第１の主電極３４を形成する。第１の主電極３４は、ソース・ｐウェル共通電極である。このようにして、図１に示すＭＯＳＦＥＴ１００が形成される。
本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＭＯＳＦＥＴを、簡易な工程で製造することが可能となる。
（第２の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態のＳｉＣ基板がｎ型であるのに対し、ｐ型でありＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を構成する。ＳｉＣ基板の不純物タイプが異なる点以外は第１の実施の形態と同様であるので、重複する記載を省略する。
図１１は、本実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。このＩＧＢＴ２００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）５２を備えている。図１１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板５２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）である。
本実施の形態のＩＧＢＴ２００は、ソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化が同時に実現できる。したがって、本実施の形態によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＩＧＢＴが実現可能である。
また、本実施の形態の半導体装置の製造方法は、準備するＳｉＣ基板が、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）であること以外は第１の実施の形態と同様である。したがって、本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＩＧＢＴを、簡易な工程で製造することが可能となる。
（第３の実施の形態）
本実施の形態の半導体装置は、第１と第２の主面を有する炭化珪素基板と、炭化珪素基板の第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第１の炭化珪素領域の内部に選択的に形成された第２導電型の第３の炭化珪素領域と、を備えている。そして、第２の炭化珪素領域および第１の炭化珪素領域を貫通し、第１の炭化珪素層に達するように形成された第１のトレンチと、第１のトレンチ底部に形成された絶縁物と、第１のトレンチ側面において、第２の炭化珪素領域、第１の炭化珪素領域および第１の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、記ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、第２の炭化珪素領域を貫通し、第３の炭化珪素領域に達するように形成された第２のトレンチと、第２のトレンチ側面の第２の炭化珪素領域上および層間絶縁膜上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極と、第２のトレンチ底部の第３の炭化珪素領域上および第１の電極上に形成されたＡｌを含有する第２の電極と、第２の電極上に形成された第１の主電極と、炭化珪素基板の第２の主面に形成された第２の主電極と、を備えている。
本実施の形態の半導体装置は、トレンチの側面をチャネル領域とするいわゆるトレンチＭＯＳＦＥＴである。ソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に有する構成については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図１２は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ３００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＰ（リン）をｎ型不純物として含む六方晶ＳｉＣ基板（ｎ＋基板）である。
このＳｉＣ基板１２の第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型の第１のＳｉＣ層（ｎ−層）１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−層１４の表面には、ｐ型不純物の不純物濃度１×１０１７〜５×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．９μｍ程度である
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、例えば０．３μｍ程度である
ｐウェル領域１６の内部には、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が選択的に形成されている。
そして、ソース領域１８およびｐウェル領域１６を貫通し、ｎ−層１４に達するように第１のトレンチ６２形成されている。この第１のトレンチ６２底部には、例えばＳｉ酸化物の絶縁物６４が形成されている。
そして、第１のトレンチ６２側面において、ゲート絶縁膜６８が、ソース領域１８、ｐウェル領域１６およびｎ−層１４の表面に連続的に形成されている。ゲート絶縁膜６８には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート絶縁膜６８上には、ゲート電極７０が形成されている。ゲート電極７０には、例えばポリシリコン等が適用可能である。ゲート電極７０上には、ゲート電極７０を被覆する、たとえばシリコン酸化膜の層間絶縁膜７２が形成されている。
そして、第２のＳｉＣ領域（ソース領域）１８を貫通し、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０に達する第２のトレンチ８２が形成されている。そして、第２のトレンチ８２側面のソース領域１８上および層間絶縁膜７２上に形成されたＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極（ソースコンタクト電極）２４と、第２のトレンチ８２底部のｐウェルコンタクト領域２０上に形成されたＡｌを含有する第２の電極（ｐウェルコンタクト電極）２６と、を備えている。
第１の電極（ソースコンタクト電極）２４は、例えば厚さ５０ｎｍ程度の、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する電極である。例えば、ＮｉＳｉ、ＴｉＮ、ＴａＮである。これらの金属元素を主成分とする金属電極は、電子に対するショットキー障壁高さが低く、低抵抗を実現できる。
また、第２の電極２６は、例えば厚さ１００ｎｍ程度の、例えば厚さ１００ｎｍ程度の、Ｔｉ（チタン）／Ａｌ（アルミニウム）を積層した電極である。第２の電極（ｐウェルコンタクト電極）２６はＴｉとＡｌを主成分とする金属電極が、正孔に対するショットキー障壁高さが低く、低抵抗を実現できるため好ましい。しかし、Ａｌのみを主成分とする電極あるいは、ＡｌＳｉ等の電極であっても構わない。
そして、第１の電極２４と第２の電極２６上には、第１の主電極（ソース・ｐウェル共通電極）３４が形成されている。また、ＳｉＣ基板１２の第２の主面上には、第２の主電極（ドレイン電極）３６が形成されている。
本実施の形態のＭＯＳＦＥＴ３００は、第１の実施の形態のＭＯＳＦＥＴと同様にソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化、および信頼性の向上が同時に実現できる。そして、第１の実施の形態に加えて、トレンチＭＯＳＦＥＴの構造とすることで、さらにセルサイズの微細化を図ることが可能である。また、信頼性の向上も可能である。したがって、本実施の形態によれば、さらに超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＭＯＳＦＥＴが実現可能である。
本実施の形態のＭＯＳＦＥＴ３００は、トレンチＭＯＳＦＥＴである。従来技術のトレンチＭＯＳＦＥＴでは、ゲート絶縁膜およびゲート電極をトレンチ内に設けることで、平面的に見たセルサイズに占めるゲート構造の割合を減少させ、セルサイズの微細化を図っている。もっとも、このために、平面的に見たセルサイズに占めるコンタクト電極を形成するための領域の割合が極めて高くなっていた。
したがって、トレンチＭＯＳＦＥＴにおいて、ソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に設ける本実施の形態の構成はセルサイズの削減に大きく寄与することになる。よって、デバイスの単位面積当たりのチャネルのオン抵抗の低減にも大きく寄与することになる。
図１３は、従来技術と本実施の形態でのチャネル抵抗の低減効果の一例を示す図である。横軸は、セルサイズを図１２の断面での長さ（図中Ｘ）で示す。縦軸は、表面における１平方センチメートルあたりのチャネル抵抗を示す。測定は図中に記載した条件で行っている。
この例では従来技術のトレンチＭＯＳＦＥＴのセルサイズが７．６μｍである。そして、７．６μｍ中コンタクトを形成するための領域が６．６μｍである。この場合、コンタクト電極は単一の材料で形成することを前提としている。本実施の形態によれば、トレンチを形成することでコンタクトを形成するための領域を従来技術の６．６μｍから３．４μｍに縮小でき、セルサイズを４．５μｍに微細化できる。この結果、図１３に示すように、チャネル抵抗を従来技術から４５％低減することが可能となる。
なお、従来技術で本実施の形態のように、ソースコンタクト電極２４とｐウェルコンタクト電極２６に異なる材料を適用するとセルサイズは８．６μｍに拡大する。この場合と、本実施の形態とを比較すると更にチャネル抵抗の低減幅は大きくなる。
次に本実施の形態の半導体装置の製造方法について説明する。図１４〜図２０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
図１４に示すように、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度１×１０１９ｃｍ−３程度含む、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗のＳｉＣ基板１２を準備する。そして、ＳｉＣ基板１２上にエピタキシャル成長法により、ｎ型不純物としてＰを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のＳｉＣ層１４を成長させる。
次に、図１５に示すように、ＳｉＣ層１４の全面に、ｐ型不純物であるＡｌをイオン注入し、ｐウェル領域１６を形成する。なお、ｐ型ＳｉＣをエピタキシャル成長することによって、ｐウェル領域１６を形成することも可能である。次に、ＳｉＣ層１４の上面にＳｉＯ２（不図示）をパターニングし、イオン注入マスクを形成する。このイオン注入マスクを用いて、ｎ型不純物であるＰをＳｉＣ層１４にイオン注入し、ソース領域１８を形成する。さらに、ＳｉＣ層１４の上面にＳｉＯ２４０ｄをパターニングし、イオン注入マスクを形成する。このイオン注入マスクを用いてｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。この後、例えば１６００℃程度の熱処理によりイオン注入した不純物を活性化する。
次に、図１６に示すように、ＳｉＣ層１４の上面にレジスト４０ｅをパターニングし、トレンチエッチングマスクを形成する。そして、このマスクを用いて、ソース領域１８およびｐウェル領域１６を貫通し、ｎ−層１４に達する第１のトレンチ６２を、例えばＲＩＥ法により形成する。
次に、図１７に示すようにレジスト４０ｅを剥離する。そして、第１のトレンチ６２底部に絶縁物６４を形成する。そして、第１のトレンチ６２側面の、ソース領域１８、ｐウェル領域１６および、ｎ−層１４の表面に連続的にゲート絶縁膜６８を形成する。ゲート絶縁膜６８の形成には、例えば、熱酸化法あるいはＣＶＤ法等を用いる。その後、ゲート絶縁膜６８上にポリシリコン膜を成膜したのち、ＣＭＰ等で第１のトレンチ６２内にのみポリシリコン膜を残しゲート電極７０を形成する。
その後、ゲート電極３０上に、例えば、シリコン酸化膜の層間絶縁膜７２を堆積する。その後、層間絶縁膜７２をレジスト４０ｆをマスクにＲＩＥ法によりパターニングする。さらに、同一のレジストマスクを用いて、ソース領域１８を貫通し、ｐウェルコンタクト領域２０に達する第２のトレンチ８２を、例えばＲＩＥ法により形成する。
次に、図１８に示すように、例えば、蒸着法やスパッタ法によりＮｉの金属膜２４ａを堆積する。その後、例えば、ＲＩＥ法などの異方性エッチングを行い、第２のトレンチ８２底部の金属膜２４ａを除去する。
その後、図１９に示すように、例えば、スパッタ法により、例えば、ＴｉとＡｌの金属膜２６ａを堆積する。
そして、図２０に示すように、レジスト４０ｆを剥離することで、不要な金属膜をリフトオフする。
このようにして、第２のトレンチ８２側面のソース領域１８上および層間絶縁膜７２の側面にＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極２４を形成し、第２のトレンチ８２底部のｐウェルコンタクト領域２０上および第２のトレンチ８２側面の第１の電極２４上にＡｌを含有する第１の電極２４を形成する。
次に、ＳｉＣ基板１２の第２の主面側、すなわち裏面側に、例えば、Ｎｉの金属膜を蒸着し、第２の主電極３６を形成する。第２の主電極３６はドレイン電極である。例えば９５０℃程度の熱処理を行い、Ｎｉの金属膜とＳｉＣ基板１２を反応させる。同時に、金属膜２４ａ、２６ａと、ソース領域１８、ｐウェルコンタクト領域２０のＳｉＣを反応させる。
次に、第１の電極２４と第２の電極２６上に、例えば、スパッタ法によりＡｌの金属膜を成膜し第１の主電極３４を形成する。第１の主電極３４は、ソース・ｐウェル共通電極である。このようにして、図１２に示すＭＯＳＦＥＴ３００が形成される。
本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＭＯＳＦＥＴを、簡易な工程で製造することが可能となる。
（第４の実施の形態）
本実施の形態の半導体装置は、第３の実施の形態のＳｉＣ基板がｎ型であるのに対し、ｐ型でありＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を構成する。ＳｉＣ基板の不純物タイプが異なる点以外は第３の実施の形態と同様であるので、重複する記載を省略する。
図２１は、本実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。このＩＧＢＴ４００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）５２を備えている。図２１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板５２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）である。
本実施の形態のＩＧＢＴ４００は、ソースコンタクト電極とｐウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化が同時に実現できる。そして、トレンチＭＯＳＦＥＴの構造とすることで、第２の実施の形態のＩＧＢＴに比べ、さらにセルサイズの微細化を図ることが可能である。したがって、本実施の形態によれば、超低オン抵抗で、、駆動能力が高く、かつ信頼性に優れたＩＧＢＴが実現可能である。
また、本実施の形態の半導体装置の製造方法は、準備するＳｉＣ基板が、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）であること以外は第３の実施の形態と同様である。したがって、本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたＩＧＢＴを、簡易な工程で製造することが可能となる。
（第５の実施の形態）
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第１の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図２２は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ５００は、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極（ソースコンタクト電極）２４と層間絶縁膜３２との間にシリコン窒化膜で形成される側壁絶縁膜９０が挟まれている。
第１の電極２４や第２の電極２６に含まれるＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素やＡｌとの反応性はシリコン酸化膜に比べてシリコン窒化膜の方が低い。したがって、本実施の形態によれば、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素あるいはＡｌと層間絶縁膜３２との反応が抑制され、第１の実施の形態よりもさらに信頼性に優れた半導体装置の実現が可能になる。
図２３〜２５は本実施の形態の半導体装置の製造方法を示す工程断面図である。図を参照しつつ、特に、第１の実施の形態の製造方法と異なる点を主に説明する。本実施の形態においては、層間絶縁膜３２と第１の電極２４との間にシリコン窒化膜で形成される側壁絶縁膜９０を形成する点で、第１の実施の形態と相違する。
図２３に示すように、ゲート電極３０上に層間絶縁膜３２を堆積し、層間絶縁膜３２をレジスト４０ｃをマスクにＲＩＥ法によりパターニングするまでは、第１の実施の形態と同様である。
次に、図２４に示すように、例えば、スパッタ法によりシリコン窒化膜を堆積した後、ＲＩＥ法により層間絶縁膜３２の側壁にシリコン窒化膜を残し、シリコン窒化膜で形成される側壁絶縁膜９０を形成する。
次に、図２５に示すように、レジスト４０ｃおよび側壁絶縁膜９０をマスクとして、ソース領域１８を貫通し、ｐウェルコンタクト領域２０に達するトレンチ２２を、例えばＲＩＥ法により形成する。
その後は、第１の実施の形態と同様の製造方法を適用することにより、ＭＯＳＦＥＴ５００を製造することが可能である。
（第６の実施の形態）
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第１の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第３の実施の形態と同様である。したがって、第３の実施の形態と重複する内容については記載を省略する。
図２６は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ６００は、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の電極（ソースコンタクト電極）２４と層間絶縁膜７２との間にシリコン窒化膜で形成される側壁絶縁膜９０が挟まれている。
第１の電極２４や第２の電極２６に含まれるＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素やＡｌとの反応性はシリコン酸化膜に比べてシリコン窒化膜の方が低い。したがって、本実施の形態によれば、Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素あるいはＡｌと層間絶縁膜７２との反応が抑制され、第３の実施の形態よりもさらに信頼性に優れた半導体装置の実現が可能になる。
第３の実施の形態のＭＯＳＦＥＴの製造方法において、第５の実施の形態で説明したと同様な、側壁絶縁膜９０の形成工程を追加することにより、図２６に示すＭＯＳＦＥＴ６００の製造が可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、電子をキャリアとするｎ型ＭＯＳＦＥＴ、ｎ型ＩＧＢＴについて説明したが、本発明は、正孔をキャリアとするｐ型ＭＯＳＦＥＴ、ｐ型ＩＧＢＴにも適用可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１２ ＳｉＣ基板（炭化珪素基板）
１４ 第１のＳｉＣ層（ｎ−層）
１６ 第１のＳｉＣ領域（ｐウェル領域）
１８ 第２のＳｉＣ領域（ソース領域）
２０ 第３のＳｉＣ領域（ｐウェルコンタクト領域）
２２ トレンチ
２４ 第１の電極（ソースコンタクト電極）
２４ａ Ｎｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する金属膜
２６ 第２の電極（ｐウェルコンタクト電極）
２６ａ Ａｌを含有する金属膜
２８ ゲート絶縁膜
３０ ゲート電極
３２ 層間絶縁膜
３４ 第１の主電極
３６ 第２の主電極
４０ａ〜ｆ レジスト
５２ ＳｉＣ基板
６２ 第１のトレンチ
６４ 絶縁物
６８ ゲート絶縁膜
７０ ゲート電極
７２ 層間絶縁膜
８２ 第２のトレンチ
９０ 側壁絶縁膜
１００ ＭＯＳＦＥＴ
２００ ＩＧＢＴ
３００ ＭＯＳＦＥＴ
４００ ＩＧＢＴ
５００ ＭＯＳＦＥＴ
６００ ＭＯＳＦＥＴ

Claims (6)

  1. 炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、
    前記第１の炭化珪素層の上面に第１のイオン注入マスクを形成し、
    前記第１のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第１の炭化珪素領域を形成し、
    前記第１の炭化珪素層の上面に第２のイオン注入マスクを形成し、前記第２のイオン注入マスクを用いて、第１導電型不純物を前記第１の炭化珪素層にイオン注入し、第２の炭化珪素領域を形成し、
    前記第２のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第３の炭化珪素領域を形成し、
    前記第２の炭化珪素領域、前記第１の炭化珪素領域および、前記第１の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に層間絶縁膜を形成し、
    前記層間絶縁膜を貫通する開口部と、前記第２の炭化珪素領域を貫通し前記第３の炭化珪素領域に達するトレンチを、同一のマスクパターンを用いて形成し、
    前記トレンチ内にＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の金属膜を堆積し、
    異方性エッチングにより、前記トレンチ底部の前記第１の金属膜を選択的に除去して、前記トレンチ側面の前記第２の炭化珪素領域上に第１の電極を形成し、
    前記トレンチ底部の前記第３の炭化珪素領域上および前記トレンチ内の前記第１の電極上にＡｌを含有する第２の金属膜を堆積して第２の電極を形成し、
    前記第２の電極上に第１の主電極を形成し、
    前記炭化珪素基板の前記第２の主面に第２の主電極を形成する、
    ことを特徴とする半導体装置の製造方法。
  2. 炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、
    前記第１の炭化珪素層表面に第２導電型の第１の炭化珪素領域を形成し、
    前記第１の炭化珪素領域表面に第１導電型の第２の炭化珪素領域を形成し、
    前記第１の炭化珪素領域の内部に選択的に第２導電型の第３の炭化珪素領域を形成し、
    前記第２の炭化珪素領域および前記第１の炭化珪素領域を貫通し、前記第１の炭化珪素層に達する第１のトレンチを形成し、
    前記第１のトレンチ底部に絶縁物を形成し、
    前記第１のトレンチ側面の、前記第２の炭化珪素領域、前記第１の炭化珪素領域および、前記第１の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に層間絶縁膜を形成し、
    前記層間絶縁膜を貫通する開口部と、前記第２の炭化珪素領域を貫通し前記第３の炭化珪素領域に達する第２のトレンチを、同一のマスクパターンを用いて形成し、
    前記第２のトレンチ内にＮｉ、Ｔｉ、Ｔａ、ＭｏおよびＷからなる群から選択される金属元素を含有する第１の金属膜を堆積し、
    異方性エッチングにより、前記第２のトレンチ底部の前記第１の金属膜を選択的に除去して、前記第２のトレンチ側面の前記第２の炭化珪素領域上に第１の電極を形成し、
    前記第２のトレンチ底部の前記第３の炭化珪素領域上および前記第２のトレンチ内の前記第１の電極上にＡｌを含有する第２の金属膜を堆積して第２の電極を形成し、
    前記第２の電極上に第１の主電極を形成し、
    前記炭化珪素基板の前記第２の主面に第２の主電極を形成する、
    ことを特徴とする半導体装置の製造方法。
  3. 前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
  4. 前記層間絶縁膜と前記第１の電極との間にシリコン窒化膜で形成される側壁絶縁膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記炭化珪素基板が第１導電型であり、ＭＯＳＦＥＴを形成することを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置の製造方法。
  6. 前記炭化珪素基板が第２導電型であり、ＩＧＢＴを形成することを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置の製造方法。
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