JP2015043458A - 半導体装置 - Google Patents

Abstract

【課題】抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現する半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、単結晶の第１の半導体で形成される基板と、基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成され、多結晶の第２の半導体を含む半導体層と、金属と第２の半導体から形成された金属半導体化合物層との積層構造を備えるゲート電極と、ゲート電極を挟んで基板上に設けられ、金属と第１の半導体から形成された電極とを備え、半導体層と金属半導体化合物層との界面にクラスタ状の炭素高濃度領域を備える。
【選択図】図１

Description

本発明の実施の形態は、半導体装置に関する。

次世代以降のパワー半導体デバイス材料として、炭化珪素（以下、ＳｉＣとも表記）が注目されている。ＳｉＣは、シリコン（以下、Ｓｉとも表記）に比較して、約１０倍の破壊電界強度、および約３倍の熱伝導率を併せて備えており、Ｓｉパワーデバイスでは実現不可能な、低損失かつ高温動作可能なパワー半導体デバイスを実現することを可能にする。

例えば、高耐圧パワーＭＯＳＦＥＴは、低オン抵抗および高耐圧であり、しかも高速スイッチングを実現できる。このため、スイッチング電源等のパワー回路のスイッチング素子として広く用いられている。高耐圧パワーＭＯＳＦＥＴの素子構造は、基板表面にソース電極、ゲート電極およびウェル電極を形成し、基板裏面にドレイン電極を形成する縦型ＭＯＳＦＥＴ構造である。そして、チャネル形成領域（ウェル領域）およびソース領域をそれぞれ、イオン注入を用いて基板表面に形成するＤｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（以下ＤＩＭＯＳＦＥＴとも表記）構造が、簡便に精度良くチャネル領域を形成できる優れたデバイス構造であり、並列動作にも適している。

高耐圧パワーＭＯＳＦＥＴは、高速動作に適したデバイスであるが、ＳｉＣ基板を用いたＤＩＭＯＳＦＥＴを形成する場合、ゲート電極が高抵抗であることがデバイス高速動作のための技術的な課題である。デバイス高速動作のためには、ポリＳｉゲート電極の電気的抵抗を下げることが必要であり、一般に、ポリＳｉ上部に金属との界面固相反応により形成される低抵抗なシリサイドを形成する。

しかしながら、シリサイド形成のためのプロセス温度は、ゲート電極の多結晶シリコン上とソース電極のＳｉＣ基板上の間で隔たりがあり、同時形成できない。具体的には、比抵抗の小さいニッケルシリサイドの場合には、ソース電極のシリサイド形成に必要とされる熱工程温度は６５０℃以上であるのに対して、多結晶シリコンゲート電極上のニッケルシリサイドは、６５０℃以上の熱工程により膜凝集が生じ、ゲート電極のシート抵抗上昇により、十分に低抵抗なゲート電極を形成できない。

また、多結晶シリコンとニッケルシリサイドの積層構造では、高温環境下のデバイス動作でもシート抵抗が上昇する恐れがあり、信頼性にも懸念がある。

特開２００９−２５３０７２号公報

本発明が解決しようとする課題は、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現する半導体装置および半導体装置の製造方法を提供することにある。

実施の形態の半導体装置は、単結晶の第１の半導体で形成される基板と、前記基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、多結晶の第２の半導体を含む半導体層と、金属と前記第２の半導体から形成された金属半導体化合物層との積層構造を備えるゲート電極と、前記ゲート電極を挟んで前記基板上に設けられ、前記金属と前記第１の半導体から形成された電極とを備え、前記半導体層と前記金属半導体化合物層との界面にクラスタ状の炭素高濃度領域を有することを特徴とする。

第１の実施の形態の半導体装置の模式断面図である。 第１の実施の形態の半導体装置のゲート電極部分のアトムプローブ分析結果の一例である。 第１の実施の形態の製造方法の要部の工程フロー図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す模式工程断面図である。 第１の実施の形態の炭素イオン注入と高温アニールの効果を示す図である。 第１の実施の形態のシリサイドアニール後のゲート電極構造の断面ＳＥＭ写真である。 第２の実施の形態の半導体装置の模式断面図である。 第３の実施の形態の半導体装置の模式断面図である。 第４の実施の形態の半導体装置の模式断面図である。 第５の実施の形態の半導体装置の模式断面図である。

スイッチング素子であるトランジスタのゲート電極の抵抗には、ゲート電極に積層構造を採用する場合、シート抵抗と層間のコンタクト抵抗の２つがある。例えば、多結晶シリコンとニッケルシリサイドの積層構造の場合、シート抵抗は、主に、ニッケルシリサイドの抵抗で規定される。また、コンタクト抵抗は、主に、多結晶シリコンとニッケルシリサイドの界面抵抗で規定される。

デバイスの高速動作を実現するには、ゲート電極のシート抵抗と、ゲート電極のコンタクト抵抗の双方を低減することが必要とされる。そして、デバイスの高信頼性を実現するには、ゲート電極の積層構造が高い耐熱性を備えることが必要とされる。

以下、図面を参照しつつ本発明の実施の形態を説明する。

（第１の実施の形態）
本実施の形態の半導体装置は、単結晶の第１の半導体で形成される基板と、基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成され、多結晶の第２の半導体で形成される半導体層と、金属と第２の半導体との反応生成物である第１の金属半導体化合物で形成される金属半導体化合物層との積層構造を備えるゲート電極と、ゲート電極を挟んで基板上に形成され、金属と第１の半導体との反応生成物である第２の金属半導体化合物で形成される電極とを備え、多結晶の第２の半導体上の第１の金属半導体化合物の凝集温度が、単結晶の第１の半導体上の第２の金属半導体化合物の凝集温度より低く、半導体層と金属半導体化合物層との界面にクラスタ状の炭素高濃度領域を備える。

本実施の形態の半導体装置は、上記構成を備えることにより、ゲート電極の抵抗が低減されるとともに、ゲート電極の耐熱性も向上する。したがって、高速動作と高信頼性を実現することが可能となる。

なお、本明細書中、凝集温度とは、半導体と金属を熱処理により反応させて金属半導体化合物を形成する際、金属半導体化合物が凝集し、連続した膜としての形状を呈しなくなる温度を意味するものとする。例えば、半導体と金属の反応で形成される２種の金属半導体化合物の凝集温度の大小は、それぞれの組み合わせにおいて、同一の熱処理条件で温度を変化させてシート抵抗の変化を測定し、シート抵抗の温度に対する上昇率を比較することで判断することが可能である。

すなわち、半導体の種類と結晶性、および金属の種類を特定することで、凝集温度の大小関係を特定することが可能である。

本実施の形態の半導体装置は、ＳｉＣ−ＤＩＭＯＳＦＥＴである。そして、単結晶の第１の半導体が、単結晶の炭化珪素（ＳｉＣ）であり、多結晶の第２の半導体が多結晶シリコンであり、金属がニッケル（Ｎｉ）であり、第１および第２の金属半導体化合物がニッケルシリサイド（以下、ＮｉＳｉとも表記）である場合を例に説明する。

多結晶シリコン上のニッケルシリサイドの凝集温度は、単結晶ＳｉＣ上のニッケルシリサイドの凝集温度よりも低い。このため、デバイスを高温動作させた際に、より低温でゲート電極の抵抗増大が生じるおそれがあり信頼性の観点から問題である。本実施の形態では、ゲート電極の多結晶シリコン膜とニッケルシリサイド膜との界面にクラスタ状の炭素高濃度領域を設けることで、耐熱性を向上させる。

図１は、本実施の形態の半導体装置の模式断面図である。

図１に示すように、ＤＩＭＯＳＦＥＴ１００には、ｎ^＋型ＳｉＣ層１０ａと、ｎ^＋型ＳｉＣ層１０ａよりもｎ型不物濃度の低いｎ⁻型ＳｉＣ層１０ｂで構成される単結晶の六方晶４Ｈ−ＳｉＣ（第１の半導体）のＳｉＣ基板１０が用いられる。

ｎ^＋型ＳｉＣ層１０ａは、例えば、不純物濃度１×１０^１８〜１×１０^１９ｃｍ^−３程度のｎ型不純物を含む。ｎ型不純物は、例えば、窒素（Ｎ）またはリン（Ｐ）である。ｎ^＋型ＳｉＣ層１０ａはＤＩＭＯＳＦＥＴ１００のドレイン領域として機能する。

また、ｎ⁻型ＳｉＣ層１０ｂは、例えば、ｎ^＋型ＳｉＣ層１０ａ上にエピタキシャル成長法を用いて形成される。例えば、ｎ型不純物の不純物濃度は１×１０^１５〜１×１０^１７ｃｍ^−３程度である。ｎ型不純物は、例えば、窒素（Ｎ）または（Ｐ）である。ｎ⁻型ＳｉＣ層１０ｂの厚さは、例えば５〜１５μｍ程度である。ｎ⁻型ＳｉＣ層１０ｂは、ＤＩＭＯＳＦＥＴ１００のドリフト領域として機能する。

ｎ⁻型ＳｉＣ層１０ｂ上にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２には、例えば、シリコン酸化膜が適用可能である。シリコン酸化膜の膜厚は、１０ｎｍ以上１６０ｎｍ以下であることが望ましい。

そして、ゲート絶縁膜１２上にはゲート電極１４が形成されている。ゲート電極１４は、多結晶のシリコン（第２の半導体）で形成される半導体層１４ａと、ニッケルと多結晶シリコンとの反応生成物、すなわちニッケルシリサイド（第１の金属半導体化合物）で形成される金属半導体化合物層１４ｂとの積層構造を備える

多結晶シリコンの不純物濃度は、１×１０^１９ｃｍ^−３以上であることが望ましい。不純物は、デバイスに要求される閾値電圧に併せて、ｎ型もしくはｐ型の不純物元素を選択すればよい。ここでは、ｎ型を例に説明する。

多結晶シリコンの半導体層１４ａの厚さは、１０ｎｍ以上であることが望ましい。１０ｎｍより薄いと、ニッケルシリサイドで形成される金属半導体化合物層１４ｂとの界面ラフネスが１０ｎｍ程度であるため、ニッケルシリサイドがゲート絶縁膜１２と部分的に接する領域が生じ、ＭＯＳＦＥＴの閾値がばらつくおそれがあるからである。また、加工上の制約から多結晶シリコンの１０μｍ以下であることが望ましい。

ニッケルシリサイドで形成される金属半導体化合物層１４ｂの厚さは、例えば、５ｎｍ〜２００ｎｍ程度の範囲にある。ニッケルシリサイドのＮｉ／Ｓｉ組成（ａｔｏｍｉｃ ｒａｔｉｏ）は、０．５以上２．０以下であることが望ましい。Ｎｉ／Ｓｉ組成が上記範囲にあれば、デバイスの高速動作に必要なゲート電極のシート抵抗が実現可能となるからである。

そして、半導体層１４ａと金属半導体化合物層と１４ｂの界面にクラスタ状の炭素高濃度領域１４ｃが形成されている。ここで、クラスタ状の炭素高濃度領域１４ｃとは炭素原子が高濃度に集まった集合体を意味する。クラスタ状を粒状と言い換えることも可能である。

図２は、本実施の形態の半導体装置のゲート電極部分のアトムプローブ分析結果の一例である。ゲート電極部分を針状に加工しアトムプローブによる構造解析を行っている。図２（ａ）が炭素原子の分布を示す図である。図２（ｂ）は図２（ａ）を更に画像処理し、炭素原子の５ａｔｏｍ％の等濃度面を示した図である。数字の単位はｎｍである。

また、図２（ａ）、図２（ｂ）それぞれには、Ｓｉの７５％等濃度面を示す。本明細書中、半導体層１４ａと金属半導体化合物層と１４ｂの界面とは、アトムプローブ分析によるＳｉ（第２の半導体）の７５％等濃度面と定義する。

そして、本明細書中、炭素高濃度領域１４ｃとは、炭素原子濃度が５ａｔｏｍ％以上の領域と定義する。

図２（ｂ）から明らかように、本実施の形態のゲート電極１４では、多結晶シリコンの半導体層１４ａと、ニッケルシリサイド膜の金属半導体化合物層１４ｂとの界面に、クラスタ状の炭素高濃度領域１４ｃが形成されている。

いいかえれば、多結晶シリコンの半導体層１４ａとニッケルシリサイドの金属半導体化合物層１４ｂの界面には、多結晶シリコンの結晶粒とニッケルシリサイドの結晶粒とが接合する領域と、多結晶シリコンの結晶粒とニッケルシリサイドの結晶粒が直接接合しない炭素高濃度領域１４ｃが存在する。

なお、炭素高濃度領域１４ｃは図２（ｂ）に示すように、多結晶シリコン中やニッケルシリサイド中に存在していてもかまわない。

このように、炭素高濃度領域１４ｃが界面に存在することにより、デバイスを高温動作させる場合でも、例えば、ニッケルシリサイド膜が凝集することによるゲート電極のシート抵抗増大等の信頼性不良の発生を抑制することが可能になる。

また、多結晶シリコンとニッケルシリサイドの間の界面には、多結晶シリコンの結晶粒とニッケルシリサイドの結晶粒とが接合する接触抵抗の低い領域が存在する。したがって、例えば、炭素高濃度領域が界面に層状に存在するような場合と異なり、十分に低い界面抵抗を実現することが可能となる。

炭素高濃度領域１４ｃの径の平均値が１ｎｍ以上３０ｎｍ以下であることが望ましく、２ｎｍ以上１５ｎｍ以下であることがより望ましい。炭素高濃度領域１４ｃの径は、炭素高濃度領域１４ｃの最大径で規定する。そして、複数の炭素高濃度領域１４ｃをランダムに抽出して径を測定し、その平均値を求める。

平均値が上記範囲を下回ると、十分な凝集抑制効果が得られない恐れがある。また、平均値が上記範囲を上回ると、界面抵抗が高くなりすぎるおそれがある。

そして、炭素高濃度領域１４ｃの界面における面密度が１×１０^１０ｃｍ^−２以上１×１０^１５ｃｍ^−２以下であることが望ましく、１×１０^１３ｃｍ^−２以上５×１０^１４ｃｍ^−２以下であることがより望ましい。面密度が上記範囲を下回ると、十分な凝集抑制効果が得られない恐れがある。また、面密度が上記範囲を上回ると、界面抵抗が高くなりすぎるおそれがある。なお、炭素高濃度領域１４ｃの界面における面密度はアトムプローブによる構造解析結果より求めることが可能である。

さらに、炭素高濃度領域１４ｃの界面における面密度が、ニッケルシリサイド（第１の金属半導体化合物）の結晶粒の面密度より大きいことが望ましい。十分な凝集抑制効果が得るためである。

炭素高濃度領域１４ｃは、特に界面エネルギーの大きなニッケルシリサイド結晶粒の粒界領域や、３つの結晶粒が互いに接する三重点に存在させることがニッケルシリサイド膜の凝集を抑制する上で効果的である。

ゲート電極１４の厚さは、例えば、５０ｎｍ〜１０μｍである。ゲート電極１４の両側面には、例えば、シリコン酸化膜の側壁絶縁膜１６が形成される。また、ゲート電極１４上には、例えば、シリコン酸化膜で形成される層間絶縁膜１８が形成されている。

ｎ⁻型ＳｉＣ層１０ｂには、４Ｈ−ＳｉＣ構造のｐ型ＳｉＣ領域２０が形成されている。ｐ型ＳｉＣ領域２０は、ＤＩＭＯＳＦＥＴ１００のチャネル領域またはウェル領域として機能する。ｐ型ＳｉＣ領域２０の不純物濃度は、例えば、５×１０^１６〜２×１０^１８ｃｍ^−３程度である。その接合深さは、０．１μｍ〜１．５μｍ程度である。

また、ｎ⁻型ＳｉＣ層１０ｂには、ｐ型ＳｉＣ領域２０に囲まれるように、４Ｈ−ＳｉＣ構造のｎ^＋型ＳｉＣ領域２２が形成されている。ｎ^＋型ＳｉＣ領域２２は、ＤＩＭＯＳＦＥＴ１００のソース領域として機能する。ｎ^＋型ＳｉＣ領域２２は単結晶である。

ｎ^＋型ＳｉＣ領域２２の接合深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域２０の接合深さよりも浅い。ｎ^＋型ＳｉＣ領域２２の不純物は、例えば、窒素（Ｎ）もしくはリン（Ｐ）、もしくはそれら両方であり、例えば、不純物濃度は５×１０^１９〜３×１０^２１ｃｍ^−３程度であることが望ましい。

また、ｎ⁻型ＳｉＣ層１０ｂには、ｐ型ＳｉＣ領域２０に囲まれ、ｐ型ＳｉＣ領域２０に接続され、ｎ^＋型ＳｉＣ領域２２に接する４Ｈ−ＳｉＣ構造のｐ^＋型ＳｉＣ領域２４が形成されている。ｐ^＋型ＳｉＣ領域２４は、ＤＩＭＯＳＦＥＴ１００のウェル接続領域として機能する。ｐ^＋型ＳｉＣ領域２４は単結晶である。

ｐ^＋型ＳｉＣ領域２４の深さは、０．０５μｍ〜１μｍの範囲であり、ｐ型ＳｉＣ領域２０よりも浅い。また、ｐ^＋型ＳｉＣ領域２４の不純物は、ボロン（Ｂ）もしくはアルミニウム（Ａｌ）、もしくはその両方である。不純物濃度は１×１０^１９〜３×１０^２１ｃｍ^−３程度であることが望ましい。

ゲート電極１４を挟んでＳｉＣ基板１０上には、ニッケルと単結晶の六方晶４Ｈ−ＳｉＣ（第１の半導体）との反応生成物であるニッケルシリサイド（第２の金属半導体化合物）で形成されるソース電極２６が形成されている。ソース電極２６は、具体的には、ｎ^＋型ＳｉＣ領域２２上およびｐ^＋型ＳｉＣ領域２４上に形成される。ソース電極２６は、ｐ型ＳｉＣ領域２０に電位を印加するウェル電極としても機能する。

ニッケルシリサイドで形成されるソース電極２６の厚さは、例えば、５ｎｍ〜２００ｎｍ程度の範囲にある。ソース電極２６の厚さは、ｎ^＋型ＳｉＣ領域２２の接合深さよりも浅いことが望ましい。

ニッケルシリサイドの厚さを厚くし、ｎ^＋型ＳｉＣ領域２２が薄くなると、ニッケルシリサイド直下のｎ^＋型ＳｉＣ領域２２のシート抵抗が増大し、デバイス特性を劣化させてしまうおそれがある。一方で、ニッケルシリサイドが薄い場合には熱的安定性が劣化し、均一な膜構造が安定的に形成されないおそれがある。

このため、ニッケルシリサイドの厚さは、１０ｎｍ以上確保することが望ましく、２０ｎｍ以上であることがより望ましい。これ以下の膜厚の場合には、製造時のシリサイドの熱工程において６００℃以上の熱工程が付加される場合には、ニッケルシリサイド膜の凝集が生じて、デバイス歩留りの劣化及びシート抵抗値上昇に伴うデバイス性能の劣化が生じるおそれがあるからである。

ニッケルシリサイド中にはＳｉＣ基板１０由来の炭素（Ｃ）が高濃度に含まれるが、その最表面の炭素組成は２０ａｔｏｍ％以下であることが望ましい。これにより、ニッケルシリサイド膜と、上部に形成される金属配線、例えば、アルミニウム（Ａｌ）配線との密着性が確保され、後工程及び高温でのデバイス動作中にも、膜剥がれが生じずに良好なデバイス特性が確保されるからである。その手段としては、ニッケルシリサイド形成時にチタン（Ｔｉ）等の炭素（Ｃ）吸収層を積層させればよいし、それ以外にも、表面に析出した炭素層をアルゴンエッチングなどの方法により、物理的に除去してもよい。

層間絶縁膜１８上には、第１の金属電極２８が形成される。層間絶縁膜１８に設けられたコンタクトホール部（開口部）で、ソース電極２６上に第１の金属電極２８が形成され、ソース電極２６と第１の金属電極２８が接続される。第１の金属電極２８は、例えば、アルミニウム（Ａｌ）である。第１の金属電極２８は、ＤＩＭＯＳＦＥＴ１００のソース電極およびウェル電極として機能する。

第１の金属電極２８とソース電極２６との界面にチタン（Ｔｉ）層やチタンナイトライド（ＴｉＮ）層を介在させてもよい。そのような構造をとった場合、界面の密着性がより良好なものとなる。

また、アルミニウム（Ａｌ）の第１の金属電極２８と、側壁絶縁膜１６や層間絶縁膜１８との界面にはチタンナイトライド（ＴｉＮ）層や炭化タンタル（ＴａＣ）層などの熱的に安定な金属的性質を有する薄膜を介在させてもよい。そのような構造をとることで、アルミニウム（Ａｌ）の側壁絶縁膜１６や層間絶縁膜１８への拡散現象が抑制され、デバイスの高温動作中の信頼性を改善できる。上記の薄膜は一般的にＡｌやＣｕの拡散バリアになる金属的性質を有する金属もしくは金属間化合物であればよく、膜厚は、デバイス作製の後工程の熱工程やデバイスの実動作中のデバイス温度を鑑みて、十分に第１の金属電極２８からのアルミニウム等の金属の拡散を抑制することができる膜厚を確保すればよい。

また、側壁絶縁膜１６や層間絶縁膜１８を覆うようにシリコン窒化膜（以下、ＳｉＮとも表記）を配する構造をとってもよい。ＳｉＮはＳｉＯ_２と比較して弗化水素に対する耐性を有しており、製造工程中でＮｉスパッタ工程の前処理として行なわれる希フッ酸処理時にシリサイド面積等が設計値からずれてしまうことを抑制できる。

また、第１の金属電極２８のアルミニウム成膜時にもニッケルシリサイド表面に形成した酸化膜を除去するために希フッ酸処理が必要であり、その場合に、コンタクト穴がシリサイド未形成領域に広がってしまうおそれがある。この問題を解決する手段としても上記構造は有効である。

これらの効果を発現するにはＳｉＮ膜厚は、５ｎｍ以上であることが好ましく、その最大膜厚は、例えば、コンタクト穴の面積に対して十分に小さい範囲であればデバイスの特性に問題はない。また、製造方法上の容易性の観点からは、５０ｎｍ以下であることが好まれる。

ｎ^＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側には、例えば、ニッケルシリサイドとチタンの積層膜の第２の金属電極３０が形成されている。第２の金属電極３０はドレイン電極として機能する。

以上、ゲート絶縁膜１２としてシリコン酸化膜を例に説明したが、シリコン酸化膜以外のゲート絶縁膜材料としては、例えば、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｌａ_２Ｏ_５、ＣｅＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、Ｐｒ_２Ｏ_３等の高誘電体がある。また、ＬａＡｌ酸化物のような高誘電体を組み合わせた材料であってもかまわない。その他、シリコン酸化物に金属イオンを混ぜた材料であるシリケートであってもかまわない。

また、シリコン酸化膜と高誘電体膜を積層させて、その膜中及び界面に形成した固定電荷及び界面双極子で閾値調整を行ってもよい。また、ゲート絶縁膜中やその界面に窒素や水素等を導入することは、デバイス特性を劣化させる原因となるゲート絶縁膜中およびその界面の固定電荷及び界面トラップ密度の低減に有効である。例えば、窒素の導入は、ＮＨ_３やＮＯ_２ガス、プラズマ化された窒素による方法など、デバイスに要求されるゲート絶縁膜の性能や膜厚に応じて、必要な位置に適切な濃度を導入すればよい。

ゲート絶縁膜には、各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。

以上、ソース電極２６、ドレイン電極３０の金属半導体化合物を形成する金属として、ニッケル（Ｎｉ）を例に説明したが、金属シリサイドを形成する金属はニッケルに限定されるものではない。熱処理に伴いＳｉＣとの固相反応によりシリサイドを形成する金属をデバイスの形態により適宜もちいればよい。

例えば、Ｎｉ／ＴｉやＮｉ−Ｔｉ合金等、ＳｉＣとの反応との際に炭素（Ｃ）と優先的に反応する金属との積層構造若しくは合金を用いてもよい。

また、ＳｉＣと金属との反応は、シリコン（Ｓｉ）と金属との反応温度よりも高く、この熱処理により製造されたデバイス特性が劣化する場合がある。この場合、ＳｉやＧｅなどを、シリサイドを形成する金属に含有させて反応温度を低温化させてもよい。また、シリサイドを形成する金属とＳｉやＧｅとの組成比は、デバイスに必要とされる電極の仕事関数にあわせて熱処理の温度や時間等を制御することで調整すればよい。金属シリサイドを形成する金属としては、Ｎｉの他に、Ｐｄ、Ｐｔ、Ｃｏ、Ｔａ、Ｈｆ、Ｚｒ等が挙げられる。

次に、図１に示す本実施の形態のＤＩＭＯＳＦＥＴ１００の製造方法について説明する。
図３は、本実施の形態の製造方法の要部の工程フロー図である。また、図４〜図１１は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。

図３に示すように、本実施の形態の半導体装置の製造方法は、例えば、多結晶シリコン膜の半導体膜に炭素をイオン注入し、高温アニール（第１の熱処理）を行って、多結晶シリコン膜中の炭素をクラスタ化し、多結晶シリコン膜上に金属膜を形成し、シリサイド化アニール（第２の熱処理）を行って、多結晶シリコンと金属膜を反応させ金属シリサイド膜（金属半導体化合物膜）を形成する。

まず、４Ｈ−ＳｉＣのｎ^＋型ＳｉＣ層１０ａと、ｎ^＋型ＳｉＣ領域１０ａよりもｎ型不物濃度の低い４Ｈ−ＳｉＣ構造のｎ⁻型ＳｉＣ層１０ｂで構成される単結晶のＳｉＣ基板１０を準備する。

ｎ⁻型ＳｉＣ層１０ｂの厚さは、例えば、１０μｍで、ｎ^＋型ＳｉＣ層１０ａ上にエピタキシャル成長によって形成する。

次に、ｎ⁻型ＳｉＣ層１０ｂに、例えば、Ａｌのイオン注入と活性化の熱処理により、４Ｈ−ＳｉＣ構造のｐ型不純物領域２０を形成する。また、ｎ⁻型ＳｉＣ層１０ｂに、例えば、Ｐのイオン注入と活性化の熱処理（アニール）により、４Ｈ−ＳｉＣ構造のｎ^＋型ＳｉＣ領域２２を形成する。

次に、ｎ⁻型ＳｉＣ層１０ｂに、ｐ型ＳｉＣ領域２０に接続され、ｐ型ＳｉＣ領域２０よりも深さが浅く、ｐ型ＳｉＣ領域２０よりもｐ型不純物濃度の高い４Ｈ−ＳｉＣ構造のｐ^＋型ＳｉＣ領域２４を形成する。ｐ^＋型ＳｉＣ領域２４は、例えば、Ａｌのイオン注入と活性化の熱処理（アニール）により形成する。

４Ｈ−ＳｉＣ構造のｐ型不純物領域２０、４Ｈ−ＳｉＣ構造のｎ^＋型ＳｉＣ領域２２、および、ｐ^＋型ＳｉＣ領域２４を形成するイオン注入は、イオン注入時の物理的なダメージによるＳｉＣ結晶性劣化を抑制するために、イオン注入時に基板温度を高温にすることが有効であり、その場合の基板温度範囲は４００〜６５０℃が望ましい。

次に、公知の方法により、ｎ⁻型ＳｉＣ層１０ｂ、ｐ型ＳｉＣ領域２０、ｎ^＋型ＳｉＣ領域２２の表面にまたがる、例えば、シリコン酸化膜のゲート絶縁膜１２を形成する。そして、ゲート絶縁膜１２上に、ｎ^＋型多結晶シリコン膜の半導体層１４ａを形成する。ｎ^＋型多結晶シリコン膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型不純物を含む多結晶シリコン膜を形成する。あるいは、ＣＶＤ法で形成したノンドープの多結晶シリコン膜に、ｎ型不純物をイオン注入により導入してもかまわない。

その後、ｎ^＋型多結晶シリコン膜の半導体層１４ａに炭素イオン（Ｃ^＋）をイオン注入し、炭素が高濃度に分布する炭素注入層３２が形成される（図４）。炭素イオン注入の注入エネルギーとドーズ量は、炭素高濃度領域１４ｃ（図１）を分布させる目的の深さに合わせて、調整すればよい。

このとき、最終構造のニッケルシリサイド膜厚は、炭素高濃度領域１４ｃが分布する深さ領域で規定されるので、目的とするニッケルシリサイドの厚さを鑑みて、炭素イオン注入エネルギーを決定する必要がある。炭素イオン注入ドーズは、１ｅ１３ｃｍ^−２以上５ｅ１６ｃｍ^−２以下であることが望ましい。

次に、ｎ^＋型多結晶シリコン膜の半導体層１４ａを、リソグラフィと異方性エッチングもしくは等方性エッチングによりパターニングする（図５）。

その後、ゲート電極とソース電極を分離する、例えば、シリコン酸化膜の側壁絶縁膜１６を形成する（図６）。側壁絶縁膜１６は、例えば、ＴＥＯＳ等のＣＶＤにより形成すればよく、ゲート構造の側面のみに形成するように、リソグラフィを用いてパターニングしてもよい。あるいは、側壁プロセスを用いて、自己整合的にゲート構造の側面のみに側壁絶縁膜１６を残しても良い。

次に、側壁絶縁膜１６形成後に、高温アニール（第１の熱処理）を加え、ｎ^＋型多結晶シリコン膜の半導体層１４ａ中の炭素注入層３２の炭素をクラスタ化する。そして、目的とする深さ位置にクラスタ状または粒状の炭素高濃度領域１４ｃを形成する（図７）。

なお、高温アニール（第１の熱処理）は炭素イオン注入直後に行っても良い。この高温アニールの目的は、イオン注入した炭素をクラスタ化することであり、炭素イオン注入後、ニッケルシリサイド膜（第１の金属シリサイド膜）形成のシリサイド化アニール（第２の熱処理）前、の間の任意の位置で行う。また、この高温アニールにより多結晶シリコン中の不純物の活性化が促進される。

次に、多結晶シリコン膜の半導体層１４ａ上およびｎ型ＳｉＣ基板１０上に、例えば、ニッケルの金属膜３４を形成する（図８）。

その後、シリサイド化アニール（第２の熱処理）を行って、多結晶シリコン膜の半導体層１４ａとニッケルの金属膜３４とを反応させ、ニッケルシリサイドで形成される金属半導体化合物層（第１の金属シリサイド膜）１４ｂを形成する。また、同時にｎ型ＳｉＣ基板１０とニッケルの金属膜３４を反応させニッケルシリサイドのソース電極（第２の金属シリサイド膜）２６を形成する。その後、硫酸を含有する酸溶液などで側壁絶縁膜１６上等の未反応のニッケルを除去する（図９）。

シリサイド化アニールを８００℃程度の高温熱処理を行うと、側壁絶縁膜１６がシリコン酸化膜の場合、側壁絶縁膜１６上においてニッケル膜の凝集が生じるおそれがある。これを回避するために、ニッケルシリサイド形成の熱処理を２段階にし、その工程の間に上記の酸処理を行うことで、ニッケル膜の凝集を抑制し、形成するニッケルシリサイド膜の均一性を向上させることが可能である。

シリサイド化アニールの温度範囲は、５００℃以上１０００℃以下であることが望ましい。これよりも低温の場合にはソース電極２６のシリサイド化反応が十分に進行せず、高温の場合にはゲート電極１４のシリサイドの凝集により、目的とするゲートシート抵抗値が実現されないおそれがある。ソース電極２６界面のコンタクト抵抗を十分に低減するには、７００℃以上であることが好ましい。

図１２は、炭素イオン注入と高温アニールの効果を示す図である。多結晶シリコン膜に炭素イオン注入を行い、高温アニール（第１の熱処理）を異なる条件で行っている。そして、ニッケルを３０ｎｍ堆積し、シリサイド化アニール（第２の熱処理）温度を異なる条件で行い、シート抵抗値を評価した。

比較のため、炭素イオン注入なしの試料（図中のｃｏｎｔｒｏｌ）も評価した。図１２より明らかなように、炭素イオン注入後の高温アニールにより、低いシート抵抗値が高温のシリサイド化アニールでも維持される。

高温アニール（第１の熱処理）は、７００℃以上１２００℃以下であることが好ましい。この範囲を下回ると、ゲート電極１４の金属半導体化合物膜１４ｂの十分な凝集抑制効果が得られないからである。また、この範囲を上回ると、クラスタ状の炭素高濃度層１４ｃの形成が行われないおそれがあるからである。特に、凝集抑制の観点からは、８００℃以上であることが望ましく、１０００℃以上であることがより望ましい。

図１３は、シリサイドアニール後のゲート電極構造の断面ＳＥＭ写真である。図１３（ａ）が炭素イオン注入なしの場合、図１３（ｂ）が炭素イオン注入と高温アニールを行った場合である。シリサイド化アニールは、７５０℃で行っている。

炭素イオン注入を行なわない場合には、ニッケルシリサイドの凝集が生じており、ニッケルシリサイドと多結晶シリコンの積層構造が維持できていない。一方で炭素イオン注入と高温アニールを行なった場合には、層状のニッケルシリサイド膜が均一に形成された構造が維持できていることが確認できる。

ＳｉＣ基板１０上のシリサイド化反応が十分に進行しない場合には、ニッケルの成膜直前にドーパントや不活性元素のイオン注入を行ない、ＳｉＣ基板１０の結晶構造を物理的に破壊することで、ニッケルシリサイドの反応温度を低温化する方法を併用することが有効である。

次に、ｎ^＋型ＳｉＣ層１０ａ上、すなわちＳｉＣ基板１０の裏面側に、ドレイン電極である第２の金属電極３２を形成する（図１０）。本実施の形態は、例えば、ニッケルシリサイドとチタンの積層膜を用いる。

ニッケル膜厚はシリサイド表面の炭素析出を抑制できるように１００ｎｍ以上とすることが好ましい。チタン膜厚は炭素の表面析出が十分に押さえることができる膜厚を選べばよい。

裏面のシリサイドの形成方法としては、その界面特性がオーミック抵抗となるような条件で行なう。典型的には７００℃以上の熱処理が好ましいが、その他、低温でオーミック特性を実現する金属種を用いた場合や、不純物偏析技術等の低温オーミック電極技術を用いた場合には、上記に限定されるものではなく、それぞれの電極材料の特性に併せて、最適な熱処理条件を用いればよい。

また、プロセス温度等を鑑みて、基板表面のソース領域に形成されるシリサイドよりも先に裏面側の電極を形成した方がよい場合は、プロセス順序を入れ替えてもよい。特に８００℃以上の熱処理が裏面電極に対して必要な場合には、先に裏面のシリサイド形成工程を行い、その後に表面側のシリサイド形成プロセスを行うことで、ゲート電極上のシリサイドの凝集を抑制できる。

次に、ゲート電極１４上に、例えば、シリコン酸化膜の層間絶縁膜１８を成膜する（図１１）。そして、ソース電極２６およびゲート電極１４のパッド領域に、リソグラフィ法を用いてコンタクトホールを開口する。その後、例えば、アルミニウム（Ａｌ）を成膜し、フォトレジストによって電極部分のみにアルミニウム（Ａｌ）を残存させ、第１の金属電極２８が形成される。

以上の製造方法により、図１に示すＤＩＭＯＳＦＥＴ１００が製造される。

上述のように、単結晶のＳｉＣ基板上でのニッケルシリサイド形成のためのシリサイド化アニールは、多結晶シリコン上でのニッケルシリサイド形成のためのシリサイド化アニールよりも高温にすることが必要である。そして、多結晶シリコン上でのニッケルシリサイド形成のためのシリサイド化アニールを、単結晶のＳｉＣ基板上でのニッケルシリサイド形成のためのシリサイド化アニールで要求される温度にまで高温化すると、ニッケルシリサイド膜の凝集が起こる。このため、下地が多結晶シリコンであるゲート電極と、下地が単結晶のＳｉＣであるソース電極とに、同一のプロセスでニッケルシリサイドを形成することは一般に困難である。

本実施の形態の製造方法によれば、ゲート電極のニッケルシリサイド形成において、炭素イオン注入および高温アニールを行うことにより、シリサイド化アニールの際のニッケルシリサイド膜の凝集を抑制することが可能となる。したがって、ゲート電極とソース電極のシリサイド化を同一のプロセスで実現でき、ＤＩＭＯＳＦＥＴ製造の製造工程を簡略化することが可能なる。また、本実施の形態の製造方法によれば、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現する半導体装置を製造することが可能となる。

（第２の実施の形態）
本実施の形態は、半導体装置がＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施の形態と異なっている。ゲート電極の構造、製造方法の要部については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。

図１４は、本実施の形態の半導体装置の模式断面図である。

ＩＧＢＴ２００は、ｐ^＋型ＳｉＣ層１０ｃ、ｎ⁻型ＳｉＣ層１０ｂで構成される単結晶の４Ｈ−ＳｉＣのＳｉＣ基板１０が用いられる。ｐ^＋型ＳｉＣ層１０ｃは、例えば、不純物濃度５×１０^１８〜１×１０^１９ｃｍ^−３程度の、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。

ｐ^＋型ＳｉＣ層１０ｃはＩＧＢＴ２００のコレクタ領域として機能する。ｐ^＋型ＳｉＣ層１０ｃ上、すなわちＳｉＣ基板１０の裏面側には、ニッケルシリサイド膜がコレクタ電極４０として形成されている。また、ｎ⁻型ＳｉＣ層１０ｂ上のニッケルシリサイド膜は、ＩＧＢＴ２００のエミッタ電極４２である。エミッタ電極４２はウェル電極としても機能する。その他の構成は、第１の実施の形態と同様である。また、製造方法については、基本的にＳｉＣ基板が異なる以外は同様である。

以上、本実施の形態のＩＧＢＴによれば、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現される。また、本実施の形態のＩＧＢＴの製造方法によれば、ＩＧＢＴの製造方法を簡略化することが可能となる。

（第３の実施の形態）
本実施の形態は、ゲート電極１４の下層の半導体層１４ａが多結晶のｐ^＋型シリコンジャーマナイド（ｐ^＋型多結晶シリコンＧｅ）、金属半導体化合物層１４ｂがニッケルシリコンジャーマナイドであること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。

図１５は、本実施の形態の半導体装置の模式断面図である。

ＤＩＭＯＳＦＥＴ３００は、ゲート電極１４の下層の半導体層１４ａが多結晶のｐ^＋型シリコンジャーマナイド（ｐ^＋型多結晶シリコンＧｅ）、金属半導体化合物層１４ｂがニッケルシリコンジャーマナイドである。

ｐ^＋型多結晶シリコンＧｅ上のニッケルシリコンジャーマナイドの凝集温度は、単結晶ＳｉＣ上のニッケルシリサイドの凝集温度よりも低い。

本実施の形態のＤＩＭＯＳＦＥＴ３００によれば、第１の実施の形態と同様、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現される。また、本実施の形態のＤＩＭＯＳＦＥＴの製造方法によれば、ＤＩＭＯＳＦＥＴの製造方法を簡略化することが可能となる。

さらに、ゲート電極１４の閾値が、半導体層１４ａにｎ^＋多結晶シリコンの場合とｐ^＋型多結晶シリコンを用いた場合の間の値で制御されたＤＩＭＯＳＦＥＴを実現することができる。ｐ^＋型多結晶シリコンの価電子帯端はゲルマニウム（Ｇｅ）組成に応じて、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の値の間で制御可能であり、最大で０．６Ｖの閾値制御が実現される。

（第４の実施の形態）
本実施の形態は、半導体装置がＮＡＮＤ型フラッシュメモリである。構造、製造方法の要部については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。

図１６は、本実施の形態の半導体装置の模式断面図である。ＮＡＮＤ型フラッシュメモリ４００のメモリセルトランジスタの断面を示している。

単結晶のｐ型Ｓｉ基板（第１の半導体）５０表面にｎ^＋拡散層のソース・ドレイン領域５２が形成されている。ソース・ドレイン領域５２上には、ソース・ドレイン電極５４となるニッケルシリサイドが形成されている。

その間に位置するように、基板５０上のトンネル膜（ゲート絶縁膜）１２上にゲート電極１４が形成されている。ゲート電極１４は、多結晶シリコンのチャージトラップ層１４ｄ、インターポリ絶縁膜層１４ｅ、ｐ^＋型多結晶シリコンの半導体層１４ａ、ニッケルシリサイド（第１の金属半導体化合物）の金属半導体化合物層１４ｂの積層構造を備える。

半導体層１４ａと金属半導体化合物層１４ｂは、コントロールゲート電極として機能する。そして、半導体層１４ａと金属半導体化合物層１４ｂの界面には、クラスタ状の炭素高濃度領域１４ｃが形成されている。

多結晶シリコン上のニッケルシリサイドの凝集温度は、単結晶Ｓｉ上のニッケルシリサイドの凝集温度よりも低い。

本実施の形態のＮＡＮＤ型フラッシュメモリによれば、第１の実施の形態と同様、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現される。また、本実施の形態のＮＡＮＤ型フラッシュメモリの製造方法によれば、ＮＡＮＤ型フラッシュメモリの製造方法を簡略化することが可能となる。

さらに、ゲート電極のシリサイド形成工程以降にも、例えば、６５０℃以上の熱処理を実施でき、プロセスの自由度が向上する。したがって、より一層のＮＡＮＤ型フラッシュメモリ高性能化、高信頼性化が実現される。

（第５の実施の形態）
本実施の形態は、ゲート電極１４の半導体層１４ａが多結晶のｐ^＋型ゲルマニウム（Ｇｅ）、金属半導体化合物層１４ｂがニッケルジャーマナイドであること以外は、第４の実施の形態と同様である。したがって、第４の実施の形態と重複する内容については、記述を省略する。

図１７は、本実施の形態の半導体装置の模式断面図である。

ＮＡＮＤ型フラッシュメモリ５００は、ゲート電極１４の半導体層１４ａが多結晶のｐ^＋型ゲルマニウム（Ｇｅ）で、金属半導体化合物層１４ｂがニッケルジャーマナイドである。

多結晶のｐ^＋型ゲルマニウム上のニッケルジャーマナイドの凝集温度は、単結晶シリコン上のニッケルシリサイドの凝集温度よりも低い。

本実施の形態のＮＡＮＤ型フラッシュメモリによれば、第１の実施の形態と同様、抵抗が低く耐熱性の高いゲート電極を備えることにより、高速動作と高信頼性を実現される。また、本実施の形態のＮＡＮＤ型フラッシュメモリの製造方法によれば、上記ＮＡＮＤ型フラッシュメモリの製造方法を簡略化することが可能となる。

さらに、ゲート電極のシリサイド形成工程以降にも、例えば、６５０℃以上の熱処理を実施でき、プロセスの自由度が向上する。したがって、より一層のＮＡＮＤ型フラッシュメモリ高性能化、高信頼性化が実現される。

そして、メモリデータの書き込み、読み出し、消去の電圧を、半導体層１４ａをｐ^＋型多結晶シリコンとする場合よりも、低く設定することが可能となる。

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

１０ ＳｉＣ基板
１０ａ ｎ^＋型ＳｉＣ層
１０ｂ ｎ⁻型ＳｉＣ層
１２ ゲート絶縁膜
１４ ゲート電極
１４ａ 半導体層
１４ｂ 金属半導体化合物層
２６ 電極
１００ ＤＩＭＯＳＦＥＴ
２００ ＩＧＢＴ
３００ ＤＩＭＯＳＦＥＴ
４００ ＮＡＮＤ型フラッシュメモリ
５００ ＮＡＮＤ型フラッシュメモリ

Claims (6)

1. 単結晶の第１の半導体で形成される基板と、
   前記基板上に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、多結晶の第２の半導体を含む半導体層と、金属と前記第２の半導体から形成された金属半導体化合物層との積層構造を備えるゲート電極と、
   前記ゲート電極を挟んで前記基板上に設けられ、前記金属と前記第１の半導体から形成された電極とを備え、
   前記半導体層と前記金属半導体化合物層との界面にクラスタ状の炭素高濃度領域を有することを特徴とする半導体装置。
2. 前記第１の半導体が炭化珪素であり、
   前記第２の半導体がシリコンであることを特徴とする請求項１記載の半導体装置。
3. 前記金属がニッケルであることを特徴とする請求項１または請求項２記載の半導体装置。
4. 前記炭素高濃度領域の径の平均値が１ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
5. 前記炭素高濃度領域の前記界面における面密度が１×１０^１０ｃｍ^−２以上１×１０^１５ｃｍ^−２以下であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
6. 前記炭素高濃度領域の前記界面における面密度が、前記金属半導体化合物層の結晶粒の面密度より大きいことを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。