JP6478862B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6478862B2
JP6478862B2 JP2015149987A JP2015149987A JP6478862B2 JP 6478862 B2 JP6478862 B2 JP 6478862B2 JP 2015149987 A JP2015149987 A JP 2015149987A JP 2015149987 A JP2015149987 A JP 2015149987A JP 6478862 B2 JP6478862 B2 JP 6478862B2
Authority
JP
Japan
Prior art keywords
region
sic
insulating film
semiconductor device
carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015149987A
Other languages
English (en)
Other versions
JP2017034003A (ja
Inventor
清水　達雄
達雄 清水
良介 飯島
良介 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015149987A priority Critical patent/JP6478862B2/ja
Priority to US15/149,569 priority patent/US9748343B2/en
Publication of JP2017034003A publication Critical patent/JP2017034003A/ja
Application granted granted Critical
Publication of JP6478862B2 publication Critical patent/JP6478862B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、ＳｉＣ（炭化珪素）を用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、Ｓｉ（シリコン）を用いたＭＩＳ構造と比較して、半導体と絶縁膜との界面のキャリアの移動度が低下する。このため、ＭＩＳＦＥＴ（Ｍｅａｔｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗が高くなるという問題がある。
Ｍ．Ｎａｇａｓｅ，Ｈ．Ｈｉｂｉｎｏ，Ｈ．Ｋａｇｅｓｈｉｍａ ａｎｄ Ｈ．Ｙａｍａｇｕｃｈｉ "Ｌｏｃａｌ ｃｏｎｄｕｃｔａｎｃｅ ｍｅａｓｕｒｅｍｅｎｔｓ ｏｆ ｄｏｕｂｌｅ−ｌａｙｅｒ ｇｒａｐｈｅｎｅ ｏｎ ＳｉＣ ｓｕｂｓｔｒａｔｅ"，Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ ２０（２００９）４４５７０４．
本発明が解決しようとする課題は、高いキャリア移動度を有する半導体装置を提供することにある。
実施形態の半導体装置は、表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、ゲート電極と、前記表面と前記ゲート電極との間に少なくとも一部が設けられる絶縁膜と、前記表面と前記絶縁膜との間に少なくとも一部が設けられ、れ、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の界面領域の原子の結合構造を示す図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の表面電子状態を示す図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。 第５の実施形態の半導体装置を示す模式断面図。 第６の実施形態の半導体装置を示す模式断面図。 第７の実施形態の半導体装置を示す模式断面図。 第８の実施形態の半導体装置を示す模式断面図。 第９の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面であるＳｉＣ層と、ゲート電極と、表面とゲート電極との間に少なくとも一部が設けられる絶縁膜と、表面と絶縁膜との間に少なくとも一部が設けられ、炭素と炭素との結合を含む領域と、を備える。
以下、上記領域を界面領域と称する。
図１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ１００は、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＤＩＭＯＳＦＥＴのｐウェルとソース領域は、イオン注入で形成される。ＭＩＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＩＳＦＥＴである。ＭＩＳＦＥＴ１００は、縦型のデバイスである。
ＭＩＳＦＥＴ１００は、ＳｉＣ基板１０、ＳｉＣ層１２、ドリフト領域（第１のＳｉＣ領域）１４、ｐウェル領域（第３のＳｉＣ領域）１６、ソース領域（第２のＳｉＣ領域）１８、ｐウェルコンタクト領域２０、界面領域４０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、ソース電極（電極）３４、ドレイン電極３６を備える。
本明細書ではＳｉＣ基板１０等の面に対し、図１における上側の面を表面、下側の面を裏面と称する。
ＭＩＳＦＥＴ１００は、ｎ＋型のＳｉＣ基板１０を備える。ＳｉＣ基板１０は、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面と称し｛０００１｝面と表記する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面と称し｛０００−１｝面と表記する。カーボン面にはＣ（炭素）が配列している。
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。｛１−１００｝面は、＜０００−１＞方向に平行な面である。言い換えれば、｛１−１００｝面は、法線方向が＜０００−１＞方向に対し９０度傾斜した面である。
また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。｛１１−２０｝面は、＜０００−１＞方向に平行な面である。言い換えれば、｛１１−２０｝面は、法線方向が＜０００−１＞方向に対し９０度傾斜した面である。
ｍ面及びa面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
以下、ＳｉＣ基板１０の表面がカーボン面に対し０度以上１０度以下傾斜した面、裏面がシリコン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。
ＳｉＣ層１２は、ＳｉＣ基板１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ＳｉＣ層１２の表面も、カーボン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ｎ−型のドリフト領域（第１のＳｉＣ領域）１４はＳｉＣ層１２中に設けられる。ドリフト領域１４の一部は、界面領域４０と接する。
ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ｐ型のｐウェル領域（第３のＳｉＣ領域）１６は、ＳｉＣ層１２中に設けられる。ｐウェル領域１６は、ドリフト領域１４とソース領域１８との間に設けられる。ｐウェル領域１６の一部は、界面領域４０と接する。
ｐウェル領域１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。
ｎ＋型のソース領域１８は、ＳｉＣ層１２中に設けられる。ソース領域１８は、ｐウェル領域１６内に設けられる。ソース領域１８の一部は、界面領域４０と接する。
ソース領域１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。ソース領域１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば０．３μｍ程度である。
また、ｐ＋型のｐウェルコンタクト領域２０は、ＳｉＣ層１２中に設けられる。ｐウェルコンタクト領域２０は、ｐウェル領域１６内に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。
ｐウェルコンタクト領域２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐウェルコンタクト領域２０のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ゲート絶縁膜（絶縁膜）２８の少なくとも一部は、ドリフト領域１４、ｐウェル領域１６、及び、ソース領域１８の上に設けられる。ゲート絶縁膜（絶縁膜）２８は、ＳｉＣ層１２の表面とゲート電極３０との間に設けられる。
ゲート絶縁膜２８には、例えば、酸化物の膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
界面領域４０の少なくとも一部は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。界面領域４０は、ドリフト領域１４とゲート絶縁膜２８との間、ｐウェル領域１６とゲート絶縁膜２８との間、及び、ソース領域１８とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＭＩＳＦＥＴ１００のチャネルとして機能する。
図３は、界面領域の原子の結合構造を示す図である。図３では、ゲート絶縁膜２８がシリコン酸化膜である場合を示している。界面領域４０は、炭素と炭素との結合（炭素−炭素結合）を含む。
界面領域４０は、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む。単層の６員環構造が、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。
６員環構造の上側のシリコンがシリコン酸化膜の酸素と結合している。６員環構造の下側のシリコンがＳｉＣ層の炭素と結合している。
なお、界面領域４０の原子の結合構造は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観察することが可能である。
界面領域４０の炭素濃度は、ＳｉＣ層１２の炭素濃度及びゲート絶縁膜２８の炭素濃度よりも高い。したがって、ＳｉＣ層１２、界面領域４０、及び、ゲート絶縁膜２８中の炭素濃度分布のピークが界面領域４０中に存在する。
界面領域４０の炭素の面密度は、例えば、１．２×１０１４ｃｍ−２以上２．４×１０１５ｃｍ−２以下である。界面領域４０の炭素の体積密度は、例えば、４．８×１０２１ｃｍ−３以上２．０×１０２３ｃｍ−３以下である。
なお、炭素濃度分布、炭素の面密度、及び、炭素の体積密度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定することが可能である。
ＭＩＳＦＥＴ１００の閾値調整又はオン抵抗調整は、例えば、界面領域４０直下のＳｉＣ層１２に、ｎ型不純物又はｐ型不純物をドーピングすることで可能となる。ｎ型不純物又はｐ型不純物がドーピングされたＳｉＣ層１２から、界面領域４０に電子又は正孔が供給されるため、ＭＩＳＦＥＴ１００の閾値調整又はオン抵抗調整が可能となる。また、例えば、界面領域４０中の６員環構造のシリコン原子を、ｎ型不純物又はｐ型不純物で置換することにより活性化し、ＭＩＳＦＥＴ１００の閾値調整又はオン抵抗調整をすることも可能である。
ソース電極３４は、ＳｉＣ層１２上に設けられる。ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４の側面は、界面領域４０に接する。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、導電性の材料である。ソース電極３４は、例えば、金属又は金属シリサイドである。ソース電極３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
ドレイン電極３６は、ＳｉＣ基板１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、ＳｉＣ基板１０と電気的に接続される。
ドレイン電極３６は、導電性の材料である。ドレイン電極３６は、例えば、金属又は金属シリサイドである。ドレイン電極３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。本実施形態の半導体装置の製造方法は、表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面であるＳｉＣ層の表面を、９００℃以下、１０％以下の酸素分圧で熱酸化し、絶縁膜を堆積し、絶縁膜上にゲート電極を形成する。
図４−図８は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、表面がカーボン面、裏面がシリコン面のｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０の表面上に、エピタキシャル成長法により、ｎ−型のＳｉＣ層１２を形成する（図４）。
次に、公知のフォトリソグラフィー法とイオン注入法により、ｐ型のｐウェル領域１６、ｎ＋型のソース領域１８、及び、ｐ＋型のｐウェルコンタクト領域２０を形成する。ｎ−型のＳｉＣ層１２の一部がドリフト領域１４となる（図５）。
次に、ＳｉＣ層１２の表面を熱酸化する。熱酸化は、９００℃以下、１０％以下の酸素分圧で行われる。例えば、最初に８００℃、１％の酸素分圧のドライ酸化でＳｉＣ層１２の表面を酸化する。更に、６００℃以下のウェット酸化、例えば、５００℃のウェット酸化を行う。
上記酸化により、ＳｉＣ層１２の表面に、単層の６員環構造を含む界面領域４０が形成される（図６）。６員環構造は、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する。界面領域４０の最表面には、単層又は極めて薄いシリコン酸化膜が形成される。
次に、界面領域４０上に、ゲート絶縁膜２８を形成する（図７）。ゲート絶縁膜２８は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の堆積法により形成されるシリコン酸化膜である。
ゲート絶縁膜２８の形成後に、ゲート絶縁膜２８のデンシファイのためのアニールを行っても構わない。アニールは、例えば、窒素やアルゴン等の不活性ガス雰囲気下で、１２００℃以上１３００℃以下の温度で行われる。
次に、公知の方法で、ゲート絶縁膜２８上にゲート電極３０を形成する（図８）。ゲート電極３０は、例えば、ＬＰＣＶＤ法により形成されるドーピングされたポリシリコンである。
その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示す本実施形態のＭＩＳＦＥＴ１００が製造される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
発明者らによる第一原理計算による検討の結果、図３に示すようなＳｉＣ層１２、単層の６員環構造を含む界面領域４０、ゲート絶縁膜２８の構造が安定であることが明らかになった。更に、上記６員環構造を含む界面領域４０は、ＳｉＣ層１２とゲート絶縁膜２８との界面方向に広がった２次元電子状態を形成することが明らかになった。このため、界面領域４０ではキャリアの移動度が向上し、ＭＩＳＦＥＴ１００のオン抵抗が低減する。
図９は、本実施形態の半導体装置の表面電子状態を示す図である。シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造の電子状態を第一原理計算により求めている。横軸が波数ｋ、縦軸がエネルギーである。点線で挟まれる領域が、バルクＳｉＣのバンドギャップを示す。両矢印がバンドギャップエネルギーを示す。
図９中の片矢印で示されるように、ＳｉＣのバンドギャップに張り出す大きな分散を持つ電子状態が存在することが明らかになった。この電子状態は、面内には大きな分散を持ち、膜厚方向の分散は小さい。したがって、界面領域４０の面方向にキャリアの有効質量が軽くなり、界面領域４０の面方向でキャリアの移動度が向上する。
ＳｉＣ層１２のカーボン面に酸素を供給していくと、ＳｉＣ層１２の一部のシリコンが最表面に持ち上げられる。そして、ＳｉＣ層１２の最表面の炭素がＳｉＣ層１２のバルク中に押し込まれる。ＳｉＣ層１２のバルク中に押し込まれた炭素は、下層の炭素と結合して炭素−炭素結合を形成する。そして、最表面に持ち上げられたシリコンは酸素と結合する。
ＳｉＣ層１２の表面を酸化する際に、上記プロセスが進行することで、図３に示すようなＳｉＣ層１２、単層の６員環構造を含む界面領域４０、ゲート絶縁膜２８の構造が形成される。
単層の６員環構造を含む界面領域４０と、その上層のシリコン酸化膜を安定して形成するために、酸化速度の極めて遅い条件で短時間の酸化を行う。特に、９００℃以下の低温で、１０％以下の低酸素分圧で酸化を行うことが望ましい。更に、酸化速度の遅い６００℃以下のウェット酸化を追加して、シリコンのダングリングボンドを水酸基（ＯＨ基）で終端させることが界面領域４０を安定化させる観点から望ましい。酸化速度の速い条件で酸化を行うと、単層の６員環構造を安定して形成することが困難である。
また、本実施形態のＭＩＳＦＥＴ１００は、図９に示されるように、界面領域４０では価電子帯、伝導帯のいずれもがバンドギャップ中に張り出している。したがって、ソース電極３４と界面領域４０との接触抵抗が低減する。また、ソース領域１８と界面領域４０との接触抵抗が低減する。よって、ＭＩＳＦＥＴ１００のオン抵抗が低減する。
以上、本実施形態のＭＩＳＦＥＴ１００は、ＳｉＣ層１２とゲート絶縁膜２８との間に、キャリア移動度の高い界面領域４０を備える。また、本実施形態のＭＩＳＦＥＴ１００は、ソース電極３４と界面領域４０との接触抵抗、ソース領域１８と界面領域４０との接触抵抗が低い。よって、本実施形態によれば、オン抵抗が低いＭＩＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、ＳｉＣ層の表面が、法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面である点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
本実施形態のＭＩＳＦＥＴの構成も、図１で示される構成と同様である。以下、図１を参照しつつ本実施形態のＭＩＳＦＥＴについて説明する。
本実施形態のＭＩＳＦＥＴでは、ＳｉＣ層１２の表面が、法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面である。例えば、ＳｉＣ層１２の表面が、ｍ面又はａ面である。
本実施形態においても、第１の実施形態同様、界面領域４０は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。界面領域４０は、ＭＩＳＦＥＴのチャネルとして機能する。
界面領域４０は、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む。単層の６員環構造が、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。
特に、ＳｉＣ層１２の表面がｍ面の場合、界面領域４０の炭素−炭素結合がストライプ状に連なった構造となる。このため、２次元電子状態がカーボン面やａ面と比較して、更に広がった状態となる。したがって、キャリアの移動度が一層高くなる。よって、ＳｉＣ層１２の表面が｛１−１００｝面に対し０度以上１０度以下傾斜した面であることがキャリア移動度を高くする観点から望ましい。
以上、本実施形態によれば、第１の実施形態同様、ＳｉＣ層１２とゲート絶縁膜２８との間に、キャリア移動度の高い領域４０が設けられる。また、ソース電極３４と界面領域４０との接触抵抗、ソース領域１８と界面領域４０との接触抵抗が低減する。よって、本実施形態によれば、オン抵抗が低いＭＩＳＦＥＴが実現される。
（第３の実施形態）
本実施形態の半導体装置は、電極とＳｉＣ層の表面との間に界面領域が設けられる点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。ＭＩＳＦＥＴ２００は、ＳｉＣ層１２の表面とソース電極３４との間に、界面領域４０が設けられる。ｎ＋型のソース領域１８とソース電極３４との間、ｐ＋型のｐウェルコンタクト領域２０とソース電極３４との間に、界面領域４０が設けられる。
図９に示したように、界面領域４０では価電子帯の上端が浅くなり、伝導帯の下端が深くなる。したがって、ｎ＋型のソース領域１８とソース電極３４との間のコンタクト抵抗、及び、ｐ＋型のｐウェルコンタクト領域２０との間のコンタクト抵抗の双方を低減することが容易となる。したがって、ｎ＋型のソース領域１８とｐウェルコンタクト領域２０に、同一材料の電極でコンタクトをとることが容易になる。
以上、本実施形態によれば、第１の実施形態同様、ＳｉＣ層１２とゲート絶縁膜２８との間に、キャリア移動度の高い領域４０が設けられる。また、ソース電極３４と界面領域４０との接触抵抗、ソース領域１８と界面領域４０との接触抵抗が低減する。よって、オン抵抗が低いＭＩＳＦＥＴ１００が実現される。更に、ソース電極３４を用いた同時コンタクトの形成が容易になる。
（第４の実施形態）
本実施形態の半導体装置は、トレンチゲート型のＭＩＳＦＥＴであること以外は、第１又は第２の実施形態と同様である。したがって、第１又は第２の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ３００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＩＳＦＥＴである。
ＭＩＳＦＥＴ３００は、ＳｉＣ基板１０、ＳｉＣ層１２、ドリフト領域（第１のＳｉＣ領域）１４、ｐウェル領域（第３のＳｉＣ領域）１６、ソース領域（第２のＳｉＣ領域）１８、ｐウェルコンタクト領域２０、トレンチ５０、界面領域４０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、ソース電極（電極）３４、ドレイン電極３６を備える。
ｎ＋型のＳｉＣ基板１０の表面は、例えば、カーボン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣのＳｉＣ基板である。なお、ｎ＋型のＳｉＣ基板１０の表面は、例えば、シリコン面に対し０度以上１０度以下傾斜した面でも構わない。
ＳｉＣ層１２は、ＳｉＣ基板１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ＳｉＣ層１２の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。
ｎ−型のドリフト領域（第１のＳｉＣ領域）１４はＳｉＣ層１２中に設けられる。ドリフト領域１４の一部は、界面領域４０に接する。
ｐ型のｐウェル領域（第３のＳｉＣ領域）１６は、ＳｉＣ層１２中に設けられる。ｐウェル領域１６は、ドリフト領域１４とソース領域１８との間に設けられる。ｐウェル領域１６の一部は、界面領域４０と接する。
ｎ＋型のソース領域１８は、ＳｉＣ層１２中に設けられる。ソース領域１８は、ｐウェル領域１６内に設けられる。ソース領域１８の一部は、界面領域４０に接する。
ｐ＋型のｐウェルコンタクト領域２０は、ＳｉＣ層１２中に設けられる。ｐウェルコンタクト領域２０は、ｐウェル領域１６内に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。
トレンチ５０は、ＳｉＣ層１２に設けられる。トレンチ５０の内壁面は、例えば、ｍ面又はａ面となっている。
ゲート絶縁膜（絶縁膜）２８は、トレンチ５０内のドリフト領域１４、ｐウェル領域１６、及び、ソース領域１８の上に設けられる。ゲート絶縁膜（絶縁膜）２８は、ＳｉＣ層１２の表面、すなわち、トレンチ５０の内壁面とゲート電極３０との間に設けられる。ゲート電極３０は、ゲート絶縁膜２８上に設けられる。
界面領域４０は、トレンチ５０の内壁面とゲート絶縁膜２８との間に設けられる。界面領域４０は、トレンチ５０の内壁面とゲート絶縁膜２８との間に２次元的に分布する。界面領域４０は、ドリフト領域１４とゲート絶縁膜２８との間、ｐウェル領域１６とゲート絶縁膜２８との間、及び、ソース領域１８とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＭＩＳＦＥＴ３００のチャネルとして機能する。
ソース電極３４は、ＳｉＣ層１２上に設けられる。ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４の側面は、界面領域４０に接する。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ドレイン電極３６は、ＳｉＣ基板１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、ＳｉＣ基板１０と電気的に接続される。
本実施形態によれば、界面領域４０が存在することにより第１の実施形態と同様の効果を得ることが可能である。さらに、トレンチゲート構造を採用することにより、ＭＩＳＦＥＴの集積度を向上させること、ＪＦＥＴ領域を無くしたことにより導通損失を低減することが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、ｎ型のＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが同一のＳｉＣ基板上に形成される点で第１の実施形態と異なっている。以下、界面領域の説明等、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態のＭＩＳＦＥＴ４００は、ｎ型のＭＩＳＦＥＴ４００ａとｐ型ＭＩＳＦＥＴ４００ｂが、同一のＳｉＣ基板上に形成される。ｎ型のＭＩＳＦＥＴ４００ａとｐ型ＭＩＳＦＥＴ４００ｂは、いずれも横型のデバイスである。
本実施形態のｎ+型のＳｉＣ基板１０、ｎ−型のＳｉＣ層１０を備える。ｎ+型のＳｉＣ基板１０の表面及びｎ−型のＳｉＣ層１０の表面は、例えば、カーボン面に対し０度以上１０度以下傾斜した面である。
ｎ型のＭＩＳＦＥＴ４００ａは、ｐ型のｐウェル領域１６、ｎ+型のソース領域１８、ｎ+型のドレイン領域１９、界面領域４０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、ソース電極（電極）３４、ドレイン電極３６を備える。また、ｐ型のＭＩＳＦＥＴ４００ｂは、ｐ+型のソース領域１１８、ｐ+型のドレイン領域１１９、界面領域１４０、ゲート絶縁膜（絶縁膜）１２８、ゲート電極１３０、層間絶縁膜１３２、ソース電極（電極）１３４、ドレイン電極１３６を備える。
ｎ型のＭＩＳＦＥＴ４００ａは、界面領域４０が低抵抗のチャネルとして機能することによりオン抵抗が低減する。また、ｐ型のＭＩＳＦＥＴ４００ｂは、界面領域１４０が低抵抗のチャネルとして機能することによりオン抵抗が低減する。したがって、本実施形態によれば、オン抵抗の低いｎ型のＭＩＳＦＥＴ４００ａと、オン抵抗の低いｐ型のＭＩＳＦＥＴ４００ｂが、同一ＳｉＣ基板１０上に設けられたＭＩＳＦＥＴ４００が実現できる。
（第６の実施形態）
本実施形態の半導体装置は、ＭＩＳＦＥＴではなく、ＩＧＢＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。
ＩＧＢＴ５００は、ＳｉＣ基板２１０、ＳｉＣ層１２、ドリフト領域（第１のＳｉＣ領域）１４、ｐベース領域（第３のＳｉＣ領域）２１６、エミッタ領域（第２のＳｉＣ領域）２１８、ｐベースコンタクト領域２２０、界面領域４０、ゲート絶縁膜（絶縁膜）２８、ゲート電極３０、層間絶縁膜３２、エミッタ電極（電極）２３４、コレクタ電極２３６を備える。
ＩＧＢＴ５００は、ｐ＋型のＳｉＣ基板２１０を備える。ＳｉＣ基板２１０は、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
以下、ＳｉＣ基板２１０の表面がカーボン面に対し０度以上１０度以下傾斜した面、裏面がシリコン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。
ＳｉＣ層１２は、ＳｉＣ基板２１０上に設けられる。ＳｉＣ層１２は、例えば、Ｎ（窒素）をｎ型不純物として含む。ＳｉＣ層１２のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ＳｉＣ層１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ＳｉＣ層１２の表面も、カーボン面に対し０度以上１０度以下傾斜した面である。ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ｎ−型のドリフト領域（第１のＳｉＣ領域）１４はＳｉＣ層１２中に設けられる。ドリフト領域１４の一部は、界面領域４０に接する。
ドリフト領域１４は、例えば、Ｎ（窒素）をｎ型不純物として含む。ドリフト領域１４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ｐ型のｐベース領域（第３のＳｉＣ領域）２１６は、ＳｉＣ層１２中に設けられる。ｐベース領域２１６は、ドリフト領域１４とエミッタ領域２１８との間に設けられる。ｐベース領域２１６の一部は、界面領域４０と接する。
ｐベース領域２１６は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ｐベース領域２１６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ｐベース領域２１６の深さは、例えば０．６μｍ程度である。
ｎ＋型のエミッタ領域２１８は、ＳｉＣ層１２中に設けられる。エミッタ領域２１８は、ｐベース領域２１６内に設けられる。エミッタ領域２１８の一部は、界面領域４０に接する。
エミッタ領域２１８は、例えば、Ｎ（窒素）をｎ型不純物として含む。エミッタ領域２１８のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下である。エミッタ領域２１８の深さは、ｐベース領域２１６の深さよりも浅い。エミッタ領域２１８の深さは、例えば０．３μｍ程度である。
また、ｐ＋型のｐベースコンタクト領域２２０は、ＳｉＣ層１２中に設けられる。ｐベースコンタクト領域２２０は、ｐベース領域２１６内に設けられる。ｐベースコンタクト領域２２０は、エミッタ領域２１８の側方に設けられる。
ｐベースコンタクト領域２２０は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含有する。ｐベースコンタクト領域２２０のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐベースコンタクト領域２２０の深さは、ｐベース領域２１６の深さよりも浅く、例えば０．３μｍ程度である。
ゲート絶縁膜（絶縁膜）２８は、ドリフト領域１４、ｐベース領域２１６、及び、エミッタ領域２１８の上に設けられる。ゲート絶縁膜（絶縁膜）２８は、ＳｉＣ層１２の表面とゲート電極３０との間に設けられる。
ゲート絶縁膜２８には、例えば、酸化物の膜が適用される。ゲート絶縁膜２８には、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、ｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極３０は、ゲート絶縁膜２８上に設けられる。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。
層間絶縁膜３２は、ゲート電極３０上に設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜で形成される。
界面領域４０は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。界面領域４０は、ドリフト領域１４とゲート絶縁膜２８との間、ｐベース領域２１６とゲート絶縁膜２８との間、及び、エミッタ領域２１８とゲート絶縁膜２８との間に設けられる。界面領域４０は、ＩＧＢＴ５００のチャネルとして機能する。
界面領域４０は、炭素と炭素との結合（炭素−炭素結合）を含む。界面領域４０は、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む。単層の６員環構造が、ＳｉＣ層１２の表面とゲート絶縁膜２８との間に２次元的に分布する。
界面領域４０の炭素濃度は、ＳｉＣ層１２の炭素濃度及びゲート絶縁膜２８の炭素濃度よりも高い。したがって、ＳｉＣ層１２、界面領域４０、及び、ゲート絶縁膜２８中の炭素濃度分布のピークが界面領域４０中に存在する。
界面領域４０の炭素の面密度は、例えば、１．２×１０１４ｃｍ−２以上２．４×１０１５ｃｍ−２以下である。界面領域４０の炭素の体積密度は、例えば、４．８×１０２１ｃｍ−３以上２．０×１０２３ｃｍ−３以下である。
エミッタ電極２３４は、ＳｉＣ層１２上に設けられる。エミッタ電極２３４は、エミッタ領域２１８とｐベースコンタクト領域２２０とに電気的に接続される。エミッタ電極２３４の側面は、界面領域４０に接する。エミッタ電極２３４は、ｐベース領域２１６に電位を与えるｐベース電極としても機能する。
エミッタ電極２３４は、導電性の材料である。エミッタ電極２３４は、例えば、金属又は金属シリサイドである。エミッタ電極２３４は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上のアルミニウム（Ａｌ）層の積層構造を備える。
コレクタ電極２３６は、ＳｉＣ基板２１０のＳｉＣ層１２と反対側、すなわち、裏面側に設けられる。コレクタ電極２３６は、ＳｉＣ基板２１０と電気的に接続される。
コレクタ電極２３６は、導電性の材料である。コレクタ電極２３６は、例えば、金属又は金属シリサイドである。コレクタ電極２３６は、例えば、ニッケルシリサイド層と、ニッケルシリサイド層上の金（Ａｕ）層の積層構造を備える。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本実施形態によれば、界面領域４０を備えることにより第１の実施形態と同様の作用及び効果を得ることが可能である。したがって、オン抵抗の低いＩＧＢＴ５００が実現される。
（第７の実施形態）
本実施形態の半導体装置は、表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、導電層と、上記表面と導電層との間に設けられ、炭素と炭素との結合を含む領域と、を備える。以下、界面領域の説明等、第１の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置であるＰＩＮダイオードの構成を示す模式断面図である。
ＰＩＮダイオード６００は、ｎ＋型のカソード領域７０、ＳｉＣ層１２、ｎ−型のドリフト領域７２、ｐ＋型のアノード領域７４、ｐ型のガードリング７６、界面領域４０、保護膜７８、アノード電極（導電層）８０、カソード電極８２を備える。
ｎ−型のドリフト領域７２、ｐ＋型のアノード領域７４、ｐ型のガードリング７６は、ＳｉＣ層１２中に設けられる。界面領域４０は、ｐ＋型のアノード領域７４と、アノード電極８０との間に設けられる。
ｐ＋型のアノード領域７４の表面は、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面である。
図９に示されるように、界面領域４０では価電子帯、伝導帯のいずれもがバンドギャップ中に張り出している。このため、価電子帯の上端が浅くなる。したがって、ｐ型ＳｉＣ領域へのコンタクトを形成する際に用いる導電層の材料の選択の幅が広がる。例えば、価電子帯の上端が浅いため、比較的仕事関数の小さい金属を用いても、ｐ型ＳｉＣ領域と金属との間のショットキー障壁を小さくすることが可能である。よって、ｐ＋型のアノード領域７４と、アノード電極８０との間のコンタクト抵抗の低減が可能である。
本実施形態によれば、界面領域４０を設けることで、コンタクト抵抗が低減され、オン抵抗が低減されたＰＩＮダイオード６００が実現される。
（第８の実施形態）
本実施形態の半導体装置は、表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、絶縁膜と、表面と絶縁膜との間に少なくとも一部が設けられ、炭素と炭素との結合を含む領域と、を備える。
本実施形態の半導体装置は、界面領域４０をＭＩＳＦＥＴのチャネルではなく、配線として用いる点で、第１の実施形態と異なる。以下、界面領域４０の構成、作用等、第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置を示す模式断面図である。本実施形態の半導体装置は、ＳｉＣ基板１０、ＳｉＣ層１２、ｎ−型ＳｉＣ層１１４、ｐ型ＳｉＣ層１１６、ｎ＋型ＳｉＣ層１１８、界面領域４０、層間絶縁膜（絶縁膜）１３２、第１の電極１３４、第２の電極１３６を備える。
界面領域４０は、ＳｉＣ層１２の表面と層間絶縁膜（絶縁膜）１３２との間に設けられる。界面領域４０は、ｎ＋型ＳｉＣ層１１８上に設けられる。
界面領域４０及びｎ＋型ＳｉＣ層１１８は、第１の電極１３４と第２の電極１３６との間に設けられる。界面領域４０及びｎ＋型ＳｉＣ層１１８は、第１の電極１３４と第２の電極１３６とを接続する配線として機能する。
第１の電極１３４及び第２の電極１３６は、ＳｉＣ層１２上に設けられる。第１の電極１３４及び第２の電極１３６は、導電性の材料で形成される。第１の電極１３４及び第２の電極１３６は、例えば、金属又は金属シリサイドである。
第１の電極１３４の側面は、界面領域４０に接する。第２の電極１３６の側面は、界面領域４０に接する。
ｎ＋型ＳｉＣ層１１８は、公知のリソグラフィー法とイオン注入法により、所望の配線パターンに加工される。また、界面領域４０は公知のリソグラフィー法とエッチング法により所望の配線パターンに加工される。
界面領域４０では面方向にキャリアの有効質量が軽くなり、界面領域４０の面方向でキャリアの移動度が向上する。したがって、第１の電極１３４と第２の電極１３６とを接続する低抵抗な配線を実現することが可能である。
なお、本実施形態では、ｎ＋型ＳｉＣ層１１８上に界面領域４０が設けられ、キャリが電子となる配線について説明したが、ｐ＋型ＳｉＣ層上に界面領域４０を設け、キャリアを正孔とする配線を形成することも可能である。
本実施形態によれば、低抵抗な配線を実現することが可能である。
（第９の実施形態）
本実施形態の半導体装置は、電極とＳｉＣ層の表面との間に界面領域が設けられる点で、第８の実施形態と異なっている。第８の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置を示す模式断面図である。本実施形態の半導体装置では、ＳｉＣ層１２の表面と第１の電極１３４との間に、界面領域４０が設けられる。また、ＳｉＣ層１２の表面と第２の電極１３６との間に、界面領域４０が設けられる。
本実施形態によれば、第８の実施形態同様、低抵抗な配線を実現することが可能である。
なお、第１乃至第９の実施形態において、ｎ型とｐ型とを入れ替えた構造のデバイスも同様に特性向上が実現できる。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ基板
１２ ＳｉＣ層
１４ ドリフト領域（第１のＳｉＣ領域）
１６ ｐウェル領域（第３のＳｉＣ領域）
１８ ソース領域（第２のＳｉＣ領域）
２８ ゲート絶縁膜（絶縁膜）
３０ ゲート電極
３４ ソース電極（電極）
３６ ドレイン電極
４０ 界面領域（領域）
８０ アノード電極（導電層）
１００ ＭＩＳＦＥＴ（半導体装置）
１４０ 界面領域（領域）
２００ ＭＩＳＦＥＴ（半導体装置）
２１０ ＳｉＣ基板
２１６ ｐベース領域（第３のＳｉＣ領域）
２１８ エミッタ領域（第２のＳｉＣ領域）
２３４ エミッタ電極（電極）
２３６ コレクタ電極
３００ ＭＩＳＦＥＴ（半導体装置）
４００ ＭＩＳＦＥＴ（半導体装置）
４００ａ ｎ型のＭＩＳＦＥＴ
４００ｂ ｐ型のＭＩＳＦＥＴ
５００ ＩＧＢＴ（半導体装置）
６００ ＰＩＮダイオード（半導体装置）

Claims (17)

  1. 表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、
    ゲート電極と、
    前記表面と前記ゲート電極との間に少なくとも一部が設けられた絶縁膜と、
    前記表面と前記絶縁膜との間に少なくとも一部が設けられ、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む領域と、
    を備える半導体装置。
  2. 前記領域は、前記表面と前記絶縁膜との間に２次元的に分布する請求項１記載の半導体装置。
  3. 前記ＳｉＣ層、前記領域、及び、前記絶縁膜中の炭素濃度分布のピークが前記領域中に存在する請求項１又は請求項２記載の半導体装置。
  4. 前記ＳｉＣ層中に設けられ少なくとも一部が前記領域と接する第１導電型の第１のＳｉＣ領域と、前記ＳｉＣ層中に設けられ少なくとも一部が前記領域と接する第１導電型の第２のＳｉＣ領域と、前記ＳｉＣ層中に設けられ少なくとも一部が前記領域と接し前記第１のＳｉＣ領域と前記第２のＳｉＣ領域との間に設けられた第２導電型の第３のＳｉＣ領域とを、更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 金属又は金属シリサイドの電極を、更に備え、前記電極と前記表面との間に前記領域が設けられる請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 金属又は金属シリサイドの電極を、更に備え、前記電極の側面と前記領域が接する請求項１乃至請求項４いずれか一項記載の半導体装置。
  7. 前記絶縁膜がシリコン酸化膜を含む請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、
    導電層と、
    前記表面と前記導電層との間に設けられ、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む領域と、
    を備える半導体装置。
  9. 前記導電層は、金属又は金属シリサイドである請求項８記載の半導体装置。
  10. 前記領域は、前記表面と前記導電層との間に２次元的に分布する請求項８又は請求項９記載の半導体装置。
  11. 前記ＳｉＣ層、前記領域、及び、前記導電層中の炭素濃度分布のピークが前記領域中に存在する請求項８乃至請求項１０いずれか一項記載の半導体装置。
  12. 表面が、｛０００−１｝面に対し０度以上１０度以下傾斜した面、又は法線方向が＜０００−１＞方向に対し８０度以上９０度以下傾斜した面であるＳｉＣ層と、
    絶縁膜と、
    前記表面と前記絶縁膜との間に少なくとも一部が設けられ、シリコン−炭素−炭素−シリコン−炭素−炭素の結合を有する６員環構造を含む領域と、
    を備える半導体装置。
  13. 前記領域は、前記表面と前記絶縁膜との間に２次元的に分布する請求項１２記載の半導体装置。
  14. 前記ＳｉＣ層、前記領域、及び、前記絶縁膜中の炭素濃度分布のピークが前記領域中に存在する請求項１２又は請求項１３記載の半導体装置。
  15. 金属又は金属シリサイドの電極を、更に備え、前記電極と前記表面との間に前記領域が設けられる請求項１２乃至請求項１４いずれか一項記載の半導体装置。
  16. 金属又は金属シリサイドの電極を、更に備え、前記電極の側面と前記領域が接する請求項１２乃至請求項１４いずれか一項記載の半導体装置。
  17. 前記絶縁膜がシリコン酸化膜を含む請求項１２乃至請求項１６いずれか一項記載の半導体装置。
JP2015149987A 2015-07-29 2015-07-29 半導体装置 Active JP6478862B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015149987A JP6478862B2 (ja) 2015-07-29 2015-07-29 半導体装置
US15/149,569 US9748343B2 (en) 2015-07-29 2016-05-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015149987A JP6478862B2 (ja) 2015-07-29 2015-07-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2017034003A JP2017034003A (ja) 2017-02-09
JP6478862B2 true JP6478862B2 (ja) 2019-03-06

Family

ID=57883668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015149987A Active JP6478862B2 (ja) 2015-07-29 2015-07-29 半導体装置

Country Status (2)

Country Link
US (1) US9748343B2 (ja)
JP (1) JP6478862B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018157165A (ja) * 2017-03-21 2018-10-04 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6776204B2 (ja) 2017-08-25 2020-10-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2019142722A1 (ja) * 2018-01-17 2019-07-25 ローム株式会社 半導体装置およびその製造方法
JP7072148B2 (ja) * 2018-09-14 2022-05-20 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020047679A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置
CN111293174A (zh) * 2020-02-25 2020-06-16 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
JP7354027B2 (ja) * 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7259139B2 (ja) * 2020-03-17 2023-04-17 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 絶縁ゲート構造、それを伴うワイドバンドギャップ材料パワーデバイス、およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
US7588961B2 (en) * 2005-03-30 2009-09-15 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP5167479B2 (ja) * 2006-06-13 2013-03-21 国立大学法人北海道大学 グラフェン集積回路の製造方法
US20100072485A1 (en) 2007-03-26 2010-03-25 Kyoto University Semiconductor device and semiconductor manufacturing method
JP5388545B2 (ja) * 2008-11-06 2014-01-15 中国電力株式会社 遠隔監視制御装置用支援システム
WO2012060468A1 (ja) 2010-11-04 2012-05-10 日本電気株式会社 グラフェン基板の製造方法およびグラフェン基板
US8980217B2 (en) 2010-12-21 2015-03-17 Nec Corporation Method of manufacturing graphene substrate, and graphene substrate
JP5946124B2 (ja) * 2012-03-08 2016-07-05 学校法人関西学院 半導体デバイスの製造方法
JP6168945B2 (ja) * 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US9748343B2 (en) 2017-08-29
JP2017034003A (ja) 2017-02-09
US20170033185A1 (en) 2017-02-02

Similar Documents

Publication Publication Date Title
JP6478862B2 (ja) 半導体装置
JP5433352B2 (ja) 半導体装置の製造方法
US9812529B2 (en) Semiconductor device and method for manufacturing the same
JP5002693B2 (ja) 半導体装置
US9755064B2 (en) Semiconductor device and method for manufacturing the same
JP2017055005A (ja) 半導体装置
US9443937B2 (en) Semiconductor device
JP6802454B2 (ja) 半導体装置およびその製造方法
JP2017168668A (ja) 半導体装置
US20200144412A1 (en) Semiconductor device
JP6100233B2 (ja) 半導体装置
JP4796667B2 (ja) 半導体素子及びその製造方法
JP2018022851A (ja) 半導体装置およびその製造方法
US9048251B2 (en) Semiconductor device and method of manufacturing the same
JP2015185616A (ja) 半導体装置およびその製造方法
JP2017168665A (ja) 半導体装置
JP2017055027A (ja) 半導体装置
JPWO2012172988A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2016063112A (ja) 半導体装置及びその製造方法
JP5602256B2 (ja) 半導体装置の製造方法
JP6808766B2 (ja) 半導体装置
JP2023045864A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190205

R151 Written notification of patent or utility model registration

Ref document number: 6478862

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151