JP2017168665A - 半導体装置 - Google Patents

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Abstract

【課題】チャネルリーク電流の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の電極と、第１と第２の電極との間の炭化珪素層と、炭化珪素層内の第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の電極との間の第１導電型の第２及び第３の炭化珪素領域と、第１及び第２のゲート電極と、第１及び第２のゲート絶縁膜と、第１と第２の炭化珪素領域の間の第２導電型の第４の炭化珪素領域と、第１と第３の炭化珪素領域の間の第２導電型の第５の炭化珪素領域と、第１のゲート絶縁膜との間に第４の炭化珪素領域を有し第１及び第２の炭化珪素領域に接する第２導電型の第６の炭化珪素領域と、第２のゲート絶縁膜との間に第５の炭化珪素領域を有し第１及び第３の炭化珪素領域に接する第２導電型の第７の炭化珪素領域と、第６と第７の炭化珪素領域との間の第２導電型の第８の炭化珪素領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴにおいて更にオン抵抗を低減するために、チャネル長を短くすることが望まれる。しかし、チャネル長を短くすると、ＭＯＳＦＥＴのオフ時にドレイン−ソース間を流れるチャネルリーク電流が増加することが問題となる。
特開２０１１−１０９０２１号公報
本発明が解決しようとする課題は、チャネルリーク電流の低減を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、前記炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第１の電極との間に設けられ、前記第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第２の炭化珪素領域と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第１の電極との間に設けられ、前記第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、前記第１の電極と前記第２の電極との間に設けられた第１のゲート電極と、前記第１の電極と前記第２の電極との間に設けられた第２のゲート電極と、前記第１の炭化珪素領域及び前記第２の炭化珪素領域と前記第１のゲート電極との間に少なくとも一部が設けられた前記第１のゲート絶縁膜と、前記第１の炭化珪素領域及び前記第３の炭化珪素領域と前記第２のゲート電極との間に少なくとも一部が設けられた前記第２のゲート絶縁膜と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第２の炭化珪素領域の間、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との間に設けられた第２導電型の第４の炭化珪素領域と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第３の炭化珪素領域の間、前記第４の炭化珪素領域と前記第２のゲート絶縁膜との間に設けられた第２導電型の第５の炭化珪素領域と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第２の炭化珪素領域の間、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第４の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第６の炭化珪素領域と、前記炭化珪素層内の前記第１の炭化珪素領域と前記第３の炭化珪素領域の間、前記第５の炭化珪素領域と前記第６の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域及び前記第３の炭化珪素領域に接し、前記第５の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第７の炭化珪素領域と、前記炭化珪素層内の前記第６の炭化珪素領域と前記第７の炭化珪素領域との間に設けられ、前記第６の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低く、前記第７の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第８の炭化珪素領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 比較形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられた炭化珪素層と、炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第１の電極との間に設けられ、第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第２の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第１の電極との間に設けられ、第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、第１の電極と第２の電極との間に設けられた第１のゲート電極と、第１の電極と第２の電極との間に設けられた第２のゲート電極と、第１の炭化珪素領域及び第２の炭化珪素領域と第１のゲート電極との間に少なくとも一部が設けられた第１のゲート絶縁膜と、第１の炭化珪素領域及び第３の炭化珪素領域と第２のゲート電極との間に少なくとも一部が設けられた第２のゲート絶縁膜と、炭化珪素層内の第１の炭化珪素領域と第２の炭化珪素領域の間、第１のゲート絶縁膜と第２のゲート絶縁膜との間に設けられた第２導電型の第４の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第３の炭化珪素領域の間、第４の炭化珪素領域と第２のゲート絶縁膜との間に設けられた第２導電型の第５の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第２の炭化珪素領域の間、第４の炭化珪素領域と第５の炭化珪素領域との間に設けられ、第１の炭化珪素領域及び第２の炭化珪素領域に接し、第４の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第６の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第３の炭化珪素領域の間、第５の炭化珪素領域と第６の炭化珪素領域との間に設けられ、第１の炭化珪素領域及び第３の炭化珪素領域に接し、第５の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第７の炭化珪素領域と、炭化珪素層内の第６の炭化珪素領域と第７の炭化珪素領域との間に設けられ、第６の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低く、第７の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第８の炭化珪素領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、第１のゲート絶縁膜１６ａ、第２のゲート絶縁膜１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、第１の層間絶縁膜２０ａ、第２の層間絶縁膜２０ｂ、第１のトレンチ２２ａ、及び、第２のトレンチ２２ｂを備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域（第１の炭化珪素領域）２６、ｐ型のボディ領域２８、ｎ＋型の第１のソース領域（第２の炭化珪素領域）３０ａ、ｎ＋型の第２のソース領域（第３の炭化珪素領域）３０ｂ、ｐ＋型のコンタクト領域３２、ｐ＋型の第１のストッパー領域（第６の炭化珪素領域）３４ａ、及び、ｐ＋型の第２のストッパー領域（第７の炭化珪素領域）３４ｂを備える。
ｐ型のボディ領域２８は、ｐ型の第１のチャネル領域（第４の炭化珪素領域）２８ａ、ｐ型の第２のチャネル領域（第５の炭化珪素領域）２８ｂ、及び、中間領域（第８の炭化珪素領域）２８ｃを備える。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上６×１０１６ｃｍ−３以下である。ドリフト領域２６の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。ｐ型のボディ領域２８は、ｐ型の第１のチャネル領域２８ａ、ｐ型の第２のチャネル領域２８ｂ、及び、ｐ型の中間領域２８ｃを備える。
第１のチャネル領域２８ａ及び第２のチャネル領域２８ｂは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のチャネル領域２８ａは、ドリフト領域２６と第１のソース領域３０ａとの間に設けられる。第１のチャネル領域２８ａは、第１のゲート絶縁膜１６ａと第２のゲート絶縁膜１６ｂとの間に設けられる。
第２のチャネル領域２８ｂは、ドリフト領域２６と第２のソース領域３０ｂとの間に設けられる。第２のチャネル領域２８ｂは、第１のチャネル領域２８ａと第２のゲート絶縁膜１６ｂとの間に設けられる。
中間領域２８ｃは、ドリフト領域２６とソース電極１２との間に設けられる。中間領域２８ｃは、第１のチャネル領域２８ａと第２のチャネル領域２８ｂとの間に設けられる。中間領域２８ｃは、第１のストッパー領域３４ａと第２のストッパー領域３４ｂとの間に設けられる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
第１のチャネル領域２８ａ、第２のチャネル領域２８ｂ、及び、中間領域２８ｃのｐ型不純物の不純物濃度は、略同一である。第１のチャネル領域２８ａ、及び、第２のチャネル領域２８ｂは、製造ばらつきの範囲内で同一の不純物濃度を備える。
ボディ領域２８の深さは、例えば、０．２μｍ以上０．６μｍ以下である。ボディ領域２８の深さ方向の幅は、例えば、０．１μｍ以上０．３μｍ以下である。第１のチャネル領域２８ａ、第２のチャネル領域２８ｂ、及び、中間領域２８ｃの深さ及び深さ方向の幅は、略同一である。第１のチャネル領域２８ａ、第２のチャネル領域２８ｂ、及び、中間領域２８ｃは、製造ばらつきの範囲内で同一の深さ及び深さ方向の幅を備える。
ｎ＋型の第１のソース領域３０ａは、ドリフト領域２６とソース電極１２との間に設けられる。第１のソース領域３０ａは、第１のチャネル領域２８ａとソース電極１２との間に設けられる。
第１のソース領域３０ａは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３０ａのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第１のソース領域３０ａのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３０ａの深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域２６と第１のソース領域３０ａとの距離は、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋型の第２のソース領域３０ｂは、ドリフト領域２６とソース電極１２との間に設けられる。第２のソース領域３０ｂは、第２のチャネル領域２８ｂとソース電極１２との間に設けられる。
第２のソース領域３０ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソース領域３０ｂのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第２のソース領域３０ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第２のソース領域３０ｂの深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域２６と第２のソース領域３０ｂとの距離は、例えば、０．１μｍ以上０．３μｍ以下である。
第１のソース領域３０ａと第２のソース領域３０ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ｐ＋型のコンタクト領域３２は、中間領域２８ｃとソース電極１２との間に設けられる。ｐ＋型のコンタクト領域３２は、第１のソース領域３０ａと第２のソース領域３０ｂとの間に設けられる。コンタクト領域３２のｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。
コンタクト領域３２は、ソース電極１２のコンタクト抵抗を低減する機能を備える。
コンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
第１のゲート電極１８ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１８ａは、炭化珪素層１０に形成された第１のトレンチ２２ａ内に設けられる。第１のゲート電極１８ａは、第１のゲート絶縁膜１６ａ上に設けられる。
第１のゲート電極１８ａは、導電層である。第１のゲート電極１８ａは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第２のゲート電極１８ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１８ｂは、炭化珪素層１０に形成された第２のトレンチ２２ｂ内に設けられる。第２のゲート電極１８ｂは、第２のゲート絶縁膜１６ｂ上に設けられる。
第２のゲート電極１８ｂは、導電層である。第２のゲート電極１８ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁膜１６ａは、ドリフト領域２６、第１のチャネル領域２８ａ、及び、第１のソース領域３０ａと、第１のゲート電極１８ａとの間に設けられる。第１のゲート絶縁膜１６ａは、第１のトレンチ２２ａ内に設けられる。
第１のゲート絶縁膜１６ａの炭化珪素層１０の裏面側の端部の深さは、ボディ領域２８の深さよりも深い。言い換えれば、第１のゲート絶縁膜１６ａとドレイン電極１４との距離は、ボディ領域２８とドレイン電極１４との距離よりも短い。
第１のゲート絶縁膜１６ａは、例えば、シリコン酸化膜である。第１のゲート絶縁膜１６ａには、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
第２のゲート絶縁膜１６ｂは、ドリフト領域２６、第２のチャネル領域２８ｂ、及び、第２のソース領域３０ｂと、第２のゲート電極１８ｂとの間に設けられる。第２のゲート絶縁膜１６ｂは、第２のトレンチ２２ｂ内に設けられる。
第２のゲート絶縁膜１６ｂの炭化珪素層１０の裏面側の端部の深さは、ボディ領域２８の深さよりも深い。言い換えれば、第２のゲート絶縁膜１６ｂとドレイン電極１４との距離は、ボディ領域２８とドレイン電極１４との距離よりも短い。
第２のゲート絶縁膜１６ｂは、例えば、シリコン酸化膜である。第２のゲート絶縁膜１６ｂには、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
ｐ＋型の第１のストッパー領域３４ａは、ドリフト領域２６と第１のソース領域３０ａとの間に設けられる。第１のストッパー領域３４ａは、第１のチャネル領域２８ａと第２のチャネル領域２８ｂとの間に設けられる。第１のストッパー領域３４ａは、第１のチャネル領域２８ａと中間領域２８ｃとの間に設けられる。
第１のストッパー領域３４ａは、ドリフト領域２６及び第１のソース領域３０ａに接する。第１のストッパー領域３４ａのｐ型不純物の不純物濃度は、第１のチャネル領域２８ａのｐ型不純物の不純物濃度より高い。
第１のストッパー領域３４ａは、ＭＯＳＦＥＴ１００のオフ時のチャネルリーク電流を低減する機能を備える。
第１のゲート絶縁膜１６ａと第１のストッパー領域３４ａとの距離は、例えば、１０ｎｍ以上１００ｎｍ以下である。なお、第１のゲート絶縁膜１６ａと第１のストッパー領域３４ａとの距離とは、第１のゲート絶縁膜１６ａと第１のチャネル領域２８ａとの界面から、第１のストッパー領域３４ａのｐ型不純物分布のピーク位置までの距離を意味する。
第１のストッパー領域３４ａとドレイン電極１４との距離は、第１のゲート絶縁膜１６ａとドレイン電極１４との距離よりも短い。言い換えれば、第１のストッパー領域３４ａの深さは、第１のトレンチ２２ａの深さよりも浅い。
第１のストッパー領域３４ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のストッパー領域３４ａのｐ型不純物の不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第１のストッパー領域３４ａのｐ型不純物の不純物濃度は、例えば、第１のチャネル領域２８ａのｐ型不純物の不純物濃度の２倍以上１００倍以下である。
第１のストッパー領域３４ａは、例えば、第１のトレンチ２２ａの形成後に、斜めイオン注入によりｐ型不純物を第１のトレンチ２２ａの側面から炭化珪素層１０に導入することで形成が可能である。また、例えば、第１のトレンチ２２ａのエッチングを第１のステップと第２のステップに分割する。例えば、第１のステップ後にｐ型不純物を炭化珪素層１０内に導入した後、第２のステップを行うことで、第１のトレンチ２２ａの深さよりも浅い第１のストッパー領域３４ａを形成することが可能である。
ｐ＋型の第２のストッパー領域３４ｂは、ドリフト領域２６と第２のソース領域３０ｂとの間に設けられる。第２のストッパー領域３４ｂは、第１のチャネル領域２８ａと第２のチャネル領域２８ｂとの間に設けられる。第２のストッパー領域３４ｂは、第２のチャネル領域２８ｂと中間領域２８ｃとの間に設けられる。
第２のストッパー領域３４ｂは、ドリフト領域２６及び第２のソース領域３０ｂに接する。第２のストッパー領域３４ｂのｐ型不純物の不純物濃度は、第２のチャネル領域２８ｂのｐ型不純物の不純物濃度より高い。
第２のストッパー領域３４ｂは、ＭＯＳＦＥＴ１００のオフ時のチャネルリーク電流を低減する機能を備える。
第２のゲート絶縁膜１６ｂと第２のストッパー領域３４ｂとの距離は、例えば、１０ｎｍ以上１００ｎｍ以下である。なお、第２のゲート絶縁膜１６ｂと第２のストッパー領域３４ｂとの距離とは、第２のゲート絶縁膜１６ｂと第２のチャネル領域２８ｂとの界面から、第２のストッパー領域３４ｂのｐ型不純物分布のピーク位置までの距離を意味する。
第２のストッパー領域３４ｂとドレイン電極１４との距離は、第２のゲート絶縁膜１６ｂとドレイン電極１４との距離よりも短い。言い換えれば、第２のストッパー領域３４ｂの深さは、第２のトレンチ２２ｂの深さよりも浅い。
第２のストッパー領域３４ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のストッパー領域３４ｂのｐ型不純物の不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第２のストッパー領域３４ｂのｐ型不純物の不純物濃度は、例えば、第２のチャネル領域２８ｂのｐ型不純物の不純物濃度の２倍以上１００倍以下である。
第２のストッパー領域３４ｂは、例えば、第２のトレンチ２２ｂの形成後に、斜めイオン注入によりｐ型不純物を第２のトレンチ２２ｂの側面から炭化珪素層１０に導入することで形成が可能である。また、例えば、第２のトレンチ２２ｂのエッチングを第１のステップと第２のステップに分割する。例えば、第１のステップ後にｐ型不純物を炭化珪素層１０内に導入した後、第２のステップを行うことで、第２のトレンチ２２ｂの深さよりも浅い第２のストッパー領域３４ｂを形成することが可能である。
第１の層間絶縁膜２０ａは、第１のゲート電極１８ａ上に設けられる。第１の層間絶縁膜２０ａは、例えば、シリコン酸化膜である。
第２の層間絶縁膜２０ｂは、第２のゲート電極１８ｂ上に設けられる。第２の層間絶縁膜２０ｂは、例えば、シリコン酸化膜である。
ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、第１のソース領域３０ａ、第２のソース領域３０ｂ、及び、コンタクト領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
以下、実施形態の半導体装置の作用及び効果について説明する。
本実施形態のようなトレンチゲート型のＭＯＳＦＥＴ１００では、プレーナ構造のＭＯＳＦＥＴに比べ微細化が可能である。したがって、チャネル密度が向上できる。したがって、ＭＯＳＦＥＴのオン抵抗が低減される。
オン抵抗を更に低減するために、チャネル長を短くしてチャネル抵抗を低減することが考えられる。チャネル長はドレイン−ソース間の距離である。
しかし、チャネル長を短くするとＭＯＳＦＥＴ１００のオフ時にドレイン−ソース間を流れるチャネルリーク電流が増加することが問題となる。チャネルリーク電流はサブスレショルド電流とも称される。
図２は、比較形態の半導体装置の模式断面図である。比較形態のＭＯＳＦＥＴ９００は、第１のストッパー領域３４ａ及び第２のストッパー領域３４ｂを備えない点で本実施形態のＭＯＳＦＥＴ１００と異なっている。
チャネル長を短くすると、ドレイン領域又はソース領域からチャネル領域に伸びる空乏層により、チャネル領域の表面ポテンシャルが下がりやすくなる。したがって、チャネル長を短くすると、チャネルリーク電流が増加する。
ＭＯＳＦＥＴ９００において、チャネル領域はボディ領域２８が第１のゲート絶縁膜１６ａと接する領域近傍、及び、ボディ領域２８が第２のゲート絶縁膜１６ｂと接する領域近傍である。ＭＯＳＦＥＴ９００のオフ時に、ドリフト領域２６からボディ領域２８に伸びる空乏層、及び、第１のソース領域３０ａ及び第２のソース領域３０ｂからボディ領域２８に伸びる空乏層によってチャネル領域の表面ポテンシャルが低下することが問題となる。
本実施形態のＭＯＳＦＥＴ１００では、第１のチャネル領域２８ａに隣接する位置に、第１のストッパー領域３４ａを設ける。第１のストッパー領域３４ａのｐ型不純物の不純物濃度は、第１のチャネル領域２８ａのｐ型不純物の不純物濃度より高い。
したがって、ドリフト領域２６から第１のチャネル領域２８ａへの空乏層の伸び、及び、第１のソース領域３０ａから第１のチャネル領域２８ａへの空乏層の伸びを抑制することで表面ポテンシャルの低下を抑制することが可能である。よって、ＭＯＳＦＥＴ１００のチャネルリーク電流が低減される。
特に、第１のチャネル領域２８ａが、ドリフト領域２６から第１のソース領域３０ａまで連続して存在するため、第１のチャネル領域２８ａの表面ポテンシャルの低下が効果的に抑制される。
第１のゲート絶縁膜１６ａと第１のストッパー領域３４ａとの距離は、１０ｎｍ以上１００ｎｍ以下であることが望ましい。上記範囲を下回ると、ＭＯＳＦＥＴ１００の閾値電圧が上昇する恐れがある。上記範囲を上回ると、第１のチャネル領域２８ａの表面ポテンシャルの低下の抑制が不十分となる恐れがある。
また、第１のストッパー領域３４ａのｐ型不純物の不純物濃度は、第１のチャネル領域２８ａのｐ型不純物の不純物濃度の２倍以上１００倍以下であることが望ましい。上記範囲を下回ると、第１のチャネル領域２８ａへの表面ポテンシャルの低下の抑制が不十分となる恐れがある。上記範囲を上回ると、結晶欠陥の発生によるリーク電流の増加が懸念される。
また、第１のストッパー領域３４ａの深さは、第１のトレンチ２２ａの深さよりも浅いことが望ましい。第１のストッパー領域３４ａの深さが、第１のトレンチ２２ａの深さよりも深くなると、第１のストッパー領域３４ａと第１のトレンチ２２ａとの間の幅の狭いドリフト領域２６の抵抗により、ＭＯＳＦＥＴ１００のオン抵抗が増加する恐れがある。
第２のストッパー領域３４ｂを設けることにより、第１のチャネル領域２８ａと同様の効果が生じる。したがって、ＭＯＳＦＥＴ１００のチャネルリーク電流が低減される。
第１のストッパー領域３４ａの場合と同様の理由により、第２のゲート絶縁膜１６ｂと第２のストッパー領域３４ｂとの距離は、１０ｎｍ以上１００ｎｍ以下であることが望ましい。
第１のストッパー領域３４ａの場合と同様の理由により、第２のストッパー領域３４ｂのｐ型不純物の不純物濃度は、第２のチャネル領域２８ｂのｐ型不純物の不純物濃度の２倍以上１００倍以下であることが望ましい。
第１のストッパー領域３４ａの場合と同様の理由により、第２のストッパー領域３４ｂの深さは、第２のトレンチ２２ｂの深さよりも浅いことが望ましい。
また、本実施形態では、ＭＯＳＦＥＴ１００のオフ時に、第１のストッパー領域３４ａ底部の中間領域２８ｃ側の角部に電界集中を生じさせることが出来る。同様に、第２のストッパー領域３４ｂの中間領域２８ｃ側の角部に電界集中を生じさせることが出来る。したがって、ＭＯＳＦＥＴ１００の耐圧を向上させることが可能となる。よって、ＭＯＳＦＥＴ１００のアバランシェ耐量を向上させることが可能となる。
以上、本実施形態によれば、チャネルリーク電流の低減を可能とするＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、炭化珪素層内の第１の炭化珪素領域と第４の炭化珪素領域との間に設けられ、第４の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第９の炭化珪素領域と、炭化珪素層内の第１の炭化珪素領域と第５の炭化珪素領域との間に設けられ、第５の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第１０の炭化珪素領域と、を更に備える点で、第１の実施形態と異なっている。
以下、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の模式断面図である。
ＭＯＳＦＥＴ２００は、ｐ−型の第１の低濃度領域（第９の炭化珪素領域）３６ａとｐ−型の第２の低濃度領域（第１０の炭化珪素領域）３６ｂを、備える。
第１の低濃度領域３６ａは、ドリフト領域２６と第１のチャネル領域２８ａとの間に設けられる。第１の低濃度領域３６ａは、第１のゲート絶縁膜１６ａに接している。
第１の低濃度領域３６ａとドレイン電極１４との距離は、第１のゲート電極１８ａとドレイン電極との距離よりも短い。言い換えれば、第１の低濃度領域３６ａの深さは、第１のゲート電極１８ａの深さよりも浅い。
第１の低濃度領域３６ａのｐ型不純物の不純物濃度は、第１のチャネル領域２８ａのｐ型不純物の不純物濃度よりも低い。
第１の低濃度領域３６ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の低濃度領域３６ａのｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
ｐ−型の第２の低濃度領域３６ｂは、ドリフト領域２６と第２のチャネル領域２８ｂとの間に設けられる。第２の低濃度領域３６ｂは、第２のゲート絶縁膜１６ｂに接している。
第２の低濃度領域３６ｂとドレイン電極１４との距離は、第２のゲート電極１８ｂとドレイン電極との距離よりも短い。言い換えれば、第２の低濃度領域３６ｂの深さは、第２のゲート電極１８ｂの深さよりも浅い。
第２の低濃度領域３６ｂのｐ型不純物の不純物濃度は、第２のチャネル領域２８ｂのｐ型不純物の不純物濃度よりも低い。
第２の低濃度領域３６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２の低濃度領域３６ｂのｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
第１の低濃度領域３６ａを備えることにより、第１の実施形態のＭＯＳＦＥＴ１００と比較して、第１のチャネル領域２８ａへの空乏層の伸びが更に抑制される。したがって、ＭＯＳＦＥＴ２００のチャネルリーク電流が低減される。
また、第１の低濃度領域３６ａを備えることにより、第１のトレンチ２２ａ底部での電界集中が緩和される。したがって、第１のトレンチ２２ａ底部での電界集中による第１のゲート絶縁膜１６ａの破壊が抑制される。よって、ＭＯＳＦＥＴ２００の信頼性が向上する。
なお、ＭＯＳＦＥＴ２００のオン動作時には、ｐ−型の第１の低濃度領域３６ａは、第１のゲート電極１８ａに印加されるゲート電圧に強く反転する。したがって、ｐ−型の第１の低濃度領域３６ａを設けることによるオン抵抗の増加は小さい。
第２の低濃度領域３６ｂを設けることにより、第１の低濃度領域３６ａと同様の効果が生じる。したがって、ＭＯＳＦＥＴ２００のチャネルリーク電流が低減される。また、ＭＯＳＦＥＴ２００の信頼性が向上する。
以上、本実施形態によれば、チャネルリーク電流の低減を可能とするＭＯＳＦＥＴ２００が実現される。更に、信頼性の向上を可能とするＭＯＳＦＥＴ２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第６の炭化珪素領域と第２の電極との距離が、第１のゲート絶縁膜と第２の電極との距離よりも短く、第７の炭化珪素領域と第２の電極との距離が、第２のゲート絶縁膜と前記第２の電極との距離よりも短い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の模式断面図である。
ＭＯＳＦＥＴ３００は、第１のストッパー領域３４ａとドレイン電極１４との距離が、第１のゲート絶縁膜１６ａとドレイン電極１４との距離よりも短い。言い換えれば、第１のストッパー領域３４ａの深さは、第１のトレンチ２２ａの深さよりも深い。
また、ＭＯＳＦＥＴ３００は、第２のストッパー領域３４ｂとドレイン電極１４との距離が、第２のゲート絶縁膜１６ｂとドレイン電極１４との距離よりも短い。言い換えれば、第２のストッパー領域３４ｂの深さは、第２のトレンチ２２ｂの深さよりも深い。
第１のストッパー領域３４ａの深さを、第１のトレンチ２２ａの深さよりも深くすることにより、第１のトレンチ２２ａ底部での電界集中が緩和される。したがって、第１のトレンチ２２ａ底部での電界集中による第１のゲート絶縁膜１６ａの破壊が抑制される。
また、第２のストッパー領域３４ｂの深さは、第２のトレンチ２２ｂの深さよりも深くすることにより、第２のトレンチ２２ｂ底部での電界集中が緩和される。したがって、第２のトレンチ２２ｂ底部での電界集中による第２のゲート絶縁膜１６ｂの破壊が抑制される。
以上、本実施形態によれば、チャネルリーク電流の低減を可能とするＭＯＳＦＥＴ３００が実現される。更に、信頼性の向上を可能とするＭＯＳＦＥＴ３００が実現される。
（第４の実施形態）
本実施形態の半導体装置は、炭化珪素層内の第８の炭化珪素領域内に設けられ、第２の電極との距離が、第１のゲート絶縁膜と第２の電極との距離及び第２のゲート絶縁膜と第２の電極との距離よりも短く、第８の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第１１の炭化珪素領域を、更に備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の模式断面図である。
ＭＯＳＦＥＴ４００は、ｐ＋型の電界緩和領域（第１１の炭化珪素領域）３８を、備える。
ｐ＋型の電界緩和領域３８は、ドリフト領域２６（第１の炭化珪素領域）２６及び中間領域（第８の炭化珪素領域）２８ｃ内に設けられる。
電界緩和領域３８とドレイン電極１４までの距離は、第１のゲート絶縁膜１６ａとドレイン電極１４との距離及び第２のゲート絶縁膜１６ｂとドレイン電極１４との距離よりも短い。言い換えれば、電界緩和領域３８の深さは、第１のトレンチ２２ａ及び第２のトレンチ２２ｂの深さよりも深い。
電界緩和領域３８のｐ型不純物の不純物濃度は、中間領域２８ｃのｐ型不純物の不純物濃度よりも高い。
電界緩和領域３８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３８のｐ型不純物の不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
電界緩和領域３８を備えることにより、第１の実施形態のＭＯＳＦＥＴ１００と比較して、第１のトレンチ２２ａ底部での電界集中が緩和される。また、第２のトレンチ２２ｂ底部での電界集中が緩和される。
したがって、第１のトレンチ２２ａ底部での電界集中による第１のゲート絶縁膜１６ａの破壊が抑制される。また、第２のトレンチ２２ｂ底部での電界集中による第２のゲート絶縁膜１６ｂの破壊が抑制される。
以上、本実施形態によれば、チャネルリーク電流の低減を可能とするＭＯＳＦＥＴ４００が実現される。更に、信頼性の向上を可能とするＭＯＳＦＥＴ４００が実現される。
第１乃至第４の実施形態では、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも、本発明の適用が可能である。ＩＧＢＴの場合は、ｎ＋型のドレイン領域２４にかえて、ｐ＋型のコレクタ領域が設けられる。また、第１のソース領域３０ａ及び第２のソース領域３０ｂは、それぞれ、第１のエミッタ領域及び第２のエミッタ領域と称される。更に、第１の電極がエミッタ電極、第２の電極がコレクタ電極となる。
第１乃至第４の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１乃至第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１乃至第４の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート絶縁膜
１６ｂ 第２のゲート絶縁膜
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２６ ｎ−型のドリフト領域（第１の炭化珪素領域）
２８ａ ｐ型の第１のチャネル領域（第４の炭化珪素領域）
２８ｂ ｐ型の第２のチャネル領域（第５の炭化珪素領域）
２８ｃ ｐ型の中間領域（第８の炭化珪素領域）
３０ａ ｎ＋型の第１のソース領域（第２の炭化珪素領域）
３０ｂ ｎ＋型の第２のソース領域（第３の炭化珪素領域）
３４ａ ｐ＋型の第１のストッパー領域（第６の炭化珪素領域）
３４ｂ ｐ＋型の第２のストッパー領域（第７の炭化珪素領域）
３６ａ ｐ−型の第１の低濃度領域（第９の炭化珪素領域）
３６ｂ ｐ−型の第２の低濃度領域（第１０の炭化珪素領域）
３８ ｐ＋型の電界緩和領域（第１１の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）

Claims (7)

  1. 第１の電極と、
    第２の電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第１の電極との間に設けられ、前記第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第２の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第１の電極との間に設けられ、前記第１の炭化珪素領域の第１の導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、
    前記第１の電極と前記第２の電極との間に設けられた第１のゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられた第２のゲート電極と、
    前記第１の炭化珪素領域及び前記第２の炭化珪素領域と前記第１のゲート電極との間に少なくとも一部が設けられた第１のゲート絶縁膜と、
    前記第１の炭化珪素領域及び前記第３の炭化珪素領域と前記第２のゲート電極との間に少なくとも一部が設けられた第２のゲート絶縁膜と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第２の炭化珪素領域の間、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との間に設けられた第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第３の炭化珪素領域の間、前記第４の炭化珪素領域と前記第２のゲート絶縁膜との間に設けられた第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第２の炭化珪素領域の間、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第４の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第６の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第３の炭化珪素領域の間、前記第５の炭化珪素領域と前記第６の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域及び前記第３の炭化珪素領域に接し、前記第５の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第７の炭化珪素領域と、
    前記炭化珪素層内の前記第６の炭化珪素領域と前記第７の炭化珪素領域との間に設けられ、前記第６の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低く、前記第７の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第８の炭化珪素領域と、
    を備える半導体装置。
  2. 前記炭化珪素層内の前記第１の炭化珪素領域と前記第４の炭化珪素領域との間に設けられ、前記第４の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第９の炭化珪素領域と、
    前記炭化珪素層内の前記第１の炭化珪素領域と前記第５の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が低い第２導電型の第１０の炭化珪素領域と、
    を更に備える請求項１記載の半導体装置。
  3. 前記第６の炭化珪素領域と前記第２の電極との距離が、前記第１のゲート絶縁膜と前記第２の電極との距離よりも長く、
    前記第７の炭化珪素領域と前記第２の電極との距離が、前記第２のゲート絶縁膜と前記第２の電極との距離よりも長い請求項１又は請求項２記載の半導体装置。
  4. 前記炭化珪素層内の前記第１の炭化珪素領域及び前記第８の炭化珪素領域内に設けられ、前記第２の電極との距離が、前記第１のゲート絶縁膜と前記第２の電極との距離及び前記第２のゲート絶縁膜と前記第２の電極との距離よりも短く、前記第８の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第１１の炭化珪素領域を、更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１のゲート絶縁膜と前記第６の炭化珪素領域との距離が１０ｎｍ以上１００ｎｍ以下であり、
    前記第２のゲート絶縁膜と前記第７の炭化珪素領域との距離が１０ｎｍ以上１００ｎｍ以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第６の炭化珪素領域の第２導電型の不純物濃度が前記第４の炭化珪素領域の第２導電型の不純物濃度の２倍以上１００倍以下であり、前記第７の炭化珪素領域の第２導電型の不純物濃度が前記第５の炭化珪素領域の第２導電型の不純物濃度の２倍以上１００倍以下である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第１の炭化珪素領域と前記第２の炭化珪素領域の間の距離が０．１μｍ以上０．４μｍ以下であり、
    前記第１の炭化珪素領域と前記第３の炭化珪素領域の間の距離が０．１μｍ以上０．４μｍ以下である請求項１乃至請求項６いずれか一項記載の半導体装置。
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