DE102018124692A1 - Halbleitervorrichtung mit Diodenvorrichtungen mit unterschiedlichen Barrierenhöhen und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung mit Diodenvorrichtungen mit unterschiedlichen Barrierenhöhen und Verfahren zu deren Herstellung Download PDF

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Wen-Shun Lo
Yu-Chi Chang
Felix Ying-Kit Tsui
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Abstract

Die vorliegende Offenbarung sieht ein Verfahren zum Herstellen einer Schottky-Diode vor. Ein Substrat wird bereitgestellt. Ein erster Wannenbereich eines ersten Leitfähigkeitstyps wird in dem Substrat ausgebildet. Eine erste Ionenimplantation eines zweiten Leitfähigkeitstyps wird an einem ersten Abschnitt des ersten Wannenbereichs durchgeführt, während ein zweiter Abschnitt des ersten Wannenbereichs daran gehindert wird, implantiert zu werden. Ein erster dotierter Bereich wird durch Erwärmen des Substrats, um eine Dotierstoffdiffusion zwischen dem ersten Abschnitt und dem zweiten Abschnitt zu bewirken, ausgebildet. Eine metallhaltige Schicht wird auf dem ersten dotierten Bereich ausgebildet, um eine Schottky-Barrieren-Grenzfläche zu erhalten.

Description

  • HINTERGRUND
  • Schottky-Barrieren-Dioden oder einfach Schottky-Dioden werden in modernen Halbleitergeräten häufig verwendet. Die Schottky-Diode bietet viele Vorteile, wie einen niedrigen Vorwärtsspannungsabfall und eine hohe Schaltgeschwindigkeit. Die Schottky-Diode ist besonders nützlich in Hochfrequenzanwendungen, zum Beispiel Energiegewinnungsgeräten. Häufig benötigt ein Halbleitergerät einige Schottky-Dioden mit unterschiedlichen Spezifikationen, um unterschiedliche Aufgaben auszuführen oder unterschiedliche Leistungsanforderungen zu erfüllen. Herstellungsverfahren für solche ähnlichen, jedoch unterschiedlichen Schottky-Dioden können zeitaufwendig und teuer sein. Dementsprechend ist es wünschenswert, bestehende Herstellungsverfahren der Schottky-Dioden zu verbessern.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Insbesondere können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung willkürlich erhöht oder verkleinert werden.
    • Die 1A bis 1L sind Draufsichten und Querschnittsansichten von Zwischenstufen eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • Die 2A bis 2C sind schematische Draufsichten von Zwischenstufen eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 3 ist ein Diagramm, das den Leistungsvergleich für die Halbleitervorrichtung in 1 gemäß einigen Ausführungsformen zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die vorliegende Offenbarung sieht Strukturen und Herstellungsvorgänge von Dioden, insbesondere einer Schottky-Barrieren-Diodenvorrichtung, gemäß verschiedenen Ausführungsformen vor. Eine Diode mit einer niedrigeren Barrierenhöhe kann einen höheren Durchlassstrom bereitstellen, während sie auch zu einem höheren Sperrstrom führt. Eine Diode mit einem höheren Durchlassstrom kann in vielen Anwendungen wünschenswert sein, aber der begleitende höhere Sperrstrom kann ihre Verbreitung einschränken. Als ein Ergebnis sind häufig Dioden mit unterschiedlichen Leistungsspezifikationen (z. B. Barrierenhöhen) in einem gleichen Halbleiterchip in modernen elektronischen Anwendungen anzutreffen. Bestehende Verfahren erfordern getrennte Lithographievorgänge, um unterschiedliche Barrierenhöhen für unterschiedliche Diodenvorrichtungen zu erreichen. In der vorliegenden Offenbarung wird ein Herstellungsvorgang vorgeschlagen, um eine Vielzahl von Diodenvorrichtungen auf demselben Halbleiterwafer oder -chip herzustellen. Unterschiedliche Dioden mit unterschiedlichen Barrierenhöhen werden während eines gleichen Lithographievorgangs und unter Verwendung einer gleichen Photomaske hergestellt und die Lithographievorgänge, die entsprechend den unterschiedlichen Barrierenhöhen wiederholt werden, die für die Dioden erforderlich sind, werden entsprechend verhindert. Sowohl die Herstellungskosten als auch der Produktionsdurchsatz werden wirksam verbessert.
  • Die 1A bis 1L sind Draufsichten und Querschnittsansichten von Zwischenstufen eines Verfahrens zur Herstellung einer Halbleitervorrichtung 100 gemäß einigen Ausführungsformen. Jede der Figuren umfasst mindestens eine der Teilansichten (A), (B) und (C), wobei die Teilansicht (A) eine Querschnittsansicht des Halbleitervorrichtung 100 über einen Diodenbereich 110 und einen Transistorbereich 120 zeigt und die Teilansichten (B) und (C) eine Draufsicht bzw. eine Querschnittsansicht des Diodenbereichs 110 zeigen. Die Teilansichten (A) und (C) sind entlang der Schnittlinien AA' bzw. BB' der Teilansicht (B) genommen, wobei die Teilansicht (A) ferner den oben erwähnten Transistorbereich 120 umfasst, der in der Teilansicht (B) nicht gezeigt ist. In einigen der nachfolgenden Figuren ist die Teilansicht (C) der Einfachheit halber weggelassen.
  • Bezugnehmend auf 1A wird ein Substrat 102 bereitgestellt oder erhalten. Das Substrat 102 umfasst ein Halbleitermaterial wie Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Galliumarsenid oder dergleichen. Alternativ umfasst das Substrat 102 einen Verbindungshalbleiter, der Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid oder Kombinationen davon umfasst. In weiteren Alternativen kann das Substrat 102 eine dotierte Epitaxieschicht, eine Gradientenhalbleiterschicht und/oder eine Halbleiterschicht aufweisen, die über einer weiteren Halbleiterschicht eines anderen Typs liegen, wie beispielsweise eine Siliziumschicht auf einer Silizium-Germanium-Schicht. Das Substrat 102 kann mit einem n-Dotierstoff wie Arsen, Phosphor oder dergleichen dotiert sein oder kann mit einem p-Dotierstoff wie Bor oder dergleichen dotiert sein.
  • Als Nächstes werden Isolationsstrukturen 104 auf dem Substrat 102 ausgebildet. Die Isolationsstrukturen 104 werden sowohl in dem Diodenbereich 110 als auch in dem Transistorbereich 120 ausgebildet. Wie in der Teilansicht (A) gezeigt, ist der Diodenbereich 110 durch die Isolationsstrukturen 104 in mehrere Zonen unterteilt, d. h. eine Anodenzone 110A, zwei Bulk-Zonen 110B und zwei Kathodenzonen 110C. Die Anodenzone 110A, die Bulk-Zonen 110B und die Kathodenzonen 110C sind durch die Isolationsstrukturen 104 in der Nähe einer oberen Fläche 103 der Halbleitervorrichtung 100 getrennt und umschlossen. Die Isolationsstrukturen 104 können aus einer flachen Grabenisolation (STI) oder einer lokalen Oxidation von Silizium (LOCOS) bestehen. Als ein beispielhafter Vorgang zum Herstellen der Isolationsstrukturen 104 werden anfänglich mehrere Gräben durch einen Ätzvorgang ausgebildet, z. B. ein Trockenätzen, ein Nassätzen, einen reaktiven Ionenätz- (RIE) -Vorgang oder dergleichen. Als nächstes werden Isolationsmaterialien in die Gräben gefüllt, um die Isolationsstrukturen 104 auszubilden. Die Isolationsmaterialien können aus elektrisch isolierenden Materialien wie Dielektrika ausgebildet sein. In einigen Ausführungsformen sind die Isolationsstrukturen 104 aus Oxid, Nitrid, Oxynitrid, Siliziumdioxid, stickstoffhaltigem Oxid, stickstoffdotiertem Oxid, Siliziumoxynitrid, Polymer oder dergleichen ausgebildet. Das Dielektrikum kann unter Verwendung eines geeigneten Prozesses wie chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), thermischer Oxidation, UV-Ozonoxidation oder Kombinationen davon ausgebildet werden. In einigen Ausführungsformen kann ein Planarisierungsvorgang wie z. B. Schleifen oder chemisch-mechanische Planarisierungs- (CMP) -Prozesse verwendet werden, um überschüssiges Material der Isolationsstrukturen 104 zu entfernen und die oberen Flächen der Isolationsstrukturen 104 mit dem Substrat 102 einzuebnen.
  • Bezugnehmend auf 1B werden Wannenbereiche 106 und 108 in dem Diodenbereich 110 ausgebildet. Ferner wird ein Wannenbereich 152 in dem Transistorbereich 120 ausgebildet. In einer Ausführungsform deckt der Wannenbereich 106 die Anodenzone 110A, die Kathodenzonen 110C und den Bereich unter der Isolationsstruktur 104 ab. Der Wannenbereich 108 deckt die Bulk-Zone 110B ab. Ähnlich wird der Wannenbereich 152 in dem Transistorbereich 120 ausgebildet. Die Wannenbereiche 106, 108 und 152 können durch Implantieren von Dotierstoffen durch einen oder mehrere Ionenimplantationsvorgänge 105 ausgebildet werden. Ionen oder Dotierstoffe werden in gewünschte Bereiche der oberen Fläche 103 des Substrats 102 implantiert. In einigen Ausführungsformen kann eine Maske verwendet werden, um zu ermöglichen, dass nur die gewünschten Abschnitte Dotierstoffe erhalten. In den vorliegenden Ausführungsformen sind die Wannenbereiche 106, 108 und 152 benachbart zu den Isolationsstrukturen 104. In einigen Ausführungsformen sind die Wannenbereiche 106, 108 und 152 bei Betrachtung von oben von den Isolationsstrukturen 104 umgeben, wie in der Teilansicht (A) gezeigt. In der gezeigten Ausführungsform sind die benachbarten Wannenbereiche 106 und 108 in der Nähe der oberen Fläche 103 durch mindestens eine Isolationsstruktur 104 getrennt und stoßen auf einem niedrigeren Niveau als dem der Isolationsstrukturen 104 aneinander.
  • Bezugnehmend auf 1C wird eine Photomaske 122 über der Halbleitervorrichtung 100 angeordnet. Die Photomaske 122 wird zum Strukturieren des Wannenbereichs 106 verwendet. In einer Ausführungsform ist die Photomaske 122 so konfiguriert, dass sie den Wannenbereich 106 teilweise freilegt, während der restliche Teil der Halbleitervorrichtung 100 abgedeckt wird. Zum Beispiel werden die Anodenzone 110A und die Kathodenzonen 110C teilweise freigelegt, während die Bulk-Zonen 110B und der Transistorbereich 120 vollständig bedeckt sind. In einer Ausführungsform umfasst die Photomaske 122 Öffnungen, die den Wannenbereich 106 im Wesentlichen überlappen. In einer Ausführungsform können die Öffnungen der Photomaske 122 hohle Abschnitte sein oder aus relativ transparenten Materialien ausgebildet sein. Der Anteil des Wannenbereichs 106, der freigelegt wird, kann durch verschiedene Entwurfsparameter der Öffnungen der Photomaske 122 gesteuert werden. In dem gezeigten Beispiel umfasst die Photomaske 122 eine Mehrzahl von Streifen 122A über dem Wannenbereich 106. Die Streifen 122A wirken als Masken, um zu verhindern, dass Ionen in den Wannenbereich 106 implantiert werden, und können aneinander anstoßen, wenn keine Freilegungslücken vorhanden ist. Um eine Ionenimplantation durchzuführen, werden streifenartige Öffnungen 122B zwischen den Streifen 122A ausgebildet und ermöglichen den Durchtritt von Ionen. In einer Ausführungsform sind die Streifen 122A in einer parallelen Weise angeordnet. Folglich sind die streifenförmigen Öffnungen 122B auch als parallele Streifen oder Schlitze ausgebildet. In einer Ausführungsform verlaufen die streifenartigen Öffnungen 122B oder die Streifen 122A über die Isolationsstrukturen 104 zwischen der Anodenzone 110A und der Kathodenzonen 110C. Jeder der Streifen 122A hat eine Breite W1. Ein Abstand S1 zwischen benachbarten verdünnten Streifen 122A ist als die Größe jeder der streifenartigen Öffnungen oder Schlitze 122B definiert. In einer Ausführungsform bestimmt das Verhältnis des Abstands S1 zu der Breite W1, d. h. S1/W1, oder das Größenverhältnis S1:W1, ein Freilegungs-Öffnungsverhältnis (äquivalent zu dem Größenverhältnis S1:W1) der Photomaske 122. Zum Beispiel bedeutet ein Verhältnis von o % (oder ein Größenverhältnis 0:1), dass keine Öffnung vorhanden ist, während ein Verhältnis von 100 % (oder S1:W1 = 1:1) eine halboffene Photomaske über dem Wannenbereich 106 impliziert. In einer Ausführungsform liegt das Freilegungs-Öffnungsverhältnis zwischen etwa 33,3 % (d. h. S1:W1 = 1:3) und etwa 300 % (d. h. S1:W1 = 3:1), um bei dem unten beschriebenen Wärmebudget ein wünschenswertes Diffusionsverhalten zu erhalten. In einer Ausführungsform wird der Streifen 122A als ein Abstand zwischen den Schlitzen 122B betrachtet. In einer Ausführungsform wird die Breite W1 der Streifen 122A als eine Abstandsbreite zwischen den Schlitzen 122B betrachtet.
  • In einer Ausführungsform ist das Freilegungs-Öffnungsverhältnis als ein Verhältnis zwischen einer summierten Fläche der Öffnungen 122B, die den freiliegenden Wannenbereich 106 überlappen, und einer Gesamtfläche der Abdeckungsbereiche 122A definiert, die den Wannenbereich 106 überlappen. Ein Flächenverhältnis von o % oder ein Flächenquotient (0:1) bedeuten, dass keine Öffnung vorhanden ist, während ein Flächenverhältnis von 100 % oder ein Flächen-Größenverhältnis von (1:1) eine halboffene Photomaske über dem Wannenbereich 106 implizieren. In einer Ausführungsform liegt das Größenverhältnis der Fläche der Öffnungen 122B zu dem der Abdeckungsbereiche 122A zwischen etwa 1:3 und etwa 3:1. Wenn unterschiedliche Dioden mit unterschiedlichen Freilegungs-Öffnungsverhältnissen in der gleichen Photomaske 122 hergestellt werden, können unter der Annahme, dass alle Wannenbereiche eine gleiche Fläche haben, mehrere Wannenbereiche wie der Wannenbereich 106 unter identischen Implantationsbedingungen, etwa der gleichen Implantationsdosis, unterschiedliche Mengen von Implantationsdotierstoffen erhalten. Variierende Dotierungskonzentrationen in unterschiedlichen Wannenbereichen können durch geeignete Glättungsvorgänge erreicht werden, um die Dotierungskonzentration in den Wannenbereichen auszugleichen. Unterschiedliche Formen und eine unterschiedliche Anzahl der Öffnungen 122B der Photomaske 122 sind möglich und liegen innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
  • Anschließend wird ein Ionenimplantationsvorgang 107 an der Halbleitervorrichtung 100 durchgeführt. Die Halbleitervorrichtung 100 nach dem Erhalten des Ionenimplantationsvorgangs 107 ist in 1D gezeigt. Ionen werden in den Wannenbereich 106 durch die Öffnungen 122B der Photomaske 122 implantiert. Ein implantierter erster Abschnitt 112B (schraffiert gekennzeichnet) wird in dem Wannenbereich 106 durch den Ionenimplantationsvorgang 107 ausgebildet. Der erste Abschnitt 112B folgt im Wesentlichen der Struktur der Lücken 122B der Photomaske 122. Der erste Abschnitt 112B weist eine streifenartige Struktur auf, die mit der Anodenzone 110A und den Kathodenzonen 110C überlappt, und die streifenartige Struktur folgt der Freilegungsstruktur der Photomaske 122. Wie in den Teilansichten (B) und (C) zu sehen ist, wird ein zweiter Abschnitt 112A zwischen den Streifen des ersten Abschnitts 112B in dem Wannenbereich 106 undotiert belassen. Der zweite Abschnitt 112A folgt im Wesentlichen dem Muster der Streifenstruktur 122A der Photomaske 122. In dem gezeigten Beispiel, wie in der Teilansicht (A) gezeigt, hat der erste Abschnitt 112B eine Dotierungstiefe, die niedriger als die Tiefe des Wannenbereichs 106 ist. In einer Ausführungsform hat der erste Abschnitt 112B eine Tiefe, die niedriger als die Tiefe der Isolationsstruktur 104 ist. In einer Ausführungsform hat der erste Abschnitt 112B ein im Wesentlichen gleichmäßiges Dotierungsprofil über jeden der Streifen des zweiten Abschnitts 112A. In einer Ausführungsform sind die Streifen des zweiten Abschnitts 112A als Ergebnis des Ionenimplantationsvorgangs 107 im Wesentlichen frei von implantierten Ionen des ersten Abschnitts 112B.
  • Immer noch bezugnehmend auf 1D kann jeder der Wannenbereiche 106 und 152 Dotierstoffe eines ersten Leitfähigkeitstyps (zum Beispiel des n-Typs) wie etwa Phosphor oder dergleichen umfassen. Der Wannenbereich 108 kann Dotierstoffe eines zweiten Leitfähigkeitstyps (zum Beispiel des p-Typs) wie etwa Bor oder dergleichen umfassen. In einigen Ausführungsformen kann der Leitfähigkeitstyp der Wannenbereiche 106, 108 oder 152 identisch oder entgegengesetzt zu dem Leitfähigkeitstyp des Substrats 102 sein. Zum Beispiel können das Substrat 102 und der Wannenbereich 108 vom p-Typ sein, während die Wannenbereiche 106 und 152 vom n-Typ sein können. In einer Ausführungsform weisen die implantierten Ionen der Ionenimplantation 107 den ersten Leitfähigkeitstyp oder den zweiten Leitfähigkeitstyp auf. In einer Ausführungsform liegt die Dosis der Ionenimplantation 107 zwischen etwa 1E13 Atomen/cm2 und etwa 1E15 Atomen/cm2. In einer Ausführungsform liegt die Dosis der Ionenimplantation 107 zwischen etwa 1E14 Atomen/cm2 und etwa 1E15 Atomen/cm2. In einer Ausführungsform liegt die Energieleistung des Ionenimplantationsvorgangs 107 zwischen etwa 5 und etwa 30 keV für einen p-Dotierstoff und liegt zwischen etwa 5 und 50 keV für einen n-Dotierstoff.
  • Die Menge der implantierten Ionen, die für eine gegebene gleichförmige Implantationsquelle von dem ersten Abschnitt 112B erhalten wird, wird durch das Verhältnis der Fläche der Öffnungen 122B zu der des Wannenbereichs 106 bestimmt, die durch die obere Fläche 103 freigelegt ist. Eine Schottky-Diode (z. B. der Diodenbereich 110) kann einen Heteroübergang aufweisen, der von einem Anodenanschluss (z. B. der Anodenzone 110A) aus einem metallischen Material und einem Kathodenanschluss (z. B. der Kathodenzone 110C) aus einer Halbleiterschicht (z. B. der ersten dotierten Schicht 112 in 1E) in einem Wannenbereich (z. B. dem Wannenbereich 106) gebildet wird. Die Barrierenhöhe der Schottky-Diode wird sowohl durch den Leitfähigkeitstyp als auch die Dotierungskonzentration der Halbleiterschicht bestimmt. Wenn Ionen des gleichen Leitfähigkeitstyps für den ersten Abschnitt 112B und den Wannenbereich 106 ausgewählt werden, wie z. B. ein n-Dotierstoff, führt eine höhere Dotierungskonzentration zu einer niedrigeren Barrierenhöhe. Im Gegensatz dazu führt die Verwendung von Implantations-Ionen von entgegengesetzten Leitfähigkeitstypen für den ersten Abschnitt 112B und den Wannenbereich 106 zu einer größeren Barrierenhöhe, wenn die Dotierungskonzentration zunimmt.
  • Bezugnehmend auf 1E wird ein thermischer Vorgang 109 an dem Substrat 102 durchgeführt. Der thermische Vorgang 109 kann einen Tempervorgang umfassen, wie zum Beispiel ein Ofenglühen, ein schnelles thermisches Tempern (RTA) oder dergleichen. Durch den thermischen Vorgang 109 werden Ionen in dem ersten Abschnitt 112B ausgetrieben und diffundieren in den benachbarten zweiten Abschnitt 112A. Die Dotierungskonzentration in dem ersten Abschnitt 112B verringert sich während der Ionendiffusion und die Dotierungskonzentration des zweiten Abschnitts 112A erhöht sich entsprechend. So wird ein zusammenhängender erster dotierter Bereich 112 ausgebildet, über den aufgrund der Ionendiffusion eine im Wesentlichen gleichförmige Dotierungskonzentration erreicht wird. In einer Ausführungsform wird der erste dotierte Bereich 112 auf der oberen Fläche 103 der Anodenzone 110A und der Kathodenzonen 110C ausgebildet. Die letztendliche Diffusionsleistung der implantierten Ionen wird zumindest durch die anfängliche Dotierungskonzentration des ersten Abschnitts 112B und die Abmessungen der Lücken 122B der Photomaske 122 bestimmt. Der Diffusionsabstand der Ionen kann durch das thermische Budget des thermischen Vorgangs 109 und die verwendete Dotierstoffspezies gesteuert werden. In einem Beispiel kann für die Diffusionsabstände der üblicherweise verwendeten Dotierstoffe unter denselben thermischen Bedingungen Bor > Phosphor > Arsen gelten. In einer Ausführungsform hat der thermische Vorgang 109 ein thermisches Budget einer Erwärmungstemperatur zwischen etwa 1000 °C und etwa 1100 °C für eine Dauer zwischen etwa 5 Sekunden und etwa 20 Sekunden. In einigen Beispielen mit einer Streifenform der Lücken 122B wird die letztendliche Dotierungskonzentration durch das Freilegungs-Öffnungsverhältnis S1/W1 in 1C gesteuert. In einer Ausführungsform ist der Abstand S1 nicht größer als etwa 0,5 µm.
  • Wie zuvor beschrieben, wird die Qualität des ersten dotierten Bereichs 112 durch die Diffusionsleistung der Ionen zwischen dem ersten Abschnitt 112B und dem zweiten Abschnitt 112A bestimmt. Daher ist es erforderlich, den Diffusionsabstand zu berücksichtigen, der von dem thermischen Budget und der Dotierstoffart abhängt. Unter der Annahme, dass der mittlere Ionendiffusionsabstand L ist, würde die maximale Größe der Breite W1 um 2L herum ausgelegt werden, so dass die am Rand des ersten Abschnitts 112B liegenden Ionen durch Diffusion die Mitte des zweiten Abschnitts 112A erreichen und einen ersten dotierten Bereich 112 ohne eine dotierstofffreie Fläche ausbilden können. In ähnlicher Weise würde die maximale Länge des Abstands S1 etwa 2L betragen, so dass die von dem thermischen Vorgang 109 getriebenen Ionen den ersten Abschnitt 112B verlassen und den benachbarten Streifen des zweiten Abschnitts 112A erreichen könnten. Der erste dotierte Bereich 112 wird so mit einem im Wesentlichen gleichmäßigen Dotierungsprofil erhalten.
  • In einer Ausführungsform, die ein thermisches Budget vorsieht, das einen durchschnittlichen Diffusionsabstand von L für Dotierstoffe am Rand des ersten Abschnitts 112B erlaubt, liegt ein Bereich des Freilegungs-Öffnungsverhältnisses S1:W1 zwischen etwa 33,3 % (d. h. S1:W1 = 1:3) und etwa 300 % (d. h. S1:W1 = 3:1). In einer Ausführungsform ist ein Freilegungs-Öffnungsverhältnis definiert als ein Verhältnis der Implantations-Öffnungsbreite S1 zu der aufsummierten Breite der Breite S1 und des nicht implantierten Streifens W1, d. h. S1:(S1 + W1). In einer Ausführungsform wird das Freilegungs-Öffnungsverhältnis S1:(S1 + W1) zwischen etwa 25 % und etwa 75 % bestimmt, um das gewünschte Diffusionsergebnis zu erhalten.
  • Die 1F und 1G zeigen ein Ausbilden von Transistoren in dem Transistorbereich 120. In der vorliegenden Ausführungsform ist nur ein Transistor 150 gezeigt. Eine beliebige Anzahl von Transistoren oder anderen aktiven/passiven Vorrichtungen liegt jedoch innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Bezugnehmend auf 1F wird zunächst eine Gateschicht 154 auf der oberen Fläche 103 ausgebildet. Die Gateschicht 154 kann leitfähige Materialien wie Polysilizium oder metallische Materialien umfassen. In einigen Ausführungsformen kann das metallische Material Wolfram (W), Titannitrid (TiN), Tantal (Ta) oder Verbindungen davon umfassen. Andere üblicherweise verwendete Metalle, die in dem leitfähigen Material verwendet werden können, umfassen Nickel (Ni) und Gold (Au). Ferner kann die Gateschicht 154 durch einen Vorgang wie CVD, PVD, Sputtern oder dergleichen ausgebildet werden. In einer Ausführungsform wird ein thermischer Vorgang 111 an dem Substrat 102 durchgeführt, um die Seitenwandoberfläche der Gateschicht 154 zu behandeln. Der thermische Vorgang 111 kann einen Tempervorgang umfassen, wie zum Beispiel ein Ofenglühen, ein schnelles thermisches Tempern (RTA) oder dergleichen. Die Betriebsparameter des thermischen Vorgangs 111 können denen des thermischen Vorgangs 109 ähneln. Um in einer Ausführungsform die Seitenwandoberfläche der Gateschicht 154 zu behandeln, weist der thermische Vorgang 111 ein thermisches Budget einer Erwärmungstemperatur zwischen etwa 750 °C und etwa 900 °C für eine Dauer zwischen etwa 10 Minuten und etwa 60 Minuten auf.
  • Als nächstes werden zwei leicht dotierte Bereiche (oder leicht dotierte Drains, LDD) 158 in dem Wannenbereich 152 zwischen der Gateschicht 154 und den Isolationsstrukturen 104 ausgebildet. Die leicht dotierten Bereiche 158 können unter Verwendung eines Ionenimplantationsvorgangs ähnlich dem Vorgang 107 ausgebildet werden, während einige Implantationsparameter, wie beispielsweise die Dotierungskonzentration, geändert werden können. In einer Ausführungsform weisen die leicht dotierten Bereiche 158 einen Leitfähigkeitstyp auf, der gleich oder verschieden von dem des Wannenbereichs 152 ist. In einer Ausführungsform wird der thermische Vorgang 111 erneut verwendet, um die leicht dotierten Bereiche 158 nach der Ausbildung der leicht dotierten Bereiche 158 zu behandeln. Die Betriebsparameter des thermischen Vorgangs 111 können denen ähneln, die für den thermischen Vorgang 109 verwendet werden. Um in einer Ausführungsform die leicht dotierten Bereiche 158 zu aktivieren, hat der thermische Vorgang 111 ein thermisches Budget einer Erwärmungstemperatur zwischen etwa 700 °C und etwa 800 °C für eine Dauer zwischen etwa 30 Minuten und etwa 90 Minuten.
  • In einer Ausführungsform wird eine Gatedielektrikumsschicht (nicht getrennt gezeigt) zwischen der Gateschicht 154 und dem Substrat 102 ausgebildet. Die Gatedielektrikumsschicht kann aus Dielektrika wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, High-k-Dielektrika oder dergleichen ausgebildet sein. Das High-k-Material kann aus Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikat, Zirkoniumaluminat, Hafniumoxid oder Kombinationen davon ausgewählt sein. Die Gatedielektrikumsschicht kann durch irgendein geeignetes Verfahren ausgebildet werden, wie etwa CVD, PVD, ALD, plasmaunterstützte CVD (PECVD), hochdichte Plasma-CVD (HDPCVD), Niederdruck-CVD (LPCVD) oder dergleichen.
  • Anschließend werden, wie in 1G gezeigt, Abstandshalter 156 an einer Seitenwand der Gateschicht 154 ausgebildet. In einer Ausführungsform sind die Abstandshalter 156 aus einem Dielektrikum wie Oxid, Oxynitrid, Nitrid, stickstoffhaltigem Oxid, stickstoffdotiertem Oxid oder Siliziumoxynitrid ausgebildet. Die Abstandshalter 156 können durch Abscheiden eines deckenden Dielektrikums, das das Gatematerial 154 und die obere Fläche 103 bedeckt, gefolgt von einem Ätzvorgang zum Entfernen der horizontalen Abschnitte des Dielektrikums ausgebildet werden.
  • Bezugnehmend auf 1H wird ein Ionenimplantationsvorgang 115 an den Kathodenzonen 110C des Diodenbereichs 110 durchgeführt. In einer Ausführungsform wird eine weitere Photomaske (nicht getrennt gezeigt) verwendet, um nur die Kathodenzonen 110C freizulegen, während die verbleibenden Abschnitte der Halbleitervorrichtung 100 bedeckt werden. Entsprechend werden in den jeweiligen Kathodenzonen 110C zwei zweite dotierte Bereiche 116 ausgebildet. In einer Ausführungsform wird der zweite dotierte Bereich 116 verwendet, um die elektrischen Eigenschaften der Kathodenzonen 110C zu verbessern und die Kathodenzonen 110C mit einem Kathodenanschluss leitfähig zu koppeln. In einer Ausführungsform stellt der Ionenimplantationsvorgang 115 eine im Wesentlichen einheitliche Konzentration über jede der Kathodenzonen 110C bereit, z. B. unter Verwendung einer Photomaske mit einem Freilegungs-Öffnungsverhältnis von 100 %. Der zweite dotierte Bereich 116 weist einen Leitfähigkeitstyp auf, der gleich demjenigen ist, der in dem Wannenbereich 106 verwendet wird, wie z. B. einen n-Dotierstoff. In einer Ausführungsform weist der Implantationsvorgang 115 von Arsen-Dotierstoffen eine Dosis zwischen etwa 1E15 Atome/cm2 und etwa 6E15 Atome/cm2 mit einer Energieleistung zwischen etwa 10 keV und 30 keV auf. In einer Ausführungsform weist der Implantationsvorgang 115 von Phosphor-Dotierstoffen eine Dotierungskonzentration zwischen etwa 5E13 Atome/cm3 und etwa 5E14 Atome/cm3 mit einer Energieleistung zwischen etwa 10 keV und 60 keV auf. In einer Ausführungsform werden die Kathodenzonen 110C einem thermischen Vorgang unterzogen, um die Ionen zu aktivieren und das Implantationsprofil gleichmäßiger zu machen. Ein solcher thermischer Vorgang kann einen Tempervorgang, wie zum Beispiel ein Ofenglühen, ein schnelles thermisches Tempern (RTA) oder dergleichen umfassen. In einer Ausführungsform wird der thermische Vorgang 109 nach der Ausbildung der zweiten dotierten Bereiche 116 durchgeführt. In einer Ausführungsform wird der thermische Vorgang 109 wiederholt, nachdem die zweiten dotierten Bereiche 116 fertiggestellt sind.
  • Bezugnehmend auf 1I wird ein Ionenimplantationsvorgang 117 an den Bulk-Zonen 110B des Diodenbereichs 110 durchgeführt. In einer Ausführungsform wird noch eine weitere Photomaske (nicht getrennt gezeigt) verwendet, um nur die Bulk-Zonen 110B freizulegen, während die verbleibenden Abschnitte der Halbleitervorrichtung 100 bedeckt werden. Zwei dritte dotierte Bereiche 118 werden dementsprechend auf den jeweiligen Bulk-Zonen 110B ausgebildet. In einer Ausführungsform wird der dritte dotierte Bereich 118 verwendet, um elektrische Eigenschaften der Bulk-Zonen 110B zu verbessern und die Bulk-Zonen 110B mit einem Bulk-Anschluss leitfähig zu koppeln. In einer Ausführungsform stellt der Ionenimplantationsvorgang 117 eine im Wesentlichen einheitliche Konzentration über jede der Bulk-Zonen 110B bereit, z. B. unter Verwendung einer Photomaske mit einem Freilegungs-Öffnungsverhältnis von 100 %. In einer Ausführungsform weist die dritte dotierte Schicht 118 einen Leitfähigkeitstyp auf, der gleich dem des Wannenbereichs 108 ist, wie zum Beispiel einen p-Dotierstoff. In einer Ausführungsform weist der Implantationsvorgang 117 von Bor-Dotierstoffen eine Dosis zwischen etwa 1E15 Atomen/cm2 und etwa 6E15 Atomen/cm2 mit einer Energieleistung zwischen etwa 3 keV und 30 keV auf. In einer Ausführungsform wird die Bulk-Zone 110B einem thermischen Vorgang 131 unterzogen, um die Ionen zu aktivieren und das Implantationsprofil gleichmäßiger zu machen. Der thermische Vorgang 131 kann einen Tempervorgang auf dem Substrat 102 umfassen, wie zum Beispiel ein Ofenglühen, ein schnelles thermisches Tempern (RTA) oder dergleichen. In einer Ausführungsform weist der thermische Vorgang 131 zum Aktivieren des dritten dotierten Bereichs, der auf die Gesamtheit des Substrats 102 angewendet wird, ein thermisches Budget einer Erwärmungstemperatur zwischen etwa 1000 °C und etwa 1100 °C für eine Dauer zwischen etwa 5 Sekunden und etwa 20 Sekunden auf.
  • In einer Ausführungsform wird ein vierter dotierter Bereich 119 an einer Peripherie der Anodenzone 110A ausgebildet. Der vierte dotierte Bereich 119 kann während der Ausbildung der dritten dotierten Bereiche 118 ausgebildet werden (eine Modifikation der Photomaske kann zur Ausbildung des vierten dotierten Bereichs 119 erforderlich sein, die die Ausbildung der dritten dotierten Bereiche 118 begleitet). Der vierte dotierte Bereich 119 kann verwendet werden, um das Ausmaß an Leckstrom des ersten dotierten Bereichs 112 an den Rändern zu verringern. In einer Ausführungsform ist der vierte dotierte Bereich 119 auf der oberen Fläche 103 ausgebildet. In einer Ausführungsform hat der vierte dotierte Bereich 119 eine Tiefe, die kleiner als die des ersten dotierten Bereichs 112 ist. In einer Ausführungsform weist der vierte dotierte Bereich 119 einen Leitfähigkeitstyp auf, der dem Leitfähigkeitstyp des Wannenbereichs 106 entgegengesetzt ist.
  • In 1J werden zwei Source/Drain-Bereiche 160 in dem Wannenbereich 152 zwischen den Isolationsstrukturen 104 und der Gateschicht 154 ausgebildet. Die Source/Drain-Bereiche 160 können durch einen Ionenimplantationsvorgang ausgebildet werden. In einer Ausführungsform werden die Source/Drain-Bereiche 160 mit der Gateschicht 154 und den Isolationsstrukturen 104 als Implantationsmasken ausgebildet. In einigen Ausführungsformen haben die Source/Drain-Bereiche 160 einen Leitfähigkeitstyp, wie etwa den n-Typ, der entgegengesetzt zu dem Leitfähigkeitstyp des Wannenbereichs 152 ist. Die Source/Drain-Bereiche 160 können mit ihrer oberen Fläche im Wesentlichen auf gleicher Höhe mit der oberen Fläche 103 ausgebildet sein. Alternativ kann auch eine erhöhte Source/Drain-Struktur verwendet werden. In einer Ausführungsform werden die Source/Drain-Bereiche 160 einem thermischen Vorgang 133 ausgesetzt, um die implantierten Ionen zu aktivieren und das Implantationsprofil gleichmäßiger zu machen. Der thermische Vorgang 133 kann einen Tempervorgang auf dem Substrat 102 umfassen, wie zum Beispiel ein Ofenglühen, ein schnelles thermisches Tempern (RTA) oder dergleichen. Um in einer Ausführungsform die Source/Drain-Bereiche 160 zu aktivieren, weist der thermische Vorgang 133 ein thermisches Budget einer Erwärmungstemperatur zwischen etwa 1000 °C und etwa 1100 °C für eine Dauer zwischen etwa 5 Sekunden und etwa 20 Sekunden auf.
  • Wie zuvor beschrieben, können während der Herstellungsvorgänge des Transistors 150 ein oder mehrere thermische Vorgänge (z. B. die Vorgänge 111, 131 und 133) verwendet werden, um die Ionen der leicht dotierten Bereiche 158 und der Source/Drain-Bereiche 160 zu aktivieren und bessere Dotierungsprofile zu erreichen. Zudem können solche thermischen Vorgänge nach dem thermischen Vorgang 109 gleichzeitig auf den ersten dotierten Bereich 112, die zweiten dotierten Bereiche 116 oder die dritten dotierten Bereiche 118 angewendet werden. In einer Ausführungsform wird der erste dotierte Bereich 112, der durch Ionendiffusion zwischen dem ersten Abschnitt 112B und dem zweiten Abschnitt 112A ausgebildet wird, durch mehrere thermische Vorgänge erhalten, wie oben beschrieben ist. Während der Herstellungsverfahren der Halbleitervorrichtung 100 könnte ein berechnetes thermisches Budget, das in mehreren thermischen Vorgängen zum Erwärmen vorhandener Merkmale entweder im Diodenbereich 110 oder im Transistorbereich 120 implementiert wird, die implantierten Ionen im ersten Abschnitt 112B des ersten dotierten Bereichs 112 insgesamt mit ausreichend Wärmeenergie versorgen, um in seine benachbarten Bereiche zu diffundieren, beispielsweise den zweiten Abschnitt 112A des ersten dotierten Bereichs 120. Solange das thermische Gesamtbudget wie zuvor beschrieben erreicht wird, müssen zusätzliche Tempervorgänge oder eine verlängerte Temperdauer die endgültige Qualität des ersten dotierten Bereichs 112 nicht beeinflussen. In einer Ausführungsform werden die thermischen Vorgänge zum Beispiel durch Erwärmen der Gesamtheit des Halbleitervorrichtung 100 oder des Substrats 102 durchgeführt. Ein solcher thermischer Vorgang bewirkt, dass die meisten der dotierten Bereiche zur gleichen Zeit erwärmt werden. Als ein Ergebnis kann die Leistungsfähigkeit des ersten dotierten Bereichs 112, der zweiten dotierten Bereiche 116 oder der dritten Bereiche 118 in einer sparsamen Weise durch die mehreren thermischen Vorgänge verbessert werden.
  • Anschließend wird eine leitfähige Schicht 124 auf dem Diodenbereich 110 und dem Transistorbereich 120 ausgebildet, wie in 1K gezeigt ist. Insbesondere wird die leitfähige Schicht 124 auf der Anodenzone 110A, den Kathodenzonen 110C und der Bulk-Zone 110B des Diodenbereichs 110 ausgebildet. Die leitfähige Schicht 124 wird auch auf den Source/Drain-Bereichen 160 des Transistors 150 ausgebildet. In einer Ausführungsform ist die leitfähige Schicht 124 eine metallhaltige leitfähige Schicht, z. B. eine Silizidschicht. In einer Ausführungsform wirkt die leitfähige Schicht 124 als ein Anodenmaterial in der Anodenzone 110A der Schottky-Diode. In einer Ausführungsform grenzt die leitfähige Schicht 124 an den ersten dotierten Bereich 112 an, der als die Halbleiterschicht wirkt, wodurch eine Schottky-Barrieren-Grenzfläche zwischen der leitfähigen Schicht 124 und dem ersten dotierten Bereich 112 gebildet wird. Entsprechend wird an der Grenzfläche eine Barrierenhöhe festgelegt. In einer Ausführungsform wird die leitfähige Schicht 124 verwendet, um einen Kontakt mit verringertem Widerstand zwischen einer nachfolgend ausgebildeten leitfähigen Durchkontaktierung und darunter liegenden Schichten (wie den zweiten dotierten Bereichen 116, den dritten dotierten Bereichen 118 oder den Source/Drain-Bereichen 160) bereitzustellen.
  • Wenn eine Silizidschicht als die leitfähige Schicht 124 ausgewählt wird, können die Silizidschichten 124 aus Wolframsilizid, Titansilizid, Kobaltsilizid, Nickelsilizid und dergleichen ausgebildet sein. Im Beispiel von Wolframsilizid wird die Silizidschicht durch Reaktion von Wolframfluorid (WF6) mit Silan (SiH4) ausgebildet. Alternativ kann die Silizidschicht durch Abscheiden einer Schicht eines ausgewählten Metalls über dem Siliziumabschnitt der oben erwähnten dotierten Bereiche gefolgt von einem Tempervorgang, um die Silizidierung des ausgewählten Metalls zu erleichtern, ausgebildet werden. In einigen Ausführungsformen können Teile der Metallschicht, die nicht mit dem Silizium reagieren, entfernt werden.
  • Bezugnehmend auf 1L wird ein Zwischenschichtdielektrikum (ILD) 138 über dem Substrat 102 ausgebildet. Das ILD 138 kann mit einer Vielzahl von Dielektrika ausgebildet sein und kann zum Beispiel aus Oxid, Oxynitrid, Siliziumnitrid, stickstoffhaltigem Oxid, stickstoffdotiertem Oxid, Siliziumoxynitrid, Polymer oder dergleichen bestehen. Das ILD 138 kann durch ein beliebiges geeignetes Verfahren wie CVD, PVD, Rotationsbeschichtung oder dergleichen ausgebildet werden.
  • In dem ILD 138 werden mehrere leitfähige Durchkontaktierungen ausgebildet. Eine oder mehrere leitfähige Durchkontaktierungen 132, die über der Anodenzone 110A ausgebildet werden, koppeln die leitfähige Schicht 124 auf der Anodenzone 110A elektrisch mit einem Anodenanschluss (nicht getrennt gezeigt). Leitfähige Durchkontaktierungen 134, die über den Kathodenzonen 110C ausgebildet werden, koppeln die Kathodenzonen 110C elektrisch mit einem Kathodenanschluss (nicht getrennt gezeigt). Außerdem koppeln leitfähige Durchkontaktierungen 136, die über den Bulk-Zonen 110B ausgebildet werden, die Bulk-Zonen 110B elektrisch mit einem Bulk-Anschluss (nicht getrennt gezeigt). Zusätzlich wird, obwohl nicht gezeigt, jeder der Source/Drain-Bereiche 160 elektrisch mit einer entsprechenden leitfähigen Durchkontaktierung gekoppelt. Die leitfähigen Durchkontaktierungen 132, 134 und 136 können durch Ausbilden von Vertiefungen durch das ILD 138 durch einen Ätzvorgang ausgebildet werden. Ein leitfähiges Material kann in die Vertiefungen gefüllt werden, um mit den darunter liegenden Strukturen (z. B. die dotierten Bereiche 112, 116, 118 oder 160) elektrisch verbunden zu werden. Das leitfähige Material der leitfähigen Durchkontaktierungen 132, 134 und 136 kann, ohne darauf beschränkt zu sein, Titan, Tantal, Titannitrid, Tantalnitrid, Kupfer, Kupferlegierungen, Nickel, Zinn, Gold oder Kombinationen davon umfassen.
  • Sobald die leitfähigen Durchkontaktierungen 132, 134 und 136 an Ort und Stelle sind, werden mehrere Kontakt-Pads 172 darauf ausgebildet. Jeder der Kontakt-Pads 172 kann eine Breite aufweisen, die größer als die der jeweiligen leitfähigen Durchkontaktierungen 132, 134 und 136 ist. In einigen Ausführungsformen sind die Kontakt-Pads 172 über dem ILD 138 angeordnet. Anschließend wird eine Verbindungsstruktur 170 über dem ILD 138 und den Kontakt-Pads 172 ausgebildet. Die Verbindungsstruktur 170 ist so konfiguriert, dass sie das Substrat 102 mit darüber liegenden Merkmalen durch die Kontakt-Pads 172 elektrisch koppelt. Die Verbindungsstruktur 170 kann mehrere Metallschichten 176 umfassen. Jede der Metallschichten 176 kann horizontale leitfähige Drähte und vertikale Metalldurchkontaktierungen umfassen, wobei die horizontalen Metallleitungen elektrisch mit benachbarten darüber liegenden oder darunter liegenden horizontalen Metallleitungen durch mindestens eine vertikale Metalldurchkontaktierung verbunden sind. Die Metallschichten 176 können leitfähige Materialien wie Nickel, Zinn, Gold, Silber, Legierungen oder Kombinationen davon umfassen.
  • Die Metallschichten 176 sind elektrisch von anderen Komponenten isoliert. Die Isolierung kann durch isolierende Materialien wie etwa ein Dielektrikum 174 erreicht werden. Das Dielektrikum 174 kann aus Oxiden, wie beispielsweise undotiertem Silikatglas (USG), fluoriertem Silikatglas (FSG), Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Low-k-Dielektrika oder dergleichen ausgebildet sein.
  • Die 2A bis 2C sind schematische Draufsichten von Zwischenstufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung 200 gemäß einigen Ausführungsformen. Einige Merkmale in den 2A bis 2C, die Kennzeichnungen mit Bezugszeichen in den 1A bis 1L teilen, zeigen an, dass sich die Merkmale in Materialien oder Herstellungsvorgängen ähneln. Bezugnehmend auf 2A ähnelt die in den Teilansichten (A) und (B) gezeigte Halbleitervorrichtung 200 der in 1C gezeigten Halbleitervorrichtung 100, außer dass die Halbleitervorrichtung 200 ferner einen Diodenbereich 210 benachbart oder beabstandet (nicht gezeigt) zu dem Diodenbereich 110 aufweist. Der Diodenbereich 210 umfasst einen Wannenbereich 206, der an den Diodenbereich 110 durch den Wannenbereich 108 angrenzt. Ferner umfasst der Diodenbereich 210 einen weiteren Wannenbereich 208 in dem Halbleiter 102 auf einer dem Wannenbereich 108 gegenüberliegenden Seite des Wannenbereichs 206. Wie der Diodenbereich 110 umfasst der Diodenbereich 210 eine Anodenzone 210A und zwei Kathodenzonen 210C in dem Wannenbereich 206 sowie eine Bulk-Zone 210B in dem Wannenbereich 208. Eine Photomaske 222 wird verwendet, um beide Wannenbereiche 106 und 206 freizulegen. In einer Ausführungsform umfasst die Photomaske 222 eine Struktur mit einem ersten Freilegungs-Öffnungsverhältnis und eine Struktur mit einem zweiten Freilegungs-Öffnungsverhältnis. Die Struktur mit dem ersten Freilegungs-Öffnungsverhältnis umfasst die erste Mehrzahl von Streifen 122A über dem Wannenbereich 106 und Öffnungen 122B zwischen den Streifen 122A. Ein erstes Freilegungsverhältnis wird durch das Verhältnis der Breite des Streifens 122A und der Breite der Öffnung 122B bestimmt. Die Struktur mit dem zweiten Freilegungs-Öffnungsverhältnis umfasst die zweite Mehrzahl von Streifen 222A, die über dem Wannenbereich 206 angeordnet sind, und Öffnungen 222B zwischen den Streifen 222A, die den Wannenbereich 206 teilweise freilegen. Ein zweites Freilegungsverhältnis wird durch das Verhältnis der Breite des Streifens 222A und der Breite der Öffnung 222B bestimmt.
  • In einer Ausführungsform wird ein Ionenimplantationsvorgang 107, die dem in 1C verwendeten ähnelt, an der Halbleitervorrichtung 200 über die Diodenbereiche 110 und 210 hinweg durchgeführt. In einigen Ausführungsformen werden die Herstellungsvorgänge für die Diodenbereiche 110, wie in den 1A bis 1L gezeigt, ähnlich auf den Diodenbereich 210 der Halbleitervorrichtung 200 angewendet.
  • In einer Ausführungsform umfasst die erste Photomaske 222 mindestens zwei Freilegungs-Öffnungsverhältnisse für die Wannenbereiche 106 und 206. Zum Beispiel können für eine schlitzförmige Struktur in dem Freilegungsöffnungsentwurf die Freilegungs-Öffnungsverhältnisse für die Wannenbereiche 106 und 206 jeweils als S1/W1 und S2/W2 definiert werden. Durch geeignete Einstellung der Öffnungsverhältnisse kann die Halbleitervorrichtung 200 mindestens zwei Diodenvorrichtungen auf einem Wafer aufweisen, die unterschiedliche Barrierenhöhen haben, wobei nur eine einzige Photomaske und ein einziger Ionenimplantationsvorgang verwendet werden.
  • Bezugnehmend auf 2B ist eine weitere Konfiguration der Photomaske 222 mit anderen Öffnungsformen gezeigt. Die Photomaske 222 hat eine Struktur mit einem ersten Freilegungs-Öffnungsverhältnis und eine Struktur mit einem zweiten Freilegungs-Öffnungsverhältnis, die eine Mehrzahl von konzentrischen rechteckigen Ringen 122A und 222A über den Wannenbereichen 106 bzw. 206 umfassen. Lücken 122B und 222B sind ausgebildet, um die Wannenbereiche 106 bzw. 206 freizulegen. Das Freilegungs-Öffnungsverhältnis kann als ein Verhältnis der Fläche der Öffnungen 122B (222B), die den freigelegten Wannenbereich 106 (206) überlappt, zu einer Gesamtfläche der rechteckigen Ringe 122A (222A) definiert werden, die den Wannenbereich 106 (206) überlappt. Alternativ kann angenommen werden, dass jedes der konzentrischen Rechtecke eine gleiche Seitenbreite W3 oder W4 hat, und ein Abstand S3 oder S4 ist als ein Abstand zwischen zwei parallelen Seiten benachbarter Rechtecke definiert. Die Linienbreiten und die Abstände der konzentrischen Rechtecke 122A oder 222A können abgestimmt werden, um das Öffnungsverhältnis S3/W3 oder S4/W4 zu steuern. Bezugnehmend auf 1D, 2A und 2B kann ein konzentrischer Entwurf der Freilegungsöffnung der Photomaske die Ausbildung einer konzentrischen Form des ersten Abschnitts 112B in dem ersten dotierten Bereich 112 unterstützen. Der zweite Abschnitt 112A kann diffundierte Ionen des umgebenden dotierten Abschnitts 112B sowohl aus den vertikalen als auch den horizontalen Richtungen und nicht nur aus den vertikalen Richtungen des streifenartig dotierten Bereichs 112B (wie in 1D gezeigt) erhalten. In einer Ausführungsform kann eine einzelne Photomaske unterschiedliche Freilegungsöffnungsformen für unterschiedliche Wannenbereiche auf einer gleichen Halbleitervorrichtung, einem gleichen Wafer oder Chip aufweisen.
  • Bezugnehmend auf 2C ist die Photomaske 220 mit einer weiteren Konfiguration von Öffnungsformen konfiguriert. Die Photomaske 220 hat eine Struktur mit einem ersten Freilegungs-Öffnungsverhältnis und eine Struktur mit einem zweiten Freilegungs-Öffnungsverhältnis, die Gitter 122A und 222A über den Wannenbereichen 106 bzw. 206 umfassen. Ein Array von rechteckigen Lücken 122B und 222B wird dementsprechend ausgebildet, um die Wannenbereiche 106 bzw. 206 freizulegen. Die Freilegungs-Öffnungsverhältnisse können als ein Verhältnis zwischen einer Fläche der Öffnungen 122B (222B), die den freiliegenden Wannenbereich 106 (206) überlappt, und einer Gesamtfläche des Gitters 232A (242A) definiert werden, die den Wannenbereich 106 (206) überlappt. Die Gitterbreiten und die Abmessungen der hohlen Rechtecke 122B und 222B können abgestimmt werden, um ihre Freilegungs-Öffnungsverhältnisse zu steuern. In einer Ausführungsform ist der Abstand zwischen den Öffnungen 232B (d. h. die Breite eines Gitterstabs 232A) in dem Diodenbereich 110 kleiner als der Abstand zwischen den Öffnungen 242B (d. h. die Breite eines Gitterstabs 242A) in dem Diodenbereich 210. Bezugnehmend auf die 1D, 2A und 2C kann ein rasterartiger Entwurf der Photomasken-Freilegungsöffnung die Ausbildung eines gitterförmigen dotierten Bereichs in dem ersten Abschnitt 112B unterstützen. Der zweite Abschnitt 112A kann diffundierte Ionen des umgebenden dotierten Abschnitts 112B sowohl aus den vertikalen als auch den horizontalen Richtungen und nicht nur aus den vertikalen Richtungen des streifenartig dotierten Bereichs 112B erhalten.
  • 3 ist ein Diagramm, das einen Leistungsvergleich für die Halbleitervorrichtung 100 in 1 gemäß einigen Ausführungsformen zeigt. Die Stromwerte bei verschiedenen Freilegungs-Öffnungsverhältnissen der Photomaske sind gezeigt. Der Leitfähigkeitstyp der Halbleiterschicht (z. B. des ersten dotierten Bereichs 112 in 1D) in einem Diodenbereich ist so eingestellt, dass er sich von dem des Wannenbereichs (z. B. des Wannenbereichs 106 in 1D) unterscheidet. Ein streifenartiger Öffnungsentwurf, wie in 1C gezeigt, wird in 3 verwendet. Messungen werden unter der Vorspannung in Durchlassrichtung von etwa 0,15 Volt und einer Vorspannung in Sperrrichtung von etwa 2,0 Volt für die Durchlassstrom- bzw. Sperrstrommessung vorgenommen. 3 zeigt, dass, wenn die Photomaske ein höheres Freilegungs-Öffnungsverhältnis aufweist, die Schottky-Barrierenhöhe vergrößert wird, wodurch ein geringerer Durchlassstrom erreicht wird. Dieser Trend kann auch in Beispielen von Freilegungs-Öffnungsverhältnissen der Photomaske von 2:1, 1:1 und 1:2 beobachtet werden, wo bei gleicher Dotierungsintensität und Vorspannung Dioden mit kleineren Öffnungsverhältnissen, die also insgesamt weniger Dotierstoffe erhalten, einen höheren Durchlassstrom erzeugen, weil die Schottky-Barriere weniger hoch ist. Wie zuvor beschrieben, führt, wenn die Leitfähigkeitstypen der Halbleiterschicht und des Wannenbereichs unterschiedlich sind, eine höhere Dotierungskonzentration zu einer größeren Barrierenhöhe. Mit anderen Worten wird somit ein niedrigerer Leitungsstrom erhalten. Das Messergebnis zeigt, dass, wenn der Wannenbereich mit einem vollständig geöffneten Verhältnis von 1:0 freigelegt wird, sowohl der Durchlassstrom als auch der Rückstrom im Vergleich zu anderen Fällen mit niedrigeren Öffnungsverhältnissen (z. B. zwischen 2:1 und 0:1) minimal sind. Das Messergebnis bestätigt, dass eine Photomaske mit abstimmbarem Öffnungsverhältnis, wie vorgeschlagen, die Ausbildung mehrerer Dioden in einem gleichen Wafer unter Verwendung einer gleichen Hartmaske unterstützen kann. Unterschiedliche effektive Dotierungskonzentrationen in unterschiedlichen Diodenbereichen werden durch einen oder mehrere nachfolgende thermische Vorgänge erhalten. Als ein Ergebnis können die Herstellungskosten und die Anzahl der Photomasken für eine Vielzahl von Dioden mit unterschiedlichen Barrierenhöhen so minimal wie möglich gehalten werden.
  • Die vorliegende Offenbarung sieht ein Verfahren zum Herstellen einer Schottky-Diode vor. Ein Substrat wird bereitgestellt. Ein erster Wannenbereich eines ersten Leitfähigkeitstyps wird in dem Substrat ausgebildet. Eine erste Ionenimplantation eines zweiten Leitfähigkeitstyps wird an einem ersten Abschnitt des ersten Wannenbereichs durchgeführt, während ein zweiter Abschnitt des ersten Wannenbereichs daran gehindert wird, implantiert zu werden. Ein erster dotierter Bereich wird durch Erwärmen des Substrats, um eine Dotierstoffdiffusion zwischen dem ersten Abschnitt und dem zweiten Abschnitt zu bewirken, ausgebildet. Eine metallhaltige Schicht wird auf dem ersten dotierten Bereich ausgebildet, um eine Schottky-Barrieren-Grenzfläche zu erhalten.
  • Die vorliegende Offenbarung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtung vor. Ein Substrat wird bereitgestellt. Ein erster Wannenbereich und ein zweiter Wannenbereich werden in dem Substrat ausgebildet. Das Substrat wird durch eine Photomaske strukturiert, die eine Struktur mit einem ersten Freilegungs-Öffnungsverhältnis, die zu dem ersten Wannenbereich gehört, und eine Struktur mit einem zweiten Freilegungs-Öffnungsverhältnis umfasst, die zu dem zweiten Wannenbereich gehört. Eine Ionenimplantation wird durch die Photomaske mit einer einzigen Implantationsdosis über den ersten Wannenbereich und den zweiten Wannenbereich durchgeführt. Das Substrat wird nach der Ionenimplantation erwärmt. Eine leitfähige Schicht wird auf dem ersten Wannenbereich und dem zweiten Wannenbereich ausgebildet, um eine Schottky-Barrieren-Grenzfläche zu erhalten.
  • Die vorliegende Offenbarung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtung vor. Ein Substrat wird bereitgestellt. Ein erster Wannenbereich und ein zweiter Wannenbereich werden in dem Substrat ausgebildet. Eine Ionenimplantation wird an einem ersten Abschnitt des ersten Wannenbereichs und einem ersten Abschnitt des zweiten Wannenbereichs durchgeführt, während ein zweiter Abschnitt des ersten Wannenbereichs und ein zweites Abschnittstück des zweiten Wannenbereichs daran gehindert werden, implantiert zu werden, wobei ein Flächenverhältnis des ersten Abschnitts zu dem zweiten Abschnitt des ersten Wannenbereichs sich von einem Flächenverhältnis des ersten Abschnitts zu dem zweiten Abschnitt des zweiten Wannenbereichs unterscheidet. Das Substrat wird erwärmt und eine metallhaltige Schicht wird auf dem ersten Wannenbereich und dem zweiten Wannenbereich ausgebildet.
  • Das Vorangehende beschreibt Elemente von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Schottky-Diode, umfassend: Bereitstellen eines Substrats; Ausbilden eines ersten Wannenbereichs eines ersten Leitfähigkeitstyps in dem Substrat; Durchführen einer ersten Ionenimplantation eines zweiten Leitfähigkeitstyps an einem ersten Abschnitt des ersten Wannenbereichs, während ein zweiter Abschnitt des ersten Wannenbereichs daran gehindert wird, implantiert zu werden; Ausbilden eines ersten dotierten Bereichs durch Erwärmen des Substrats, um eine Dotierstoffdiffusion zwischen dem ersten Abschnitt und dem zweiten Abschnitt zu bewirken; und Ausbilden einer metallhaltigen Schicht auf dem ersten dotierten Bereich, um eine Schottky-Barrieren-Grenzfläche zu erhalten.
  2. Verfahren nach Anspruch 1, das ferner das Ausbilden einer Isolationsstruktur in dem Substrat umfasst, wobei die Isolationsstruktur in einer Draufsicht zumindest den ersten Wannenbereich umgibt.
  3. Verfahren nach Anspruch 1 oder 2, wobei sich der erste Leitfähigkeitstyp von dem zweiten Leitfähigkeitstyp unterscheidet.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Wannenbereich eine Anodenzone und eine Kathodenzone umfasst und wobei sowohl die Anodenzone als auch die Kathodenzone mit dem ersten dotierten Bereich überlappen.
  5. Verfahren nach Anspruch 4, das ferner das Ausbilden eines zweiten dotierten Bereichs umfasst, der in der Kathodenzone angeordnet ist und von einer oberen Fläche des Substrats freigelegt ist.
  6. Verfahren nach Anspruch 4 oder 5, das ferner das Ausbilden eines dritten dotierten Bereichs an einer Peripherie der Anodenzone auf einer oberen Fläche des Substrats mit einem Leitfähigkeitstyp umfasst, der sich von dem des ersten Wannenbereichs unterscheidet.
  7. Verfahren nach Anspruch 6, wobei das Erwärmen des Substrats einen ersten Tempervorgang nach der ersten Ionenimplantation und vor dem Ausbilden des dritten dotierten Bereichs umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer Gateschicht auf dem Substrat; Ausbilden eines leicht dotierten Bereichs (LDD) in dem Substrat benachbart zu der Gateschicht; und Erwärmen des Substrats nach dem Ausbilden des Gates und des LDD durch einen zweiten Tempervorgang.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Anordnen einer Photomaske über dem Substrat umfasst, wobei die Photomaske eine Struktur aufweist, die den ersten Abschnitt freilegt, während sie den zweiten Abschnitt bedeckt.
  10. Verfahren nach Anspruch 9, wobei die Struktur eine Mehrzahl von Schlitzen umfasst.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Substrats; Ausbilden eines ersten Wannenbereichs und eines zweiten Wannenbereichs in dem Substrat; Strukturieren des Substrats durch eine Photomaske, die eine Struktur mit einem ersten Freilegungs-Öffnungsverhältnis, die zu dem ersten Wannenbereich gehört, und eine Struktur mit einem zweiten Freilegungs-Öffnungsverhältnis umfasst, die zu dem zweiten Wannenbereich gehört; Durchführen einer Ionenimplantation mit einer einzigen Implantationsdosis über den ersten Wannenbereich und den zweiten Wannenbereich durch die Photomaske; Erwärmen des Substrats nach der Ionenimplantation; und Ausbilden einer leitfähigen Schicht auf dem ersten Wannenbereich und dem zweiten Wannenbereich, um eine Schottky-Barrieren-Grenzfläche zu erhalten.
  12. Verfahren nach Anspruch 11, wobei die Struktur mit dem ersten Freilegungs-Öffnungsverhältnis ein erstes Freilegungs-Öffnungsverhältnis aufweist, indem sie eine erste Mehrzahl von Schlitzen aufweist, die einen ersten Abschnitt des ersten Wannenbereichs freilegen, während sie einen zweiten Abschnitt des ersten Wannenbereichs bedecken, und die Struktur mit dem zweiten Freilegungs-Öffnungsverhältnis ein zweites Freilegungs-Öffnungsverhältnis aufweist, indem sie eine zweite Mehrzahl von Schlitzen aufweist, die einen ersten Abschnitt des zweiten Wannenbereichs freilegen, während sie einen zweiten Abschnitt des zweiten Wannenbereichs bedecken, wobei sich das erste Freilegungs-Öffnungsverhältnis von dem zweiten Freilegungs-Öffnungsverhältnis unterscheidet.
  13. Verfahren nach Anspruch 12, wobei die erste Mehrzahl von Schlitzen eine erste Breite aufweisen, die sich von einer zweiten Breite der zweiten Mehrzahl von Schlitzen unterscheidet.
  14. Verfahren nach Anspruch 13, wobei ein Verhältnis zwischen einem Abstand eines der ersten Mehrzahl von Schlitzen und der ersten Breite zwischen etwa 1:3 und etwa 3:1 liegt.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei die Struktur des ersten Freilegungs-Öffnungsverhältnisses eine Mehrzahl konzentrischer Rechtecke umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das Erwärmen des Substrats umfasst: Durchführen eines ersten Tempervorgangs nach der Ionenimplantation; und Durchführen eines zweiten Tempervorgangs vor dem Ausbilden der leitfähigen Schicht.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei die einzige Implantationsdosis zwischen etwa 1E13 Atome/cm2 und etwa 1E15 Atome/cm2 liegt.
  18. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Substrats; Ausbilden eines ersten Wannenbereichs und eines zweiten Wannenbereichs in dem Substrat; Durchführen einer Ionenimplantation an einem ersten Abschnitt des ersten Wannenbereichs und einem ersten Abschnitt des zweiten Wannenbereichs, während ein zweiter Abschnitt des ersten Wannenbereichs und ein zweiter Abschnitt des zweiten Wannenbereichs daran gehindert werden, implantiert zu werden, wobei ein Flächenverhältnis des ersten Abschnitts zu dem zweiten Abschnitt des ersten Wannenbereichs sich von einem Flächenverhältnis des ersten Abschnitts zu dem zweiten Abschnitt des zweiten Wannenbereichs unterscheidet; Erwärmen des Substrats; und Ausbilden einer metallhaltigen Schicht auf dem ersten Wannenbereich und dem zweiten Wannenbereich.
  19. Verfahren nach Anspruch 18, wobei das Durchführen einer Ionenimplantation das Anordnen einer Photomaske über dem Substrat umfasst, wobei die Photomaske eine erste Mehrzahl von Öffnungen, die den ersten Abschnitt des ersten Wannenbereichs freilegen, und eine zweite Mehrzahl von Öffnungen umfasst, die den ersten Abschnitt des zweiten Wannenbereichs freilegen.
  20. Verfahren nach Anspruch 19, wobei die erste Mehrzahl von Öffnungen und/oder die zweite Mehrzahl von Öffnungen eine Gitterstruktur aufweisen.
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CN (1) CN109713045B (de)
DE (1) DE102018124692A1 (de)
TW (1) TWI660514B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157980B1 (en) * 2017-10-25 2018-12-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having diode devices with different barrier heights and manufacturing method thereof
US10665727B2 (en) * 2018-07-13 2020-05-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
WO2020058473A1 (en) * 2018-09-21 2020-03-26 Lfoundry S.R.L. Semiconductor vertical schottky diode and method of manufacturing thereof
US11973148B2 (en) * 2021-01-15 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Surface damage control in diodes
TWI809643B (zh) * 2021-10-26 2023-07-21 南亞科技股份有限公司 半導體元件結構
CN116259587B (zh) * 2023-01-05 2024-07-16 中国移动通信有限公司研究院 一种隔离结构及芯片

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397102B2 (en) * 2005-04-20 2008-07-08 Taurus Micropower, Inc. Junction barrier schottky with low forward drop and improved reverse block voltage
US6524900B2 (en) * 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
KR100763915B1 (ko) 2006-06-01 2007-10-05 삼성전자주식회사 낮은 항복 전압을 갖는 쇼트키 다이오드 및 그 제조 방법
US20070293028A1 (en) * 2006-06-16 2007-12-20 Chip Integration Tech.Co.,Ltd. Method of forming low forward voltage Shottky barrier diode with LOCOS structure therein
US8022446B2 (en) * 2007-07-16 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Schottky diode and power MOSFET
US20090224354A1 (en) * 2008-03-05 2009-09-10 Cree, Inc. Junction barrier schottky diode with submicron channels
US8324705B2 (en) * 2008-05-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diodes having low-voltage and high-concentration rings
US8173527B2 (en) * 2009-10-19 2012-05-08 Varian Semiconductor Equipment Associates, Inc. Stepped masking for patterned implantation
JP5601849B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8334579B2 (en) * 2010-10-07 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diode
DE112011104631B4 (de) * 2010-12-28 2020-06-04 Mitsubishi Electric Corp. Halbleitervorrichtung
CN102694033B (zh) * 2011-01-20 2015-02-04 上海华虹宏力半导体制造有限公司 肖特基二极管器件及其制造方法
US8846482B2 (en) * 2011-09-22 2014-09-30 Avogy, Inc. Method and system for diffusion and implantation in gallium nitride based devices
US8736013B2 (en) * 2012-04-19 2014-05-27 Fairchild Semiconductor Corporation Schottky diode with opposite-polarity schottky diode field guard ring
JP5457613B1 (ja) * 2012-07-03 2014-04-02 新電元工業株式会社 半導体装置
JP5811977B2 (ja) * 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置
JP6091941B2 (ja) * 2012-09-27 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置
CN103730353B (zh) * 2012-10-10 2016-11-02 上海华虹宏力半导体制造有限公司 钴肖特基二极管的制备方法
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9570630B2 (en) * 2013-06-26 2017-02-14 Mediatek Inc. Schottky diode structure
CN104835854A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN204102911U (zh) * 2014-08-08 2015-01-14 上海安微电子有限公司 一种低漏电低正向压降肖特基二极管结构
CN104538300A (zh) * 2014-12-19 2015-04-22 扬州国宇电子有限公司 一种通过掺杂二氧化硅膜调整肖特基二极管势垒高度的工艺方法
US9634154B1 (en) * 2015-10-30 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Schottky diode having a well with peripherial cathod regions and center andoe region
TWI597838B (zh) 2016-11-01 2017-09-01 世界先進積體電路股份有限公司 半導體元件及其製造方法
US10157980B1 (en) * 2017-10-25 2018-12-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having diode devices with different barrier heights and manufacturing method thereof

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