DE102013108707B4 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102013108707B4
DE102013108707B4 DE102013108707.8A DE102013108707A DE102013108707B4 DE 102013108707 B4 DE102013108707 B4 DE 102013108707B4 DE 102013108707 A DE102013108707 A DE 102013108707A DE 102013108707 B4 DE102013108707 B4 DE 102013108707B4
Authority
DE
Germany
Prior art keywords
region
dopant
semiconductor body
delay
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013108707.8A
Other languages
English (en)
Other versions
DE102013108707A1 (de
Inventor
Albert Birner
Helmut Brech
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013108707A1 publication Critical patent/DE102013108707A1/de
Application granted granted Critical
Publication of DE102013108707B4 publication Critical patent/DE102013108707B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Laterally-Diffused-Metal-Oxide-Semiconductor-Leistungstransistorvorrichtung (10), die Folgendes aufweist:
einen Halbleiterkörper (12);
einen Source-Bereich (14) eines ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet ist;
einen Drain-Bereich (16) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet und von dem Source-Bereich (14) beabstandet ist;
einen Driftbereich (20) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Drain-Bereich (16) zwischen dem Source- (14) und dem Drain-Bereich (16) angeordnet ist;
einen Kanalbereich eines zweiten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Driftbereich (20) zwischen dem Driftbereich (20) und dem Source-Bereich (14) angeordnet ist, wobei ein Dotierungsmittel des zweiten Leitfähigkeitstyps in dem Kanalbereich einen Querdotierungsgradienten aufweist;
einen Dotierungsmittelverzögerungsbereich (26), der in dem Halbleiterkörpers (12) zwischen dem Driftbereich (20) und dem Kanalbereich angeordnet ist, wobei der Dotierungsmittelverzögerungsbereich (26) mit einem Material dotiert ist, das aus der Gruppe bestehend aus Kohlenstoff, Stickstoff und Fluor ausgewählt ist; und
ein Gate (22), das wenigstens teilweise über dem Kanalbereich liegt und von diesem isoliert ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen und -verfahren und in bestimmten Ausführungsformen eine Leistungshalbleitervorrichtung und ein Verfahren zu deren Herstellung.
  • Halbleitervorrichtungen werden in einer großen Anzahl von Anwendungen einschließlich Computer, Mobiltelefonen und den meisten anderen elektronischen Vorrichtungen verwendet. Beispielsweise können Transistoren als Schaltvorrichtungen verwendet werden, um Logikschaltungen zu realisieren. Eines der Ziele beim Entwurf solcher Transistoren besteht darin, die einzelnen Vorrichtungen klein, schnell und leistungseffizient zu machen. Diese Ziele sind besonders wichtig bei mobilen Anwendungen, bei denen Nutzer Vorrichtungen tragen können wollen, die eine große Anzahl an Funktionen realisieren und so wenig Batterie wie möglich verbrauchen.
  • In US 8294201 B2 ist eine Hochspannungsdiode beschrieben, welche einen Drift-Bereich angrenzend an einen Drain-Bereich aufweist. In US 7608515 B2 ist ein NMOS oder PMOS-Halbleiterbauelement beschrieben, wobei eine Barriere-Schicht verwendet wird, um jeweils den Source- und den Drain-Bereich von dem dazwischenliegenden Kanal abzugrenzen.
  • Ein Typ einer Halbleitervorrichtung ist ein Leistungstransistor. Ein Leistungstransistor wird dafür ausgelegt, relativ große Mengen Strom leiten zu können, ohne beschädigt zu werden. Derartige Vorrichtungen sind üblicherweise größer als die Logik-Transistoren, die verwendet werden, um Prozessorschaltungen zu realisieren, sind jedoch in der Lage, Leistungspegel auszuhalten, die die kleineren Vorrichtungen beschädigen würden. Ein Leistungstransistor kann beispielsweise verwendet werden, um eine elektrische Vorrichtung wie etwa einen Gleichstrommotor anzusteuern.
  • Ein Typ eines Leistungstransistors ist ein Lateral-Diffundiert-Metalloxid-Halbleiter-Transistor (Laterally-Diffused-Metal-Oxide-Semiconductor-Transistor (LDMOS-Transistor)). LDMOS-Transistoren können in einer Anzahl von Anwendungen wie etwa in HF/Mikrowellen-Leistungsverstärkern, z. B. für Basisstationen, die eine hohe Ausgangsleitung benötigen, verwendet werden. Entsprechend ist die LDMOS-Technologie tatsächlich die dominierende Vorrichtungstechnologie, die in Hochleistungs-HF-Verstärkern für Frequenzen im Bereich von 700 MHz bis 3,8 GHz verwendet wird.
  • In einem Vergleichsbeispiel enthält eine Halbleitervorrichtung einen Driftbereich in einem ersten Bereich eines Halbleiterkörpers. Der Driftbereich enthält Dotierungsmittel eines ersten Leitfähigkeitstyps. Wenigstens angrenzend an einen Rand (beispielsweise eine Kante) des Driftbereichs ist ein Dotierungsmittelverzögerungsbereich ausgebildet. In den Halbleiterkörper werden Dotierungsmittel eines zweiten Leitfähigkeitstyps implantiert. Der Halbleiterkörper wird erhitzt (beispielsweise getempert), um einen Körperbereich auszubilden, so dass Dotierungsmittel des zweiten Leitfähigkeitstyps mit einer ersten Diffusionsrate in den Halbleiterkörper getrieben werden. Der Dotierungsmittelverzögerungsbereich verhindert, dass die Dotierungsmittel mit der ersten Diffusionsrate in den Driftbereich diffundieren.
  • In verschiedenen Ausführungsformen wird eine Laterally-Diffused-Metal-Oxide-Semiconductor-(LDMOS)-Leistungstransistorvorrichtung bereitgestellt, die Folgendes aufweist: einen Halbleiterkörper; einen Source-Bereich eines ersten Leitfähigkeitstyps, der in dem Halbleiterkörper angeordnet ist; einen Drain-Bereich des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper angeordnet und von dem Source-Bereich beabstandet ist; einen Driftbereich des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper angrenzend an den Drain-Bereich zwischen dem Source- und dem Drain-Bereich angeordnet ist; einen Kanalbereich eines zweiten Leitfähigkeitstyps, der in dem Halbleiterkörper angrenzend an den Driftbereich zwischen dem Driftbereich und dem Source-Bereich angeordnet ist, wobei ein Dotierungsmittel des zweiten Leitfähigkeitstyps in dem Kanalbereich einen Querdotierungsgradienten aufweist; einen Dotierungsmittelverzögerungsbereich, der in dem Halbleiterkörper zwischen dem Driftbereich und dem Kanalbereich angeordnet ist, wobei der Dotierungsmittelverzögerungsbereich mit einem Material dotiert ist, das aus der Gruppe bestehend aus Kohlenstoff, Stickstoff und Fluor ausgewählt ist; und ein Gate, das wenigstens teilweise über dem Kanalbereich liegt und von diesem isoliert ist.
  • In einer Ausgestaltung kann die Leistungstransistorvorrichtung ferner Folgendes aufweisen: einen Sinker-Bereich in dem Halbleiterkörper, so dass der Sinker-Bereich von dem Kanalbereich durch den Source-Bereich beabstandet ist; und eine Abschirmung, die über wenigstens einem Abschnitt des Gates und wenigstens einem Abschnitt des Driftbereichs liegt, aber von diesen elektrisch isoliert ist. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich mit Kohlenstoff dotiert sein. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich mit Fluor dotiert sein. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich mit Stickstoff dotiert sein. In noch einer Ausgestaltung können der Source-Bereich und der Drain-Bereich mit Arsen oder Phosphor dotiert sein, wobei der Kanalbereich mit Bor dotiert ist und wobei der Halbleiterkörper monokristallines Silizium aufweist. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich eine Dotierungsmittelkonzentration zwischen etwa 1·1018 cm–3 und etwa 1·1021 cm–3 aufweisen. Die hierin beschriebene Leistungstransistorvorrichtung ist als eine Laterally-Diffused-Metal-Oxide-Semiconductor-Vorrichtung (LDMOS-Vorrichtung) ausgestaltet.
  • In verschiedenen Ausführungsformen wird ein Verfahren zur Herstellung einer Laterally-Diffused-Metal-Oxide-Semiconductor-(LDMOS)-Leistungstransistorvorrichtung bereitgestellt, wobei das Verfahren Folgendes aufweist: Ausbilden eines Source-Bereichs eines ersten Leitfähigkeitstyps in einem Halbleiterkörper; Ausbilden eines Drain-Bereichs des ersten Leitfähigkeitstyps, der von dem Source-Bereich beabstandet ist, in dem Halbleiterkörper; Ausbilden eines Driftbereichs des ersten Leitfähigkeitstyps in dem Halbleiterkörper angrenzend an den Drain-Bereich zwischen dem Source- und dem Drain-Bereich; Ausbilden eines Kanalbereichs eines zweiten Leitfähigkeitstyps in dem Halbleiterkörper angrenzend an den Driftbereich zwischen dem Driftbereich und dem Source-Bereich, wobei ein Querdotierungsgradient in dem Kanalbereichs des zweiten Leitfähigkeitstyps gebildet ist; Ausbilden eines Dotierungsmittelverzögerungsbereichs in dem Halbleiterkörper zwischen dem Driftbereich und dem Kanalbereich, wobei der Dotierungsmittelverzögerungsbereich mit einem Material dotiert ist, das aus der Gruppe bestehend aus Kohlenstoff, Stickstoff und Fluor ausgewählt ist; und Ausbilden eines Gates, das wenigstens teilweise über dem Kanalbereich liegt und von diesem isoliert ist.
  • In verschiedenen Ausführungsformen wird ein Verfahren zur Herstellung einer Laterally-Diffused-Metal-Oxide-Semiconductor-(LDMOS)-Halbleitervorrichtung bereitgestellt, wobei das Verfahren Folgendes aufweist: Ausbilden einer Gate-Elektrode über einem Halbleiterkörper, die von diesem isoliert ist; Ausbilden eines Driftbereichs in dem Halbleiterkörper, wobei der Driftbereich Dotierungsmittel eines ersten Leitfähigkeitstyps aufweist; Ausbilden eines Dotierungsmittelverzögerungsbereichs wenigstens angrenzend an eine Kante des Driftbereichs; Implantieren von Dotierungsmitteln eines zweiten Leitfähigkeitstyps in den Halbleiterkörper; Erhitzen, vorzugsweise Tempern des Halbleiterkörpers, um einen Körperbereich auszubilden, der sich unter wenigstens einem Abschnitt der Gate-Elektrode erstreckt, wobei das Erhitzen, vorzugsweise Tempern bewirkt, dass Dotierungsmittel des zweiten Leitfähigkeitstyps mit einer ersten Diffusionsrate in den Halbleiterkörper getrieben werden, so dass ein Querdotierungsgradient in den Dotierungsmitteln des zweiten Leitfähigkeitstyps gebildet wird, wobei der Dotierungsmittelverzögerungsbereich verhindert, dass die Dotierungsmittel mit der ersten Diffusionsrate in den Driftbereich diffundieren; und Ausbilden eines Source-Bereichs und eines Drain-Bereichs in dem Halbleiterkörper, wobei der Source-Bereich von dem Driftbereich durch den Körperbereich beabstandet ist und wobei der Drain-Bereich von dem Körperbereich durch den Driftbereich beabstandet ist.
  • In einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ausbilden eines Sinker-Bereichs in dem Halbleiterkörper, so dass der Sinker-Bereich von einem Kanalabschnitt des Körperbereichs durch den Source-Bereich beabstandet ist; und Ausbilden einer Abschirmung, die über wenigstens einem Abschnitt des Gates und wenigstens über einem Abschnitt des Driftbereichs liegt, von diesen aber elektrisch isoliert ist. In noch einer Ausgestaltung kann der Driftbereich durch Implantieren von Dotierungsmitteln durch eine Maske ausgebildet werden, die einen Bereich in der Nähe einer ersten Kante der Gate-Elektrode freilegt, und wobei der Dotierungsmittelverzögerungsbereich ausgebildet wird, indem Dotierungsmittelverzögerungsmaterial durch die Maske implantiert wird. In noch einer Ausgestaltung können die Dotierungsmittel des zweiten Leitfähigkeitstyps in einem Bereich des Halbleiterkörpers in der Nähe einer zweiten Kante der Gate-Elektrode implantiert werden und wobei das Erhitzen, vorzugsweise Tempern, des Halbleiterkörpers bewirkt, dass die Dotierungsmittel unter die Gate-Elektrode bis zu dem Driftbereich diffundieren. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ausbilden einer ersten Maske zum Freilegen eines Bereichs des Halbleiterkörpers angrenzend an eine erste Kante der Gate-Elektrode, wobei der Driftbereich in dem freiliegenden Bereich ausgebildet wird; Entfernen der ersten Maske; und Ausbilden einer zweiten Maske über dem Driftbereich, wobei die zweite Maske einen Bereich des Halbleiterkörpers angrenzend an eine zweite Kante der Gate-Elektrode, die der ersten Kante gegenüberliegt, freilegt, wobei die Dotierungsmittel des zweiten Leitfähigkeitstyps und das Dotierungsmittelverzögerungsmaterial in dem Bereich implantiert werden, der durch die zweite Maske freiliegt. In noch einer Ausgestaltung können die Dotierungsmittel des zweiten Leitfähigkeitstyps vor dem Dotierungsmittelverzögerungsmaterial implantiert werden. In noch einer Ausgestaltung können die Dotierungsmittel des zweiten Leitfähigkeitstyps nach dem Dotierungsmittelverzögerungsmaterial implantiert werden. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs das Implantieren von Kohlenstoff, Fluor und/oder Stickstoff aufweisen. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs das Implantieren eines Dotierungsmittelverzögerungsmaterials in einer Dosis in einem Bereich von etwa 1·1013 cm–2 bis zu etwa 1·1016 cm–2 aufweisen. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs das Implantieren eines Dotierungsmittelverzögerungsmaterials bei einer Energie in einem Bereich von etwa 30 keV bis zu etwa 800 keV aufweisen. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs das Implantieren eines Dotierungsmittelverzögerungsmaterials in einem Winkel von etwa 30° bis etwa 60° relativ zu einer oberen Oberfläche des Halbleiterkörpers aufweisen. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs ferner das Implantieren des Dotierungsmittelverzögerungsmaterials in einem Winkel im Wesentlichen senkrecht zu der oberen Oberfläche des Halbleiterkörpers aufweisen. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich bewirken, dass die Dotierungsmittel in den Driftbereich mit einer zweiten Diffusionsrate diffundieren, die wenigstens eine Größenordnung kleiner als die erste Diffusionsrate ist. In noch einer Ausgestaltung kann der Dotierungsmittelverzögerungsbereich verhindern, dass die Dotierungsmittel in den Driftbereich diffundieren, so dass im Wesentlichen keine Dotierungsmittel des zweiten Leitfähigkeitstyps in den Driftbereich diffundiert werden. In noch einer Ausgestaltung kann das Implantieren von Dotierungsmitteln des zweiten Leitfähigkeitstyps das Implantieren von Bor aufweisen und der Dotierungsmittelverzögerungsbereich kann bewirken, dass in Richtung des Driftbereichs diffundierende Bor-Zwischengitterpaare angehalten werden, da der Dotierungsmittelverzögerungsbereich als Getter der Zwischengitteratome wirkt. In noch einer Ausgestaltung kann das Ausbilden des Dotierungsmittelverzögerungsbereichs das Einbauen eines Dotierungsmittelverzögerungsmaterials während eines Silizium-Epitaxie-Verfahrens aufweisen.
  • Eine weitere Ausführungsform schafft eine Leistungstransistorvorrichtung. Ein Source-Bereich eines ersten Leitfähigkeitstyps ist in einem Halbleiterkörper angeordnet und ein Drain-Bereich des ersten Leitfähigkeitstyps ist in dem Halbleiterkörper angeordnet und von dem Source-Bereich beabstandet. Ein Driftbereich des ersten Leitfähigkeitstyps ist in dem Halbleiterkörper angrenzend an den Drain-Bereich zwischen dem Source- und dem Drain-Bereich angeordnet. Ein Kanalbereich eines zweiten Leitfähigkeitstyps ist in dem Halbleiterkörper angrenzend an den Driftbereich zwischen dem Driftbereich und dem Source-Bereich angeordnet. Ein Dotierungsmittelverzögerungsbereich ist in dem Halbleiterkörper zwischen dem Driftbereich und dem Kanalbereich angeordnet. Der Dotierungsmittelverzögerungsbereich ist mit einem Material wie etwa Kohlenstoff, Stickstoff oder Fluor dotiert. Ein Gate liegt wenigstens teilweise über dem Kanalbereich und ist von diesem isoliert.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beigefügten Zeichnung verwiesen, in der:
  • 1 eine Querschnittsansicht eines Leistungstransistors einer Ausführungsform der vorliegenden Erfindung ist;
  • 2 eine Querschnittsansicht eines Dotierungsmittelverzögerungsbereichs einer Ausführungsform der vorliegenden Erfindung ist;
  • 3 bis 6 ein Verfahren einer ersten Ausführungsform der vorliegenden Erfindung veranschaulichen; und
  • 7 bis 10 ein Verfahren einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulichen.
  • Die Herstellung und die Verwendung der gegenwärtig bevorzugten Ausführungsformen werden nachfolgend ausführlich diskutiert. Selbstverständlich schafft die vorliegende Erfindung jedoch viele anwendbare Erfindungskonzepte, die in einer breiten Vielzahl von speziellen Zusammenhängen ausgeführt werden können. Die diskutierten speziellen Ausführungsformen dienen lediglich der Veranschaulichung spezieller Arten, die Erfindung umzusetzen und zu verwenden, und schränken den Schutzumfang der Erfindung nicht ein.
  • Die vorliegende Erfindung wird anhand bevorzugter Ausführungsformen in einem speziellen Zusammenhang und zwar einem LDMOS-Transistor beschrieben. Die Erfindung kann jedoch auch auf andere Leistungstransistoren und Halbleitervorrichtungen angewendet werden, die ähnliche Probleme aufweisen.
  • In einem Aspekt schafft die vorliegende Erfindung eine Technik zur Anwendung eines selektiven Diffusionsverzögerungsmittels, das die Diffusion eines Dotierungsmittels in oder um einen Bereich, der von derartigen Dotierungsmitteln frei bleiben sollte, blockieren kann. Wie es nachfolgend beschrieben wird, wird in einem Beispiel Bor blockiert, so dass es nicht in benachbarte n-Bereiche diffundiert. Wie für den Durchschnittsfachmann auf dem Gebiet hervorgeht, können die hier beschriebenen Konzepte ebenfalls in anderen Situationen genutzt werden.
  • 1 veranschaulicht eine Halbleitervorrichtung einer ersten Ausführungsform. Die Erfindung wird nun insbesondere im Zusammenhang mit einem Beispiel, und zwar einem LDMOS-Transistor, beschrieben. 1 veranschaulicht einen Abschnitt eines derartigen Transistors 10, der die Konzepte der vorliegenden Erfindung realisieren kann.
  • Die Halbleitervorrichtung 10 ist in einem Halbleiterkörper 12 ausgebildet. Dieser Bereich kann ein massives Halbleitersubstrat sein oder eine Schicht auf oder in einem Substrat sein. Der Halbleiterkörper 12 kann beispielsweise monokristallines Silizium, z. B. ausgebildet als eine epitaktisch gewachsene Schicht, sein. Dieser Bereich 12 kann schwach dotiert, entweder vom n-Typ oder vom p-Typ, oder alternativ intrinsisch sein. In dem veranschaulichten Beispiel eines NMOS-Transistors ist ein p-dotierter epitaktischer Bereich 12 über einem massiven p+-Siliziumbereich 11 ausgebildet. Allgemein sind aneinander angrenzende p- und n-dotierte Wannen oder Übergänge vorgesehen, bei denen eine Interdiffusion von Dotierungsmitteln eines Typs in die Zonen des komplementären Dotierungstyps nicht gewünscht ist.
  • In dem Halbleiterkörper 12 sind eine Anzahl von Dotierungsbereichen ausgebildet. Im Betrieb wird ein Strompfad zwischen dem Source-Bereich 14 und dem Drain-Bereich 16 ausgebildet. Der Source-Bereich 14 und der Drain-Bereich 16 sind stark dotiert, in diesem Fall mit n-Dotierungsmitteln wie etwa Arsen oder Phosphor. In anderen Ausführungsformen können die Dotierungsmittelkonzentrationen all dieser Bereiche umgekehrt sein. In einer typischen Ausführungsform liegt die Dotierungsmittelkonzentration des Source- und des Drain-Bereichs zwischen etwa 1·1020 cm–3 und etwa 1·1021 cm–3.
  • In dem Halbleiterkörper 12 ist ein optionaler Sinker-Bereich 28 ausgebildet. Wie in 1 gezeigt ist, befindet sich der Sinker-Bereich 28 an einem Rand, beispielsweise einer Kante, der Source 14, die von dem Drain-Bereich 16 entfernt ist. Der Sinker-Bereich ist in dem veranschaulichten Beispiel stark mit p-Dotierungsmitteln dotiert. Beispielsweise kann der Sinker-Bereich 28 eine Dotierungsmittelkonzentration von Bor aufweisen, die zwischen etwa 1·1017 cm–3 und etwa 1·1021 cm–3 liegt.
  • Ein Bereich 18 ist zwischen dem Source-Bereich 14 und dem Drain-Bereich 16 ausgebildet und mit einem entgegengesetzten Leitfähigkeitstyp dotiert. Der Bereich 18 kann beispielsweise als ein Wannenbereich oder als ein Körperbereich (Body-Bereich) bezeichnet werden und dient als der Kanal zwischen dem Source-Bereich und dem Drain-Bereich. In diesem Fall ist der Kanalbereich 18 mit p-Dotierungsmitteln wie etwa Bor dotiert. Der Kanalbereich ist üblicherweise mit einer niedrigeren Dotierungsmittelkonzentration wie etwa zwischen etwa 1·1015 cm–3 und etwa 3·1018 cm–3 dotiert.
  • Ein Gate 22 liegt über dem Kanalbereich 18 zwischen dem Source-Bereich und dem Drain-Bereich. Das Gate 22 ist üblicherweise ein leitfähiger Bereich wie etwa ein dotierter Halbleiter (z. B. Polysilizium) oder ein Metall oder eine Kombination aus beidem. Das Gate 22 ist von dem darunterliegenden Halbleiterbereich durch eine Gate-Isolationsschicht 24 elektrisch isoliert. Diese Isolationsschicht 24 kann ein Oxid (z. B. Siliziumdioxid), ein Nitrid (z. B. Siliziumnitrid) oder ein Oxynitrid (z. B. Silizium-Oxynitrid) oder ein Dielektrikum mit hohem k-Wert sein.
  • Die Vorrichtung 10 kann auch eine Abschirmung 23 enthalten, die sich beispielsweise von einer oberen Oberfläche der Gate-Elektrode 22 und über wenigstens einen Abschnitt des Driftbereichs 20 erstreckt. Die Abschirmung 23 ist von der darunterliegenden Struktur isoliert und kann aus irgendeinem leitenden Material, z. B. aus dem gleichen Material wie das Gate 22, hergestellt sein.
  • Wie in 1 gezeigt ist, enthält der Drain-Bereich einen Erweiterungsbereich oder einen Driftbereich 20. Der Bereich 20 wird gelegentlich auch als ein schwach dotierter Drain oder LDD bezeichnet. Der Driftbereich 20 wird mit dem Dotierungsmittel des gleichen Leitfähigkeitstyps wie der Drain-Bereich 16, jedoch mit einer niedrigeren Dotierungsmittelkonzentration ausgebildet. Beispielsweise kann der Driftbereich 20 eine Dotierungsmittelkonzentration zwischen etwa 3·1016 cm–3 und etwa 3·1018 cm–3 der gleichen Dotierungsmittel wie in den Drain-Bereichen 16, z. B. Arsen oder Phosphor, haben.
  • Bei der Auslegung der Vorrichtung 10 werden die Transistoreigenschaften angepasst, indem das p-Dotierungsmittel (z. B. Bor) und das n-Dotierungsmittel (z. B. Arsen, Phosphor) mit genau definierten Dotierungsniveaus und Dotierungsgradienten in dem Source- und Drain-Übergang sowie in dem Transistorkörper 18 und in der Transistordrift 20 angeordnet werden. Bei intrinsischem Silizium bei 1000°C unterscheiden sich die Diffusionskoeffizienten von Bor, Phosphor und Arsen um etwa 10–14 cm2/s für Bor und 10–15 cm2/s für Phosphor und Arsen. Diese Diffusionskoeffizienten können um Größenordnungen geändert werden, wenn Verunreinigungen wie etwa Zwischengitteratome und Leerstellen vorhanden sind, die einer Paarwanderung mit einer der Dotierungsarten ausgesetzt sind. Diese Defekte können beispielsweise während des Implantationsverfahrens erzeugt werden.
  • Im Fall von Bor würden die Defekte vorwiegend durch Zwischengittersilizium ausgebildet werden. Für Arsen würden Silizium-Leerstellen als der vorherrschende Diffusionsverstärker wirken. Insbesondere Leistungsvorrichtungen werden ausgebildet, indem Diffusionsprozesse mit sehr großem Wärmebudget verwendet werden, um Bor über Bereiche von Mikrometern zu treiben, um einen p-dotierten Sinker oder eine Querdiffusion zur Erzeugung von Driftbereichen zu erzeugen, um außerordentlich hohe elektrische Felder auszuhalten oder um eine bestimmte Unempfindlichkeit bezüglich der Zuverlässigkeit zu erfüllen. Beispielsweise kann ein NMOS-Transistor mit zwei n-dotierten Übergängen (z. B. Source 14 und Drain 16) quer mit Bor diffundiert sein, um seine Stabilität gegen heiße Ladungsträger zu verbessern.
  • Ein Problem in der Technologie besteht darin, dass es schwierig ist zu verhindern, dass n-dotierte Zonen in einer Situation, in der sich die Diffusion von Bor mit einer Diffusion von Arsen oder Phosphor vermischt, mit Bor-Atomen co-dotiert werden. Eine Ausführungsform der Erfindung schafft eine Technik, um eine unerwünschte Co-Dotierung von n-Übergängen während einer geplanten Diffusion von Bor zu vermeiden. Während der Wärmebehandlung nach der Implantation kann beispielsweise die Co-Diffusion angepasst oder sogar vermieden werden.
  • In einer Ausführungsform richtet sich die Erfindung auf diese Probleme, indem ein Diffusionsverzögerer üur eine Bor-Diffusion bei einem oder um einen n-dotierten Bereich oder bei einem Bereich angewendet wird, bei dem ein n-Dotierungsmittel, jedoch kein p-Dotierungsmittel diffundieren soll. Eine Realisierung dieses Konzepts ist in 1 veranschaulicht, die einen Dotierungsmittelverzögerungsbereich 26 enthält, der sich zwischen dem n-dotierten Driftbereich 20 und dem p-dotierten Kanalbereich 18 befindet. Dieser zusätzliche Bereich kann ein Bereich sein, der mit einem Diffusionsverzögerungsmaterial wie etwa Kohlenstoff oder Fluor dotiert ist. Bor-Zwischengitterpaare, die mit höheren Raten in Richtung solcher Übergänge diffundieren, würden durch den Diffusionsverzögerer angehalten, da der Verzögerer das Zwischengitteratom einfangen würde.
  • In dem veranschaulichten Beispiel befindet sich der Bereich 26 an der Grenze zwischen einem p-dotierten Bereich 18 und einem n-dotierten Bereich 20. Dieser Bereich kann über die Grenze oder in irgendeinem der angrenzenden Bereiche verlaufen. Der Verzögerungsbereich 26 kann eine Dotierungsmittelkonzentration zwischen etwa 1·1018 cm–3 und etwa 1·1021 cm–3 aufweisen.
  • Eine Darstellung einer Ausführungsform der Erfindung ist in 2 gezeigt. In diesem Beispiel grenzt ein Bor-dotierter p-Bereich 8 an einen n-Bereich 4 an, der mit Arsen oder Phosphor dotiert sein kann. Diese Bereiche sind in einem Halbleiterkörper 2 ausgebildet, der beispielsweise monokristallines Silizium sein kann. Der Verzögerungsbereich 6 befindet sich zwischen Bereich 4 und Bereich 8 und ist mit einem Diffusionsverzögerungsmaterial wie etwa Kohlenstoff oder Fluor dotiert. Wie anhand des Beispiels von 1 beschrieben wurde, können der n-Bereich 4 und der p-Bereich 8 ein Driftbereich (20) und ein Kanalbereich (18) eines LDMOS-Transistors sein.
  • Die Realisierung von Ausführungsformen der vorliegenden Erfindung wird nun anhand zweier unterschiedlicher Ausführungsformen diskutiert. Die erste Ausführungsform ist anhand der 3–6 und die zweite Ausführungsform anhand der 7–10 veranschaulicht. Beide Ausführungsformen veranschaulichen die Ausbildung eines Abschnitts eines LDMOS-Transistors. Die hier diskutierten Erfindungskonzepte können ebenso in anderen Situationen verwendet werden.
  • 3 veranschaulicht eine teilweise gefertigte Struktur, die als Ausgangspunkt für die Diskussion verwendet wird. In dieser Struktur sind die Gate-Elektrode 22 und der Gate-Isolationsbereich 24 bereits ausgebildet worden. Die Figur zeigt einen Abschnitt eines Paares Transistoren der gleichen Art, die einen gemeinsamen Drain-Bereich haben. Der Drain wird in der Mitte des Driftbereichs 20 ausgebildet und ist von beiden Gates 22 beabstandet. In einem Beispiel wird die endgültige Struktur wie die Struktur von 1 mit einem Spiegelbild relativ zu einer Linie senkrecht zur Substratoberfläche und durch den Drain 16 sein.
  • Um den Driftbereich 20 auszubilden, wird eine erste Maske 32 ausgebildet, um den Source-Bereich der Vorrichtung abzudecken. Die Maske 32 kann irgendein Photoresist sein, der strukturiert wird, um die gewünschten Bereiche freizulegen. Wie durch das Bezugszeichen 34 veranschaulicht ist, werden die Drift-Dotierungsmittel, in diesem Fall Arsen, in den freiliegenden Abschnitt des Halbleiterkörpers 12 implantiert.
  • 4 veranschaulicht ein Verfahren zum Ausbilden des Dotierungsmittelverzögerungsbereichs 26. Wie in der Figur gezeigt ist, wird ein Dotierungsmittelverzögerungsmaterial 36 in den Abschnitt des Halbleiterkörpers 12, der durch eine Maske 32 freigelegt worden ist, implantiert. Das Dotierungsmittelverzögerungsmaterial können Fluor- oder Kohlenstoff- oder Stickstoffatome oder andere sein. In dem veranschaulichten Beispiel wird Kohlenstoff verwendet. Eine typische Implantationsdosis liegt bei etwa 3·1014 cm–2, z. B. in dem Bereich von etwa 1·1013 cm–2 bis zu etwa 1·1016 cm–2. Die Implantationsenergie ist so angepasst, dass der Diffusionsverzögerer an dem oder um den Bereich angeordnet wird, der vor der Bor-Diffusion geschützt werden soll. Beispielsweise kann die Implantationsenergie im Bereich von etwa 30 keV bis etwa 800 keV liegen. Der Implantationswinkel kann im Wesentlichen 0° oder z. B. um etwa 30–60° geneigt sein oder kann eine Kombination aus beidem sein.
  • Eine Implantation des Diffusionsverzögerers 36 kann vor oder nach der Implantation des n-Bereichs 20, der vor der Bor-Diffusion geschützt werden soll, durchgeführt werden. In der Ausführungsform von 4 wird der Kohlenstoff durch Implantation unter Verwendung derselben Resist-Maske mit dem n-Dotierungsmittel eingebracht. Der Diffusionsverzögerer kann durch Implantation oder durch Einbauen während der Silizium-Epitaxie oder während MOCVD oder MOVPE oder aus einer gasförmigen Phase aufgebracht werden.
  • Bei NMOS-Transistoren wird der Diffusionsverzögerungsbereich 26 in oder um die zu schützenden n-Bereiche (z. B. den LDD-Bereich 20) oder insbesondere in einem Bereich 26' zwischen dem p-Bereich 18 und dem n-Bereich 20, die während der Wärmebehandlung vor einer Bor-Dotierung geschützt werden sollen, angeordnet. Bei PMOS-Transistoren kann der Diffusionsverzögerer auch in einem n-Bereich, z. B. in dem Kanal angeordnet sein. Insbesondere PMOS-Transistoren mit stark Bor-dotierten Übergängen können durch eine Verhinderung von Bor-Diffusion in den Kanal mit Hilfe des zuvor beschriebenen Verfahrens vor Kurzkanaleffekten und Flankenabfall entlastet werden.
  • In 5 wird nun die Maske 32 entfernt und eine zweite Maske 38 ausgebildet. Die Maske 38 bedeckt die Drain-Seite und legt die Source-Seite der Vorrichtung frei. Wie in 5 veranschaulicht ist, kann ein p-Dotierungsmittel wie etwa Bor 40 in die Source-Seite der Vorrichtung implantiert werden. Der Implantationswinkel kann im Wesentlichen 0° oder, z. B. um 30–60°, geneigt oder eine Kombination von beiden sein. Diese Implantation 40 stellt die Dotierungsmittel zur Erzeugung des Körperbereichs 18 bereit.
  • 6 veranschaulicht das thermische Erhitzen (beispielsweise das thermische Tempern), das verwendet wird, um die Dotierungsmittel anzutreiben. Dieses Drive-in-Verfahren bildet den Bor-Querdotierungsgradienten unter dem Gate. Die Bor-Diffusion wird in der Kohlenstoff-reichen Zone 26 um den LDD-Bereich 20 verzögert oder sogar angehalten. In einem typischen Fall wird das thermische Tempern bei einer Temperatur im Bereich von etwa 850°C bis zu etwa 1050°C für eine Zeitdauer im Bereich von etwa 10 min bis etwa 120 min durchgeführt.
  • In diesem Schritt wird der Halbleiterkörper 12 getempert, um einen Körperbereich 18 auszubilden, so dass p-Dotierungsmittel (z. B. Bor) mit einer gegebenen Diffusionsrate in den Halbleiterkörper 12 getrieben werden. Der Dotierungsmittelverzögerungsbereich 26 verhindert, dass die Dotierungsmittel mit dieser selben Diffusionsrate in den Driftbereich 20 diffundieren. Der Dotierungsmittelverzögerungsbereich 26 könnte beispielsweise bewirken, dass die Dotierungsmittel in den Driftbereich 20 mit einer Diffusionsrate diffundieren, die wenigstens eine Größenordnung niedriger als die gegebene Diffusionsrate ist. In einem Beispiel wird die Diffusion vollständig oder beinahe vollständig angehalten. Mit anderen Worten verhindert der Dotierungsmittelverzögerungsbereich 26, dass die Dotierungsmittel in den Driftbereich 20 diffundieren, so dass im Wesentlichen keine Diffusion von p-Dotierungsmittel in den Driftbereich 20 veranlasst wird.
  • Die Struktur von 1 kann nun, z. B. mit der Ausbildung des Source-Bereichs 14 und des Drain-Bereichs 16 und des Sinker-Bereichs 28, vervollständigt werden. Diese Bereiche werden ausgebildet, indem Standardverfahren verwendet werden, die hier nicht weiter beschrieben werden.
  • Anhand der 7–10 wird nun ein Verfahren einer zweiten Ausführungsform beschrieben. Während die erste Ausführungsform ein Drain-seitiges Implantationsverfahren für den Dotierungsmittelverzögerer veranschaulicht hat, veranschaulicht diese Ausführungsform ein Source-seitiges Implantationsverfahren. 7 veranschaulicht einen Ausgangspunkt ähnlich dem von 3. Wie zuvor wird der Driftbereich 20 durch Implantation von Arsen in den Halbleiterkörper 12 ausgebildet. Das Verfahren bildet wiederum an einem Rand, beispielsweise an einer Kante, des Driftbereichs 20 angrenzend an das Gate 22 einen Phasenverzögerungsbereich 26'.
  • Anhand von 8 kann nun das Dotierungsmittelverzögerungsmaterial in dem Halbleiterkörper 12 ausgebildet werden. In dem veranschaulichten Beispiel wird eine tiefe/geneigte Kohlenstoff-Implantation durchgeführt, um in der Gate-Drain-Überlappungszone eine Kohlenstoff-reiche Zone 26 zu erzeugen. Wiederum ist das Dotierungsmittelverzögerungsmaterial wenigstens an dem Übergang zwischen dem n-dotierten Bereich 20 und dem p-dotierten Bereich 18 vorhanden. Für diesen Schritt liegt eine typische Implantationsdosis bei etwa 4·1014 cm–2, z. B. in dem Bereich von etwa 3·1013 cm–2 bis zu etwa 1·1016 cm–2, eine typische Implantationsenergie kann in dem Bereich von etwa 100 keV bis etwa 1200 keV liegen, und ein typischer Implantationswinkel kann in dem Bereich von etwa 10° bis etwa 70° liegen.
  • Wie in 9 veranschaulicht ist, wird das p-Dotierungsmittel unter Verwendung derselben Maske 38 implantiert. Dieses Verfahren kann dem ähnlich sein, das anhand 5 beschrieben wurde. Wie zuvor kann die Bor-Implantation 40 vor oder nach der Kohlenstoff-Implantation 36 durchgeführt werden.
  • Das Drive-in-Verfahren zur Ausbildung des Bor-Querdotierungsgradienten unter dem Gate ist in 10 veranschaulicht. Entsprechend ist die Struktur von 10 dahingehend ähnlich der von 6, dass sich der Dotierungsmittelverzögerungsbereich 26 bis zu dem Übergangsbereich 26' zwischen den Bereichen 18 und 20 erstreckt. Die Bor-Diffusion wird in der Kohlenstoff-reichen Zone 26 um den Körperbereich 18 verzögert oder sogar angehalten.

Claims (23)

  1. Eine Laterally-Diffused-Metal-Oxide-Semiconductor-Leistungstransistorvorrichtung (10), die Folgendes aufweist: einen Halbleiterkörper (12); einen Source-Bereich (14) eines ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet ist; einen Drain-Bereich (16) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet und von dem Source-Bereich (14) beabstandet ist; einen Driftbereich (20) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Drain-Bereich (16) zwischen dem Source- (14) und dem Drain-Bereich (16) angeordnet ist; einen Kanalbereich eines zweiten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Driftbereich (20) zwischen dem Driftbereich (20) und dem Source-Bereich (14) angeordnet ist, wobei ein Dotierungsmittel des zweiten Leitfähigkeitstyps in dem Kanalbereich einen Querdotierungsgradienten aufweist; einen Dotierungsmittelverzögerungsbereich (26), der in dem Halbleiterkörpers (12) zwischen dem Driftbereich (20) und dem Kanalbereich angeordnet ist, wobei der Dotierungsmittelverzögerungsbereich (26) mit einem Material dotiert ist, das aus der Gruppe bestehend aus Kohlenstoff, Stickstoff und Fluor ausgewählt ist; und ein Gate (22), das wenigstens teilweise über dem Kanalbereich liegt und von diesem isoliert ist.
  2. Leistungstransistorvorrichtung (10) nach Anspruch 1, die ferner Folgendes aufweist: einen Sinker-Bereich (28) in dem Halbleiterkörper (12), so dass der Sinker-Bereich (28) von dem Kanalbereich durch den Source-Bereich (14) beabstandet ist; und eine Abschirmung, die über wenigstens einem Abschnitt des Gates (22) und wenigstens einem Abschnitt des Driftbereichs (20) liegt, aber von diesen elektrisch isoliert ist.
  3. Leistungstransistorvorrichtung (10) nach Anspruch 1 oder 2, wobei der Dotierungsmittelverzögerungsbereich (26) mit Kohlenstoff dotiert ist.
  4. Leistungstransistorvorrichtung (10) nach einem der Ansprüche 1 bis 3, wobei der Dotierungsmittelverzögerungsbereich (26) mit Fluor dotiert ist.
  5. Leistungstransistorvorrichtung (10) nach einem der Ansprüche 1 bis 4, wobei der Dotierungsmittelverzögerungsbereich (26) mit Stickstoff dotiert ist.
  6. Leistungstransistorvorrichtung (10) nach einem der Ansprüche 1 bis 5, wobei der Source-Bereich (14) und der Drain-Bereich (16) mit Arsen oder Phosphor dotiert sind, wobei der Kanalbereich mit Bor dotiert ist und wobei der Halbleiterkörper (12) monokristallines Silizium aufweist.
  7. Leistungstransistorvorrichtung (10) nach einem der Ansprüche 1 bis 6, wobei der Dotierungsmittelverzögerungsbereich (26) eine Dotierungsmittelkonzentration zwischen 1·1018 cm–3 und 1·1021 cm–3 aufweist.
  8. Verfahren zur Herstellung einer Laterally-Diffused-Metal-Oxide-Semiconductor-Leistungstransistorvorrichtung (10), wobei das Verfahren Folgendes aufweist: Ausbilden einer Gate-Elektrode (22) über einem Halbleiterkörper (12), die von diesem isoliert ist; Ausbilden eines Driftbereichs (20) in dem Halbleiterkörper (12), wobei der Driftbereich (20) Dotierungsmittel eines ersten Leitfähigkeitstyps aufweist; Ausbilden eines Dotierungsmittelverzögerungsbereichs (26) wenigstens angrenzend an eine Kante des Driftbereichs (20); Implantieren von Dotierungsmitteln eines zweiten Leitfähigkeitstyps in den Halbleiterkörper (12); Erhitzen des Halbleiterkörpers (12), um einen Körperbereich (18) auszubilden, der sich unter wenigstens einem Abschnitt der Gate-Elektrode (22) erstreckt, wobei das Erhitzen bewirkt, dass Dotierungsmittel des zweiten Leitfähigkeitstyps mit einer ersten Diffusionsrate in den Halbleiterkörper (12) getrieben werden, so dass ein Querdotierungsgradient in den Dotierungsmitteln des zweiten Leitfähigkeitstyps gebildet wird, wobei der Dotierungsmittelverzögerungsbereich (26) verhindert, dass die Dotierungsmittel mit der ersten Diffusionsrate in den Driftbereich (20) diffundieren; und Ausbilden eines Source-Bereichs (14) und eines Drain-Bereichs (16) in dem Halbleiterkörper (12), wobei der Source-Bereich (14) von dem Driftbereich (20) durch den Körperbereich (18) beabstandet ist und wobei der Drain-Bereich (16) von dem Körperbereich (18) durch den Driftbereich (20) beabstandet ist.
  9. Verfahren nach Anspruch 8, das ferner Folgendes aufweist: Ausbilden eines Sinker-Bereichs (28) in dem Halbleiterkörper (12), so dass der Sinker-Bereich (28) von einem Kanalabschnitt des Körperbereichs (18) durch den Source-Bereich (14) beabstandet ist; Ausbilden einer Abschirmung, die über wenigstens einem Abschnitt des Gates (22) und wenigstens über einem Abschnitt des Driftbereichs (20) liegt, von diesen aber elektrisch isoliert ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei der Driftbereich (20) durch Implantieren von Dotierungsmitteln durch eine Maske ausgebildet wird, die einen Bereich in der Nähe einer ersten Kante der Gate-Elektrode (22) freilegt, und wobei der Dotierungsmittelverzögerungsbereich (26) ausgebildet wird, indem Dotierungsmittelverzögerungsmaterial durch die Maske implantiert wird.
  11. Verfahren nach Anspruch 10, wobei die Dotierungsmittel des zweiten Leitfähigkeitstyps in einem Bereich des Halbleiterkörpers (12) in der Nähe einer zweiten Kante der Gate-Elektrode (22) implantiert werden und wobei das Erhitzen des Halbleiterkörpers (12) bewirkt, dass die Dotierungsmittel unter die Gate-Elektrode (22) bis zu dem Driftbereich (20) diffundieren.
  12. Verfahren nach einem der Ansprüche 8 bis 11, das ferner Folgendes aufweist: Ausbilden einer ersten Maske zum Freilegen eines Bereichs des Halbleiterkörpers (12) angrenzend an eine erste Kante der Gate-Elektrode (22), wobei der Driftbereich (20) in dem freiliegenden Bereich ausgebildet wird; Entfernen der ersten Maske; und Ausbilden einer zweiten Maske über dem Driftbereich (20), wobei die zweite Maske einen Bereich des Halbleiterkörpers (12) angrenzend an eine zweite Kante der Gate-Elektrode (22), die der ersten Kante gegenüberliegt, freilegt, wobei die Dotierungsmittel des zweiten Leitfähigkeitstyps und das Dotierungsmittelverzögerungsmaterial in dem Bereich implantiert werden, der durch die zweite Maske freiliegt.
  13. Verfahren nach Anspruch 12, wobei die Dotierungsmittel des zweiten Leitfähigkeitstyps vor dem Dotierungsmittelverzögerungsmaterial implantiert werden.
  14. Verfahren nach Anspruch 12, wobei die Dotierungsmittel des zweiten Leitfähigkeitstyps nach dem Dotierungsmittelverzögerungsmaterial implantiert werden.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) das Implantieren von Kohlenstoff, Fluor und/oder Stickstoff aufweist.
  16. Verfahren nach einem der Ansprüche 8 bis 15, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) das Implantieren eines Dotierungsmittelverzögerungsmaterials in einer Dosis in einem Bereich von 1·1013 cm–2 bis zu 1·1016 cm–2 aufweist.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) das Implantieren eines Dotierungsmittelverzögerungsmaterials bei einer Energie in einem Bereich von 30 keV bis zu 800 keV aufweist.
  18. Verfahren nach einem der Ansprüche 8 bis 17, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) das Implantieren eines Dotierungsmittelverzögerungsmaterials in einem Winkel von 30° bis 60° relativ zu einer oberen Oberfläche des Halbleiterkörpers (12) aufweist.
  19. Verfahren nach Anspruch 18, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) ferner das Implantieren des Dotierungsmittelverzögerungsmaterials in einem Winkel senkrecht zu der oberen Oberfläche des Halbleiterkörpers (12) aufweist.
  20. Verfahren nach einem der Ansprüche 8 bis 19, wobei der Dotierungsmittelverzögerungsbereich (26) bewirkt, dass die Dotierungsmittel in den Driftbereich (20) mit einer zweiten Diffusionsrate diffundieren, die wenigstens eine Größenordnung kleiner als die erste Diffusionsrate ist.
  21. Verfahren nach Anspruch 20, wobei der Dotierungsmittelverzögerungsbereich (26) verhindert, dass die Dotierungsmittel in den Driftbereich (20) diffundieren, so dass im Wesentlichen keine Dotierungsmittel des zweiten Leitfähigkeitstyps in den Driftbereich (20) diffundiert werden.
  22. Verfahren nach einem der Ansprüche 8 bis 21, wobei das Implantieren von Dotierungsmitteln des zweiten Leitfähigkeitstyps das Implantieren von Bor aufweist und wobei der Dotierungsmittelverzögerungsbereich (26) bewirkt, dass in Richtung des Driftbereichs (20) diffundierende Bor-Zwischengitterpaare angehalten werden, da der Dotierungsmittelverzögerungsbereich (26) als Getter der Zwischengitteratome wirkt.
  23. Verfahren nach einem der Ansprüche 8 bis 22, wobei das Ausbilden des Dotierungsmittelverzögerungsbereichs (26) das Einbauen eines Dotierungsmittelverzögerungsmaterials während eines Silizium-Epitaxie-Verfahrens aufweist.
DE102013108707.8A 2012-08-13 2013-08-12 Halbleitervorrichtung und Verfahren zu ihrer Herstellung Active DE102013108707B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/584,581 US9064796B2 (en) 2012-08-13 2012-08-13 Semiconductor device and method of making the same
US13/584,581 2012-08-13

Publications (2)

Publication Number Publication Date
DE102013108707A1 DE102013108707A1 (de) 2014-02-13
DE102013108707B4 true DE102013108707B4 (de) 2017-03-23

Family

ID=49999337

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013108707.8A Active DE102013108707B4 (de) 2012-08-13 2013-08-12 Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Country Status (3)

Country Link
US (2) US9064796B2 (de)
CN (1) CN103594516B (de)
DE (1) DE102013108707B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107301975B (zh) * 2016-04-14 2020-06-26 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN107564816B (zh) * 2016-06-30 2020-05-08 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法
DE102018105741B3 (de) * 2018-03-13 2019-07-11 Infineon Technologies Dresden Gmbh Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
US11164746B2 (en) * 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
US8294210B2 (en) * 2010-06-15 2012-10-23 Texas Instruments Incorporated High voltage channel diode

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175216A (ja) 1991-12-24 1993-07-13 Rohm Co Ltd ヘテロ接合バイポーラトランジスタおよびその製法
FR2779573B1 (fr) 1998-06-05 2001-10-26 St Microelectronics Sa Transistor bipolaire vertical comportant une base extrinseque de rugosite reduite, et procede de fabrication
JP3298535B2 (ja) 1999-01-26 2002-07-02 日本電気株式会社 バイポーラトランジスタとその製造方法
US6358807B1 (en) 2000-02-15 2002-03-19 Agere Systems Guardian Corp. Bipolar semiconductor device and method of forming same having reduced transient enhanced diffusion
US6465870B2 (en) 2001-01-25 2002-10-15 International Business Machines Corporation ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region
US6426265B1 (en) 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6576535B2 (en) 2001-04-11 2003-06-10 Texas Instruments Incorporated Carbon doped epitaxial layer for high speed CB-CMOS
US20020177253A1 (en) 2001-05-25 2002-11-28 International Business Machines Corporation Process for making a high voltage NPN Bipolar device with improved AC performance
US6534371B2 (en) 2001-06-11 2003-03-18 International Business Machines Corporation C implants for improved SiGe bipolar yield
JP2003069008A (ja) 2001-08-23 2003-03-07 Mitsubishi Heavy Ind Ltd 半導体基板、電力変換器、回転機械、及び、半導体基板の製造方法
US20030082882A1 (en) 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
US6878976B2 (en) 2002-03-13 2005-04-12 International Business Machines Corporation Carbon-modulated breakdown voltage SiGe transistor for low voltage trigger ESD applications
US6682980B2 (en) 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant
US20040031970A1 (en) 2002-08-13 2004-02-19 Srinivasan Chakravarthi Process for retarding lateral diffusion of phosphorous
DE10316531A1 (de) 2003-04-10 2004-07-08 Infineon Technologies Ag Bipolar-Transistor
SE526207C2 (sv) 2003-07-18 2005-07-26 Infineon Technologies Ag Ldmos-transistoranordning, integrerad krets och framställningsmetod därav
US7238986B2 (en) * 2004-05-03 2007-07-03 Texas Instruments Incorporated Robust DEMOS transistors and method for making the same
US7179696B2 (en) 2004-09-17 2007-02-20 Texas Instruments Incorporated Phosphorus activated NMOS using SiC process
EP1905098B1 (de) 2005-07-13 2019-11-20 Ampleon Netherlands B.V. Ldmos-transistor
JP5017926B2 (ja) 2005-09-28 2012-09-05 株式会社デンソー 半導体装置およびその製造方法
US7371648B2 (en) 2006-09-01 2008-05-13 Texas Instruments Incorporated Method for manufacturing a transistor device having an improved breakdown voltage and a method for manufacturing an integrated circuit using the same
US7626233B2 (en) 2007-04-23 2009-12-01 Infineon Technologies Ag LDMOS device
US20080308904A1 (en) 2007-06-15 2008-12-18 Texas Instruments Incorporated P-doped region with improved abruptness
JP5303881B2 (ja) * 2007-08-15 2013-10-02 富士通セミコンダクター株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
US20090050980A1 (en) 2007-08-21 2009-02-26 Texas Instruments Incorporated Method of forming a semiconductor device with source/drain nitrogen implant, and related device
US7645651B2 (en) 2007-12-06 2010-01-12 Freescale Semiconductor, Inc. LDMOS with channel stress
US8159029B2 (en) 2008-10-22 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device having reduced on-state resistance
US8119507B2 (en) * 2008-10-23 2012-02-21 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
KR20120038195A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8753948B2 (en) * 2011-10-31 2014-06-17 Freescale Semiconductor, Inc. Methods of forming laterally diffused metal oxide semiconductor transistors for radio frequency power amplifiers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
US8294210B2 (en) * 2010-06-15 2012-10-23 Texas Instruments Incorporated High voltage channel diode

Also Published As

Publication number Publication date
US9064796B2 (en) 2015-06-23
US20140042537A1 (en) 2014-02-13
DE102013108707A1 (de) 2014-02-13
CN103594516A (zh) 2014-02-19
US20150255597A1 (en) 2015-09-10
CN103594516B (zh) 2017-04-12
US9269807B2 (en) 2016-02-23

Similar Documents

Publication Publication Date Title
DE102008064728B4 (de) Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
DE102013106946B4 (de) Verfahren zum Bilden von lateral variierenden Dotierungskonzentrationen und eines Halbleiterbauelements
DE1913052A1 (de) Halbleitervorrichtung
DE102006019937A1 (de) SOI-Transistor mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers und ein Verfahren zur Herstellung des Transistors
DE102013022484B3 (de) Metalloxidhalbleitereinrichtungen
DE102011084419A1 (de) Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet
DE102015109545B4 (de) Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102008011932A1 (de) Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
DE102014114312A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102016226237A1 (de) Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
DE3636249A1 (de) Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor
DE102009047313A1 (de) Leistungssteigerung in Transistoren mit einem Metallgatestapel mit großem ε durch eine frühe Implantation der Erweiterungsgebiete
DE102018124692A1 (de) Halbleitervorrichtung mit Diodenvorrichtungen mit unterschiedlichen Barrierenhöhen und Verfahren zu deren Herstellung
DE102013108707B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE3324332A1 (de) Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat
DE102016114913B4 (de) Leistungs-Mosfets und Verfahren zu deren Herrstellung
DE102015109538B3 (de) Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
DE102016100277A1 (de) Leistungs-mosfets und verfahren zu ihrer herstellung
DE112018005441B4 (de) Struktur und Verfahren zur Verringerung eines lateralen Reihenwiderstands für Transistoren
DE102015118616B3 (de) Latchup-fester Transistor
DE102004018153B9 (de) Hochvolt-Sperrschicht-Feldeffekttransistor mit retrograder Gatewanne und Verfahren zu dessen Herstellung
DE102010064287A1 (de) Zuverlässige Einbettung von Metallsilizidkontaktgebieten in stark dotierten Drain- und Sourcegebieten durch eine Stoppimplantation
DE10058031B4 (de) Verfahren zur Bildung leicht dotierter Halogebiete und Erweiterungsgebiete in einem Halbleiterbauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative