SE526207C2 - Ldmos-transistoranordning, integrerad krets och framställningsmetod därav - Google Patents

Ldmos-transistoranordning, integrerad krets och framställningsmetod därav

Info

Publication number
SE526207C2
SE526207C2 SE0302108A SE0302108A SE526207C2 SE 526207 C2 SE526207 C2 SE 526207C2 SE 0302108 A SE0302108 A SE 0302108A SE 0302108 A SE0302108 A SE 0302108A SE 526207 C2 SE526207 C2 SE 526207C2
Authority
SE
Sweden
Prior art keywords
ldmos
layer
area
region
transistor device
Prior art date
Application number
SE0302108A
Other languages
English (en)
Other versions
SE0302108L (sv
SE0302108D0 (sv
Inventor
Torkel Arnborg
Ulf Smith
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to SE0302108A priority Critical patent/SE526207C2/sv
Publication of SE0302108D0 publication Critical patent/SE0302108D0/sv
Priority to US10/870,574 priority patent/US7391084B2/en
Priority to DE102004030848A priority patent/DE102004030848B4/de
Publication of SE0302108L publication Critical patent/SE0302108L/sv
Publication of SE526207C2 publication Critical patent/SE526207C2/sv
Priority to US12/119,773 priority patent/US7563682B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Description

526 207 REnoGöRELsE rön UPPFINNINGEN Kända lösningar tar inte hänsyn till den fullständiga förbätt- ringspotentialen eller i fallet med icke-likformiga oxidtjock- lekar använder de svära framställningstekniker. Möjliga tekni- ker innefattar etsning, växning av ett icke-likformigt oxid- skikt före deponering av det polykristallina kiselstyret och användande växningsförbättringsämnen. Styreoxiden är väldigt känslig för etsskador och det är väldigt svàrt att ändra tjock- leken längre bort fràn styrets kant.
Det är följaktligen ett syfte med föreliggande uppfinning att åstadkomma en LDMOS-transistoranordning i en integrerad krets, särskilt en integrerad krets för radiofrekvenstillämpningar, vilken övervinner problemen förknippade med den kända tekniken som beskrivits ovan.
Det är vidare ett syfte med uppfinningen att àstadkomma en metod i framställningen av en integrerad krets, särskilt en integrerad krets för radiofrekvenstillämpningar, innefattande en LDMOS-transistor, som uppfyller ovannämnda syfte.
Dessa syften uppnås enligt föreliggande uppfinning medelst LDMOS-transistoranordningar och framställningsmetoder i enlig- het med de bifogade patentkraven.
Genom att åstadkomma halvledarskiktet hos LDMOS-styret hos LDMOS-transistoranordningen med en nettodopningskoncentration med lateral gradient kan styrekapacitansen minskas, varigenom driftshastigheten ökas. Alternativt kan en högre transkonduk- tans erhållas utan att styrekapacitansen påverkas, vilket också sörjer för en LDMOS-transistoranordning med högre hastighet.
Vidare, enligt en ytterligare aspekt av föreliggande uppfinning åstadkommes en integrerad krets innefattande åtminstone en LDMOS-transistor såsom beskrivits ovan. 526 207 3 Ytterligare kännetecken hos uppfinningen och fördelar med den- samma kommer bli uppenbara från den detaljerade beskrivningen av föredragna utföringsformer av föreliggande uppfinning given här nedan och de medföljande fig. 1-13, vilka endast ges i illustrerande syfte och skall således icke vara begränsande för föreliggande uppfinning.
KORT BESKRIVNING AV RITNINGARNÄ Fig. l och 2 är var och en en kraftigt förstorad tvärsektionsvy av en LDMOS-transistoranordning enligt en respektive föredragen utföringsform av föreliggande uppfinning.
Fig. 3 är ett diagram av nettodopningen som funktion av den laterala dimensionen hos styret och kanalen hos LDMOS-tran- sistoranordningen i fig. 2 enligt en föredragen utföringsform av föreliggande uppfinning.
Fig. 4-8 är diagram som illustrerar olika transistorkarakteris- tika hos LDMOS-transistoranordningen i fig. 2, vilka hàrletts genom simuleringar.
Fig. 9-13 är kraftigt förstorade tvärsektionsvyer av en del av en halvledarstruktur under processning enligt föredragna, exemplifierade utföringsformer av föreliggande uppfinning.
DETALJERAD BESKRIVNING AV FÖREDRAGNÄ UTFÖRINGSFORMER I fig. 1 visas, i en förstorad tvärsektionsvy, en n-kanals LDMOS-transistoranordning enligt en första föredragen ut- föringsform av föreliggande uppfinning. LDMOS-transistoranord- ningen, vilken är särskilt anpassad för högeffektsradio- frekvenstillämpningar, innefattar ett N--typsdopat halvledar- substrat 7, i vilket en P-typsdopad brunn 6 är bildad. N+-typs- dopade emitter- 4 och kollektoromràden 5 är bildade i den P- typsdopade brunnen 6 och det N--typsdopade substratet 7. Det 526 207 4 N+-typsdopade kollektoromràdet 5 är bildat pà ett avstànd fràn den P-typsdopade brunnen 6, varvid en övre del av det N--typs- dopade substratet 7, vilken förefinns mellan den P-typsdopade brunnen 6 och det N+-typsdopade kollektoromràdet 5 utgör del av kollektorn hos LDMOS-transistorn. Ovanför den P-typsdopade brunnen 6 är ett LDMOS-styreomräde 1 bildat innefattande ett halvledaromràde 2, företrädesvis av polykristallint kisel, ovanpå ett styreisoleringsomràde, företrädesvis ett oxidomràde 3.
Vidare innefattar LDMOS-transistoranordningen ett kanalomràde beläget under LDMOS~styreomràdet i den P-typsdopade brunnen 6.
Kanalområdet, vilket sträcker sig från LDMOS-emitteromràdet 4 till LDMOS-kollektoromràdet 5, har en dopningskoncentration med lateral gradient. Typiskt är delen av kanalomràdet närmast kollektorn 4 baserad pâ en traditionell MOS-transistor, medan delen av kanalomràdet närmast kollektoromràdet 5 har en mycket lägre dopningskoncentration.
För att inte endast erhålla en förbättrad transkonduktans hos transistorn, utan också en lägre parasitisk kapacitanskoppling från styrets halvledaromráde 2, har styrets halvledaromràde 2 också en dopningskoncentration med lateral gradient. Styrets halvledaromràde 2 är i den föredragna utföringsformen av LDMOS- transistoranordningen illustrerad i fig. l dopad till P+ i en del 2a därav, vilken är närmast emitteromràdet 4, och till N+ i en del 2b därav, vilken är närmast kollektoromràdet 5. Detta uppfinningsenliga transistorstyre hänvisas till i det följande såsom ett N+P+-styre.
I fig. 2 visas i förstorad tvärsektionsvy en n-kanals LDMOS- transistoranordning enligt en andra föredragen utföringsform av föreliggande uppfinning. Denna utföringsform skiljer sig frän tidigare utföringsform endast med avseende pà dopningen av styret. Styrets halvledarområde 2, i denna utföringsform betecknat med 2', är dopat till N+ i delen 2a' närmast emitter- 526 207 5 området 4 och till N- i delen 2b' närmast kollektoromrädet 5.
Detta transistorstyre hänvisas till i det följande sàsom ett N+N--styre.
Ett exempel pà nettodopningen som funktion av den laterala dimensionen hos styret (heldragen linje) och kanalen (punkt- linje) hos LDMOS-transistoranordningen i fig. 2 visas i fig. 3.
I konventionella LDMOS-anordningar är styret dopat med en kon- stant densitet av omkring 10" cm“, men för uppfinningen an- vänds en dopning med en lateral gradient. I motsats härtill faller styrets dopningskoncentration, som visas i fig. 3, från emittern till kollektorn från omkring 10" cm* till omkring 10” cm* längs en sträcka av omkring 0,4 mikroner. Kanaldopningen har också en kraftig lutning från emittern till kollektorn mellan Övergångarna.
Det skall emellertid inses att typen av dopning och gradientens storlek för att erhålla den icke-likformiga dopningen av styret enligt föreliggande uppfinning kan väljas pä ett flertal sätt för att erhålla önskvärda egenskaper.
Två viktiga parametrar, transkonduktansen och kapacitansen, bestämmer anordningens hastighet. Tröskelspänningen kommer att påverka den effektiva kanallängden och transkonduktansen. När- varon av ett utarmningsomräde i det lägdopade polykristallina styret hos LDMOS-anordningen i fig. 2 kommer att minska kapaci- tansen, Utarmningsomràdet i det polykristallina kiselstyret kan endast existera för nägra förspänningsfall. Om ackumulering eller inversion av nägra bärare uppträder, kommer kapacitansen bli samma som för ett kraftigt dopat styre. Emellertid, för de mest viktiga förspänningstillständen kommer vi att få ett ut- armningsomräde och således en minskad kapacitans.
För n-kanaltransistorn kommer den uppfinningsenliga LDMOS- transistorn med N+N--styre att ha samma tröskelspänning och styrekapacitans sàsom en konventionell N+-LDMOS-transistor med 526 207 6 polykristallint styre under den kraftigt dopade delen av styret. Pà den làgdopade sidan av styret kommer utarmnings- skiktgränsen att spridas ut, indikerat medelst 9 i fig. 2, och minska kapacitansen. Den totala kapacitansen kommer således minska, varigenom driftshastigheten ökar.
Den uppfinningsenliga LDMOS-transistorn med P+N+-styre kommer, à andra sidan, ha högre transkonduktans, men samma styrekapaci- tans, vilket också ger en högre hastighet. Tröskelspänningen kommer i detta fall öka.
Effekt-LDMOS-anordningar tillverkas vanligtvis användande en fingerarraylayout. Tvàdimensionella anordningssimuleringar har utförts pà en tvärsektion av ett sådant finger för (i) den upp- finningsenliga N+N--LDMOS-transistoranordningen och (ii) den konventionella LDMOS-transistorn med homogent dopat styre såsom en jämförelse. Anordningsbredden antas vara 1 mikron.
I fig. 4 och 5 visas emitter-kollektorströmmen, IDS, som funktion av styre-kollektorspänningen, VGS, för låga och höga kollektorspänningar för en uppfinningsenlig transistoranordning sàsom beskrivits med hänvisning till fig. 2 (trianglar) och för en konventionell LDMOS-transistoranordning med ett kraftigt dopat styre (cirklar). I figurerna visas också derivatan d(IDS)/d(VGS) för den uppfinningsenliga anordningen (kvadrater) och för den konventionella anordningen (romber). Skillnaden är liten med den största skillnaden huvudsakligen i området med den högre strömmen. Detta kan undvikas genom att flytta pn- övergàngen till slutet av kanalen, mera under styret. I detta fall kan detta erhållas genom att driva en minskad ytfälts- dopning i driftomràdet under en längre tid.
I fig. 6 visas ingàngskapacitansen som funktion av kollektor- strómmen, då styrespänningen varieras vid konstant kollektor- spänning, för den uppfinningsenliga LDMOS-anordningen (stjär- nor) och en konventionell LDMOS-anordning (cirklar). Skillnaden 526 207 7 är liten för låga strömmar, men allteftersom styrespänningen ökar utarmas den làgdopade delen av det polykristallina kisel- styret hos den uppfinningsenliga LDMOS-anordningen och kapaci- tansen minskar.
I fig. 7 visas övergàngs- eller enhetsförstärkningsfrekvensen, fT, som funktion av kollektorströmmen. Den uppfinningsenliga LDMOS-transistorn är snabbare än standardtransistorn.
I fig. 8 visas den maximala oscillationsfrekvensen, fmax, som funktion av kollektorströmmen. Förbättringen är större i detta fall av flera anledningar. Den maximala oscillationsfrekvensen, fmax, är förutom att vara beroende pà övergängsfrekvensen, fT, också beroende pà en kapacitans mellan styret och kollektorn och pà en reell del av styreimpedansen, och dessa bidrag är också mindre för den uppfinningsenliga LDMOS-transistoranord- ningen.
Förbättringen i prestanda för den uppfinningsenliga LDMOS- transistoranordningen kommer att vara mycket större för fram- tida teknologier som följer den pàgàende standardskalningen för anordningar och kretsar. Tröskelspänningsskillnaderna längs kanalen, vilka är i storleksordningen av en volt, kommer att ha en mycket större påverkan pá de elektriska transistoregen- skaperna för matningsspänningar i den storleken.
Det skall inses att medan de illustrerade föredragna utförings- formerna av LDMOS-transistorn är n-kanalsanordningar, är inte föreliggande uppfinning begränsad i detta avseende. Uppfin- ningen är lika tillämplig för p-kanalsanordningar.
Det skall vidare inses att medan föreliggande uppfinning primärt är avsedd för effekt-LDMOS-anordningar i kisel för radiofrekvens, kan den lika fullt vara användbar för mindre anordningar i kiselbaserade integrerade radiofrekvenskretsar.
Vidare kan LDMOS-anordningen enligt föreliggande uppfinning 526 207 8 realiseras i andra material säsom t .ex. SiC, GaAs, etc om styrets isolatorskikt modifieras på motsvarande vis.
Nedan beskrivs tre olika föredragna exemplifierande utförings- former för att tillverka LDMOS-transistorer enligt föreliggande uppfinning.
Exemplifierad utföringsform 1 Fig. 9 visar ett tvärsnitt av en halvledarstruktur innefattande en delvis processad MOS-transistor. MOS-transistorn kan vara av antingen P- eller N-typ. Typen kommer endast påverka valet av dopàmnesatom för det polykristallina kislet i transistorstyret.
Naturen hos detta val är välkänt för fackmannen inom området.
Processtegen som leder fram till strukturen visad i fig. 9 är också välkända för fackmannen inom området och dessa steg kommer därför inte beskrivas ytterligare här. I fig. 10 beteck- nar hànvisningssiffra 10 ett kiselsubstrat, 11 betecknar en brunn, 12 betecknar en kanaljustering, 13 betecknar en fältoxid och 14 betecknar ett styreoxidskikt.
Ovanpå styreoxidskiktet 14 och fältoxiden 13 deponeras ett polykristallint kiselskikt 15. Det polykristallina kiselskiktet 15 är odopat i detta skede. Ett skikt 16 bestående av kisel- nitrid deponeras därpå. Skiktet 16 kan alternativt vara ett dubbelskikt bestående av kiselnitrid ovanpå kiseldioxid, vilket tillåter styrning av mekaniska spänningar i det underliggande polykristallina kiselskiktet 15. Sådan spänningsstyrning kommer erbjuda en ytterligare möjlighet att påverka diffusionen av dopämne in i vad som skall bli styret med lateral gradient.
Kiselnitridskiktet 16 täcks av ett skikt 17, som består av fotoresist. Fotoresistskiktet 17 används för att mönstra kisel- nitridskiktet 16 genom exempelvis anisotropisk reaktiv etsning på ett sätt som är välkänt inom området. Den resulterande strukturen visas i fig. 10. 526 207 9 Fotoresistskiktet 17 mönstras och kiselnitridskiktet 16 etsas för att bilda ett område 161, vilket visas i fig. 11. Området 161 kommer senare i processen användas som en mask för ets- ningen av det underliggande polykristallina kiselskiktet 15 och styreoxidskiktet 14 för att bilda transistorstyret. De laterala dimensionerna hos omràdet 161 motsvarar de önskade laterala dimensionerna hos transistorstyret. I tvärsnittet i fig. 11 motsvarar den synliga dimensionen av omràdet 161 längden hos transistorstyret.
Ett skikt 18 av kiseldioxid deponeras därefter på strukturen.
Denna oxid kommer att användas som skärmningsoxid vid implante- ring av dopämnen in i det polykristallina kiselskiktet 15 och som ett organ för att förhindra att dopämnen från det polykris- tallina kiselskiktet 15 läcker ut vid en senare utförd diffusions- och aktiveringsupphettning. Ett skikt 19 av foto- resist deponeras och mönstras sedan pà ett sätt så att en kant 191 av fotoresist är belägen ovanpà kiselnitridomràdet 161. Den resulterande strukturen visas i fig. 11.
Därefter implanteras det polykristallina kiselskiktet 15 med ett valt dopämne för det polykristallina kiselstyret. Implante- ringsdosen väljes för att erhålla den krävda koncentrations- nivàn och den laterala koncentrationsgradienten i det slutliga transistorstyret. Implanteringsenergin väljes pà ett sätt sà att (i) implanteringsdosen hamnar till sist i mitten av det polykristallina kiselskiktet 15 och (ii) jonerna stoppas inte bara av fotoresistskiktet 21 utan också av kiselnitridomràdet 161.
En annan styrka hos föreliggande uppfinning blir uppenbar i detta skede, nämligen att positionen hos fotoresistkanten 191 ovanpå kiselnitridomrádet 161 inte kommer vara kritisk eftersom kanten hos det implanterade området definieras av kiselnitrid- omràdet 161. Detta sätter också en nedre gräns på tjockleken hos kiselnitridskiktet 16. Om, à andra sidan, den laterala 526 207' 10 dopningskoncentrationsgradienten hos transistorstyret önskas skräddarsys ytterligare, kan detta erhållas genom att välja tjockleken på kiselnitridskiktet 16 och energin hos implante- ringen på ett sådant sätt att delen av kiselnitridomrádet 161 som inte är täckt av det mönstrade fotoresistskiktet 19, dvs så långt bort som till resistkanten 191, också penetreras i viss grad av de implanterade jonerna.
Det mönstrade fotoresistskiktet 19 avlägsnas sedan och skivan utsätts för en upphettning, vilken tjänar till att aktivera implanteringen och orsaka dopämnesjonerna att diffundera in under kiselnitridomràdet 161, och således bilda en struktur med lateral gradient för styret.
Kiselnitridområdet 161 används sedan som en hàrdmask för att etsa det polykristallina kiselskiktet 15 och styreoxidskiktet 14, företrädesvis användande selektiv etsning, för att bilda transistorstyret innefattande ett polykristallint kiselstyre- område 151 ovanpå ett styreoxidomràde 141, såsom visas i fig. 12.
Kiselnitridområdet 161 avlägsnas sedan medelst selektiv etsning. Vidare processning av halvledarstrukturen och den uppfinningsenliga MOS-transistorn utförs enligt metoder väl- kända för fackmannen inom området. Det skall emellertid noteras här att upphettningen för att aktivera implanteringen av kollektorn och emittern, vilken följer senare i processningen av MOS-transistorn, kommer att minska gradienten i polykisel- styret i viss grad. Anledningen till detta är att det i detta skede inte finns någon tillförsel av dopämnen fràn det omkring- liggande polykristallina kiselskiktet, eftersom detta har etsats bort vid formeringen av transistorstyret. 526 207 ll Exemplifierad utföringsform 2 Processningen i denna exempelutföringsform är liknande den i tidigare utföringsform förutom att det polykristallina kisel- skiktet 15 dopas till antingen P- eller N-typ redan i anslut- ning till dess deponering.
Den efterföljande implanteringen, som använder det mönstrade fotoresistskiktet 19, utförs som i tidigare utföringsform förutom att implanteringen är av N-typ om den initiala dop- ningen av det polykristallina kiselskiktet 15 var P och vice versa. Dosen väljes på ett sådant sätt att denna implantering inte endast är tillräckligt stor för att kompensera för dop- ämnen som redan är närvarande i det polykristallina kisel- skiktet 15, utan också tillräckligt stor för att ändra netto~ dopningen till den av den motsatta typen.
Detta kommer att skapa ett N- eller P-dopat transistorstyre som har en dopàmneskoncentration med lateral gradient pà ett sådant sätt att dopämneskoncentrationen är huvudsakligen av P-typ i en ände av styret och huvudsakligen av N-typ i den andra änden.
Exemplifierad utföringsform 3 Processningen i denna utföringsform är liknande den i den första exempelutföringsformen förutom vad det gäller följande.
Efter den första implanteringen av dopämne i det ursprungligen odopade polykristallina kiselskiktet 15, med användning av det mönstrade fotoresistskiktet 19 med dess fotoresistkant 191, av- lägsnas detta mönstrade fotoresistskikt 19 och ersätts av ett annat fotoresistskikt 20, vilket mönstras pà ett sàdant sätt att det täcker de tidigare otäckta delarna av halvledarstruktu- ren, dvs det mönstrade fotoresistskiktet 20 är komplementärt till det mönstrade fotoresistskiktet 19 ovanför MOS-transis- torn. Således är de redan implanterade områdena av MOS-transis- torn nu skyddade av det mönstrade fotoresistskiktet 20. Detta 526 207 12 visas i fig. 14, varvid fotoresistkanten 201 hos det mönstrade fotoresistskiktet 20 indikeras.
En andra implantering i det ursprungliga odopade polykristalli- na kislet utförs sedan med ett dopämne som skapar ett implante- rat omràde av motsatt typ relativt den fràn den första implan- teringen.
Således kommer transistorstyret att erhålla en dopämnes- koncentration med lateral gradient pà ett sädant sätt att dop- ämneskoncentrationen är huvudsakligen av P~typ i en ände av styret och huvudsakligen av N-typ i den andra änden, dvs liknande transistorstyret i föregående utföringsform.
Skillnaden år att i denna utföringsform kommer alla dopämnena utnyttjas vid dopning av de motsatta ändarna av styret till P- resp. N-typ. Detta är i motsats till föregående exempelutföringsform, vari dosen hos den andra implanteringen måste väljas tillräckligt stor för att (i) kompensera för den ursprungliga dopningen av det polykristallina kiselskiktet 15 och (ii) kasta om dopningen till den motsatta dopningstypen.

Claims (13)

526 207 13 PATENTKRAV
1. LDMOS-transistoranordning i en integrerad krets, sär- skilt en integrerad krets för radiofrekvenstillämpningar, innefattande: - ett halvledarsubstrat (10), - ett område (1) för ett LDMOS-styre innefattande ett halvledarskiktomràde (2; 2'; 151) för styret ovanpå ett isole- ringsskiktomráde (3; 141) för styret, - LDMOS-emitter- (4) och -kollektoromràden (5, 7), och - ett kanalomràde (6; 12) anordnat under nämnda omräde för LDMOS-styret, där nämnda kanalomràde sammankopplar nämnda LDMOS-emitter- och -kollektoromràden och har en dopningskoncentration med lateral gradient, k ä n n e t e c k a d a v att - halvledarskiktomràdet hos nämnda område för LDMOS- styret har en dopningskoncentration (P+N+; N+N-) med lateral gradient.
2. LDMOS-transistoranordning enligt krav 1, varvid nämnda halvledarskiktomràde (2') för nämnda styre har en netto- dopningskoncentration, som sjunker fràn en sida därav, vilken ligger intill nämnda LDMOS-emitteromràde (4), till en annan sida därav, vilken ligger intill nämnda LDMOS-kollektoromràde (5, 7).
3. LDMOS-transistoranordning enligt krav 2, varvid nämnda LDMOS-transistoranordning är en n-kanalsanordning och nämnda halvledarskiktomràde (2') för styret är dopat till N+ i en del (2a') därav, vilken är närmast nämnda LDMOS-emitteromràde (4) Och till N- i en del (2b') därav, vilken är närmast nämnda LDMOS~kollektoromràde (5, 7). 526 207 14
4. LDMOS-transistoranordning enligt krav 3, varvid nämnda del (2a') av nämnda halvledarskiktomràde (2') för styret som ligger närmast nämnda LDMOS-emitteromràde (4) har en netto- dopning av mellan 10" cm” och 10” cm“, medan nämnda del (2b') av nämnda halvledarskiktomràde (2') för styret, som ligger närmast nämnda LDMOS-kollektoromràde (5, 7), har en netto- dopning av mellan 10” cm” och 10” cm°.
5. LDMOS-transistoranordning enligt krav 1, varvid nämnda LDMOS-transistoranordning är en n-kanalsanordning och nämnda halvledarskiktomràde (2) för styret är dopat till P+ i en del (2a) därav, vilken är närmast nämnda LDMOS-emitteromràde (4) och till N+ i en del (2b) därav, vilken är närmast nämnda LDMOS-kollektoromráde (5, 7).
6. LDMOS-transistoranordning enligt krav 1 eller 2, varvid nämnda LDMOS-transistoranordning är en p-kanalsanordning.
7. Förfarande vid framställning av en integrerad krets, särskilt en integrerad krets för radiofrekvenstillämpningar, innefattande en LDMOS-transistor, varvid nämnda förfarande innefattar stegen att: - ett halvledarsubstrat (10) àstadkoms, - LDMOS-emitter- (4) och -kollektoromräden (5, 7) bildas i nämnda substrat, I ett kanalomràde (6; 12) bildas i nämnda substrat mellan nämnda LDMOS-emitter- och -kollektoromràden och med en nettodopningskoncentration med lateral gradient, och - ett omrâde (1) för ett LDMOS-styre bildas på nämnda substrat, där nämnda omrâde för nämnda LDMOS-styre innefattar ett halvledarskiktomràde (2; 2'; 151) för styret ovanpà ett isolationsskiktomràde (3; 141) för styret, k ä n n e t e c k n a t a v att - halvledarskiktomràdet hos nämnda område för LDMOS- styret bildas med en nettodopningskoncentration med lateral gradient (P+N+; N+N-). 526 207 15
8. Förfarande enligt krav 7, varvid nämnda halvledarskikt- område (2') för styret bildas med en nettodopningskoncentra- tion, vilken minskas från en sida därav, vilken är närmast nämnda LDMOS-emitterområde (4), till en annan sida därav, vilken är närmast nämnda LDMOS-kollektorområde (5, 7).
9. Förfarande enligt krav 7 eller 8, varvid nämnda omrâde för nämnda LDMOS-styre bildas genom stegen att: - ett styreoxidskikt (14) bildas på nämnda substrat, - ett polykristallint kiselstyreskikt (15) bildas därpå, - ett skiktomràde (161) bildas därpå medelst mönstring och etsning, varvid nämnda skiktomràde (161) skall användas som en hårdmask för bildande av nämnda område för nämnda LDMOS- styre, - ett skärmningsskikt (18) bildas därpå, - ett första skyddande skikt (19) bildas därpå, där nämnda första skyddande skikt mönstras för att delvis täcka nämnda mönstrade och etsade skiktomràde (161), - joner implanteras i nämnda polykristallina kisel- styreskikt (15) genom nämnda skärmningsskikt (18), där nämnda första skyddande skikt (19) förhindrar joner från att implante~ ras genom nämnda första skyddande skikt (19), - nämnda första skyddande skikt (19) avlägsnas, - nämnda skärmningsskikt (18) avlägsnas, och - nämnda polykristallina kiselstyreskikt (15) och nämnda styreoxidskikt (14) etsas genom att använda nämnda mönstrade och etsade skiktomràde (161) som mask för att där- igenom bilda nämnda halvledarskiktomràde (151) för styret ovanpå ett isoleringsskiktomràde (141) för styret.
10. Förfarande enligt krav 9, varvid nämnda steg att implantera innefattar att implantera joner genom nämnda mönstrade och etsade skiktomràde (161). 526 207 16
11. Förfarande enligt krav 9, varvid nämnda mönstrade och etsade skiktomràde (161) förhindrar joner från att implanteras genom nämnda mönstrade och etsade skiktomräde (161) i nämnda steg att implantera.
12. Förfarande enligt något av kraven 9-11, varvid nämnda steg att implantera utförs med joner av en första dopningstyp och joner av en andra dopningstyp implanteras i nämnda poly- kristallina kiselstyreskikt (15) före det att nämnda mönstrade och etsade skiktomràde (161) bildas.
13. Förfarande enligt något av kraven 9-11, varvid nämnda steg att implantera utförs med joner av en första dopningstyp och nämnda förfarande innefattar de ytterligare stegen vilka utförs mellan nämnda tvà steg att avlägsna: - ett andra skyddande skikt (20) bildas pä nämnda skârmningsskikt (18), där nämnda andra skyddande skikt mönstras för att täcka nämnda mönstrade och etsade skiktomráde (161) huvudsakligen komplementärt till nämnda första skyddande skikt (19), och - joner av en andra dopningstyp implanteras i nämnda polykristallina kiselstyreskikt (15) genom nämnda skârmnings- skikt (18), där nämnda andra skyddande skikt (20) förhindrar joner från att implanteras genom nämnda andra skyddande skikt (20).
SE0302108A 2003-07-18 2003-07-18 Ldmos-transistoranordning, integrerad krets och framställningsmetod därav SE526207C2 (sv)

Priority Applications (4)

Application Number Priority Date Filing Date Title
SE0302108A SE526207C2 (sv) 2003-07-18 2003-07-18 Ldmos-transistoranordning, integrerad krets och framställningsmetod därav
US10/870,574 US7391084B2 (en) 2003-07-18 2004-06-17 LDMOS transistor device, integrated circuit, and fabrication method thereof
DE102004030848A DE102004030848B4 (de) 2003-07-18 2004-06-25 LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises mit einem LDMOS-Transistor
US12/119,773 US7563682B2 (en) 2003-07-18 2008-05-13 LDMOS transistor device, integrated circuit, and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE0302108A SE526207C2 (sv) 2003-07-18 2003-07-18 Ldmos-transistoranordning, integrerad krets och framställningsmetod därav

Publications (3)

Publication Number Publication Date
SE0302108D0 SE0302108D0 (sv) 2003-07-18
SE0302108L SE0302108L (sv) 2005-01-19
SE526207C2 true SE526207C2 (sv) 2005-07-26

Family

ID=27786643

Family Applications (1)

Application Number Title Priority Date Filing Date
SE0302108A SE526207C2 (sv) 2003-07-18 2003-07-18 Ldmos-transistoranordning, integrerad krets och framställningsmetod därav

Country Status (3)

Country Link
US (2) US7391084B2 (sv)
DE (1) DE102004030848B4 (sv)
SE (1) SE526207C2 (sv)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267675A1 (en) * 2005-05-24 2006-11-30 International Rectifier Corporation PMOS current mirror with cascaded PMOS transistors and zero voltage gate threshold transistor
US7939881B2 (en) * 2007-02-09 2011-05-10 Sanyo Electric Co., Ltd. Semiconductor device
US8110465B2 (en) 2007-07-30 2012-02-07 International Business Machines Corporation Field effect transistor having an asymmetric gate electrode
WO2009133485A1 (en) * 2008-04-30 2009-11-05 Nxp B.V. A field effect transistor and a method of manufacturing the same
US20100237439A1 (en) * 2009-03-18 2010-09-23 Ming-Cheng Lee High-voltage metal-dielectric-semiconductor device and method of the same
US9064796B2 (en) 2012-08-13 2015-06-23 Infineon Technologies Ag Semiconductor device and method of making the same
CN103035730B (zh) * 2012-12-07 2015-12-02 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法
CN103762228A (zh) * 2013-12-31 2014-04-30 上海新傲科技股份有限公司 具有复合金属栅极结构的横向功率器件
US9721987B2 (en) * 2014-02-03 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Pixel with transistor gate covering photodiode
CN113223941A (zh) * 2021-04-28 2021-08-06 杰华特微电子股份有限公司 横向变掺杂结构的制造方法及横向功率半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04162726A (ja) 1990-10-26 1992-06-08 Matsushita Electric Works Ltd 絶縁ゲート型電界効果半導体装置
US5252848A (en) * 1992-02-03 1993-10-12 Motorola, Inc. Low on resistance field effect transistor
JPH08213596A (ja) * 1995-02-02 1996-08-20 Yokogawa Electric Corp 半導体集積回路の製造方法
US5851920A (en) * 1996-01-22 1998-12-22 Motorola, Inc. Method of fabrication of metallization system
DE69630944D1 (de) * 1996-03-29 2004-01-15 St Microelectronics Srl Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung
SE513283C2 (sv) * 1996-07-26 2000-08-14 Ericsson Telefon Ab L M MOS-transistorstruktur med utsträckt driftregion
US6080629A (en) * 1997-04-21 2000-06-27 Advanced Micro Devices, Inc. Ion implantation into a gate electrode layer using an implant profile displacement layer
WO1999040614A2 (en) * 1998-02-09 1999-08-12 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device with linearly doping profile
US6211555B1 (en) * 1998-09-29 2001-04-03 Lsi Logic Corporation Semiconductor device with a pair of transistors having dual work function gate electrodes
US6380055B2 (en) * 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US6306738B1 (en) 1999-06-17 2001-10-23 Advanced Micro Devices, Inc. Modulation of gate polysilicon doping profile by sidewall implantation
US6768149B1 (en) * 2000-10-05 2004-07-27 Ess Technology, Inc. Tapered threshold reset FET for CMOS imagers
US6791106B2 (en) * 2001-12-26 2004-09-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US7563682B2 (en) 2009-07-21
SE0302108L (sv) 2005-01-19
US20080261359A1 (en) 2008-10-23
US20050012147A1 (en) 2005-01-20
DE102004030848A1 (de) 2005-03-17
SE0302108D0 (sv) 2003-07-18
US7391084B2 (en) 2008-06-24
DE102004030848B4 (de) 2009-06-04

Similar Documents

Publication Publication Date Title
US7563682B2 (en) LDMOS transistor device, integrated circuit, and fabrication method thereof
KR100290727B1 (ko) 로컬스레숄드조정도핑을갖는전계효과트랜지스터의구조및제조
JP4014677B2 (ja) 絶縁ゲイト型半導体装置
US7494861B2 (en) Method for metal gated ultra short MOSFET devices
US8466017B2 (en) Methods of making semiconductor devices having implanted sidewalls and devices made thereby
JP5615422B2 (ja) 基板ダイオードを備えてプロセス耐性構造を有するｓｏｉデバイス及びその製造方法
JP4014676B2 (ja) 絶縁ゲイト型半導体装置およびその作製方法
US8471244B2 (en) Method and system for providing a metal oxide semiconductor device having a drift enhanced channel
US7391080B2 (en) LDMOS transistor device employing spacer structure gates
JP3949193B2 (ja) 絶縁ゲイト型半導体装置
US7709311B1 (en) JFET device with improved off-state leakage current and method of fabrication
US9385178B2 (en) High voltage resistor with PIN diode isolation
US6509609B1 (en) Grooved channel schottky MOSFET
JP3634086B2 (ja) 絶縁ゲイト型半導体装置の作製方法
JP2009539248A (ja) バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法
JP4631097B2 (ja) 所望のドーパント濃度を実現するためのイオン注入法
JP4896699B2 (ja) 絶縁ゲイト型半導体装置およびその作製方法
JP4628399B2 (ja) 半導体装置
JP4563422B2 (ja) 半導体装置
TW202320293A (zh) 一種新型電晶體裝置
KR20230112730A (ko) 트랜지스터 디바이스
US20040079992A1 (en) Transistor with bottomwall/sidewall junction capacitance reduction region and method
CN102738172A (zh) 一种双多晶平面SOI BiCMOS集成器件及制备方法

Legal Events

Date Code Title Description
NUG Patent has lapsed