TW202320293A - 一種新型電晶體裝置 - Google Patents

一種新型電晶體裝置 Download PDF

Info

Publication number
TW202320293A
TW202320293A TW110146364A TW110146364A TW202320293A TW 202320293 A TW202320293 A TW 202320293A TW 110146364 A TW110146364 A TW 110146364A TW 110146364 A TW110146364 A TW 110146364A TW 202320293 A TW202320293 A TW 202320293A
Authority
TW
Taiwan
Prior art keywords
region
emitter
collector
channel
transistor
Prior art date
Application number
TW110146364A
Other languages
English (en)
Other versions
TWI836306B (zh
Inventor
薩默蘭 大衛
萊特 羅傑
奈特 盧克
Original Assignee
英商尋找未來有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英商尋找未來有限公司 filed Critical 英商尋找未來有限公司
Publication of TW202320293A publication Critical patent/TW202320293A/zh
Application granted granted Critical
Publication of TWI836306B publication Critical patent/TWI836306B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0808—Emitter regions of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

一種新型電晶體裝置，具一半導體結構之一雙極電晶體，該結構包括與集極及射極區相同半導體類型之一通道。該通道明顯比其交界之基極區淺薄。本新穎結構提供改善之電流增益。其亦使本裝置能在開啟時，有選擇地通過控制貫穿射極與集極端子間之電壓以主要單極傳導或主要雙極傳導進行操作。

Description

一種新型電晶體裝置
本發明係有關於一種新穎的電晶體，除其他優點外，具有優於傳 統橫向雙極性接面型電晶體（bipolar junction transistor, BJT）之電流增益特性。
BJT之半導體結構與摻雜配置使其射極與集極間之電流（受控電 流）成為電子與電洞二電荷載子之運動的結果，稱為雙極傳導。
相比之下，在場效電晶體（field effect transistor, FET）或接面場效 電晶體（junction field effect transistor, JFET）中，該些源極與汲極端子間之電流（受控電流）主要（即使並非唯獨）可歸因於電子或電洞的移動，而無法同時歸因於兩者，此稱為單極傳導或單載子型操作。
美國專利US6251716B1、US200316704A1與US2009206375係習知 JFET配置之範例，因此其源極與汲極間之電流主要歸因於單極傳導。故，一般習用者係無法符合使用者於實際使用時之所需。
本發明之主要目的係在於，克服習知技藝所遭遇之上述問題並提 供一種由於通道的存在，與基本上傳統BJT半導體結構不同，本裝置可作為一常開裝置或一常關裝置來操作，取決於所施加貫穿該些射極與集極端子之電壓。
在第一方面，本發明係提供一電晶體裝置，具有：由一第一類型 之一半導體第一區所提供之一集極區；與該集極區關聯之一集極端子；一由第一類型之半導體第二區所提供之射極區；與該射極區關聯之一射極端子；由位於該集極區與該射極區之間且與該二者交界之一半導體第三區所提供之一基極區；與該基極區關聯之一基極端子；其中，該基極區係包括：一第二類型之一半導體次分區，及該第一類型之一半導體通道，其中，該基極端子係接觸該次分區；該次分區係與該通道交界以提供一第一二極體接面，並且與該射極區及集極區二者交界以進一步形成數個二極體接面，而該通道係與該集極區及該射極區交界並互連，使該裝置在一第一條件下之一電路中實作時，即配置高於一第一閾值電壓之一電壓貫穿該些射極與集極端子，且該基極端子係浮動或與該射極端子形成短路時，該些集極與射極端子間之一電流係至少主要歸因於單極傳導；該通道之淨摻雜濃度係小於該些射極與集極區之淨摻雜濃度；並且該通道具有自遠離該第一二極體接面所延伸而來足夠小之一深度，使該裝置在一第二條件下之一電路中實作時，即所配置穿該些射極與集極端子之電壓低於該第一閾值電壓，且該基極端子係浮動或與該射極端子形成短路時，在該第一二極體接面附近係形成一空乏區足以夾束該通道，使該裝置之該些集極與射極端子間基本上沒有電流；以及，當該裝置在一第三條件下之一電路中實作時，即配置電壓貫穿該些射極與集極端子，且具一電壓貫穿該些射極與基極端子以透過該基極端子產生電流時，該些集極與射極端子間之電流係至少主要歸因於雙極傳導。
由於該通道的存在，與基本上傳統BJT半導體結構不同，該裝置 可作為一常開裝置或一常關裝置來操作，取決於所施加貫穿該些射極與集極端子之電壓。
該閾值電壓之值與在射極區與集極區間延伸之該通道的長度相 關，因此通常也與該射極區與集極區間之間隔距離相關。因此，對於預期之射極—集極電壓範圍而言，可以通過選擇該通道的長度來製作該電晶體裝置以在常開或常關下操作。
相同的遮罩程序可以用來定義電路中所有電晶體裝置之間距。此 一優勢，使得製造包含常開與常關電晶體之積體電路成為可能，而無需額外的處理步驟。此類電路可用來執行通常需要使用互補電晶體的功能，例如NMOS與PMOS，其需要更多的半導體層及／或生產步驟來實現。可受益於此一進步之應用包含邏輯門電路、模擬比較器與運算放大器電路。
在該第一條件下操作時，所施加貫穿該些射極與集極端子之電壓 （Vce）係大於該第一閾值，且本電晶體裝置係作為常開裝置；該通道允許該些集極與射極端子間之單極傳導，儘管沒有電流通過該基極端子。
在該第二條件下操作時，貫穿該些射極與集極端子之電壓係低於 第一閾值，該通道之非常小的深度（一提供給該通道之半導體層的小深度功能）意味著一存在於該第一二極體接面附近之空乏區足以使該通道具有足夠高的電阻防止電流通過該通道。
此可視為，當Vce大於閾值時，足可克服空乏區，允許該射極與 集極間存在電流。隨著該通道長度增加，克服空乏區所需之Vce值也增加。
該通道之非常小的絕對深度，以及其與基極次分區之深度相比相 對較小的深度，意味著在第三條件下操作時，即貫穿該些射極與基極端子之電壓（Vbe）大於該基極—射極二極體接面之正向偏電壓（bias voltage）（Vft）時，通過該基極端子之電流的一大部分將歸因於該射極及該基極次分區之雙極傳導而非該通道之雙極傳導。
儘管如此，在第三條件下操作時，與具傳統結構之BJT電晶體相 比，該通道之存在係給該電晶體提供改進的增益特性。此被視為係因該通道提供該些射極與集極區間之一傳導路徑，而無需穿過一二極體接面，且其因此提供相對較低電阻。
本電晶體裝置之運作方式的一個結果為，當Vbe之值變化至高於 Vft時，Ice的比例可歸因於雙極傳導與單極傳導之變化，從而該電晶體之電流增 益發生變化；隨著雙極傳導之比例的增加，該電流增益亦下降。
本新型電晶體設計之另一意外但有利的特徵為，通過為一已知之 Vce的操作範圍選擇該通道之長度，可讓一常關電晶體在Vbe值低於該基極射極二極體接面之正向偏電壓時切換為開啟。
換句話說，當操作在一第四條件下，即其中貫穿該些射極與集極 端子之該電壓係介於該第一閾值（Vt）與第二閾值（Vt'）之間（其中|Vt'|＜|Vt|）時，操作為一常關電晶體之該電晶體裝置，當Vbe小於該基極射極二極體接面之正向偏電壓（Vft）時，係切換為開啟。
在一第四條件下操作時，該射極與集極間之電流係通過該通道之 單極傳導的結果，因此與在該第四條件下操作時相比，該裝置具有更高的增益，儘管該射極與集極間之最大電流較小。
本電晶體裝置用於在轉為關閉及該第四條件間作切換時，係具一 通道，因其太長（當Vbe=0時），對一個小於Vt值的Vce來說，得以克服該第一二極體接面附近之空乏區。然而，該通道足夠短，以施加小的正向電壓貫穿該些基極與射極端子（Vbe大於0），又不足以克服該基極射極二極體接面附近之一空乏區（Vbe＜Vft），因此使Ibe=0，足以削弱該第一二極體接面附近之本質空乏區至容許該射極與集極間藉該通道流通電流的程度。在該第四條件下操作本電晶體裝置所需之Vbe最小值將取決於該電晶體裝置之Vce與Vt值。
一個有用的應用包括一個驅動器電路，其有助於數個第一級電晶 體減少雙極傳導（即較多的單極傳導—其中可能只有單極傳導）以提供更高的增益，而數個第二級電晶體則增加雙極傳導以允許更高的額定電流，同時最小化該裝置之表面積（平面面積）。
究其益處，該通道之存在允許本電晶體裝置在開啟（在第一或第 四條件下操作）與關閉間切換以回應小於該基極—射極二極管正向電壓絕對值 （Vft）之Vbe變化，如此可允許例如二個具有相同配置之電晶體裝置，例如皆為NPN或皆為PNP，用於切換一驅動電路之兩側（高與低），而非依照對一互補電路之傳統要求。
該通道之合適深度將取決於該電晶體所設計以操作之Vce值及／ 或該通道之摻雜濃度。
例如，對於一用來在0V與│5V│間電壓下操作之電晶體而言， 一小於0.25μm（0.1μm或更小更好）之通道深度可能是合適的。
然而，在一給定之操作電壓下，該通道所允許之最大深度將明顯 小於一設計來操作在可比對之操作電壓下之JFET所會存在的深度。
相反地，與該第一二極體接面相反方向所延伸之該次分區的深度 可以等於或大於該通道之深度的五倍；在一些實施例中，該次分區之深度可以是該通道之深度的至少二十倍。
該次分區可包含一第一部分與一第二部分，且其中：該第一部分 具比該第二部分更高之淨摻雜濃度；該基極端子係透過該第一部分電性連接該第二部分；以及，其中該第二部分係與該通道交界以提供該第一二極體接面，且與該射極區與集極區交界以形成該另一二極體接面。如此可確保在該基極接點使用一相對高摻雜之區域以提供一歐姆接點，而一較低摻雜之區域則與該些通道、射極與集極區交界。
為確保在第三條件下操作時以雙極傳導為主，需要仔細選擇該些 射極區、集極區與基極區之次分區的淨摻雜濃度，以及該些射極與集極區間之間距（亦稱為基極寬度）；其確切數值將取決於各變量，例如Vce與Vbe之預期操作電壓範圍以及其半導體製造程序之大小與所使用之材料；用於選擇該些變量之值的方法與設計一傳統BJT結構的方法係相同且常見，因此熟知本領域技術之人員將很容易理解。
該通道之淨摻雜濃度可以等於或小於（例如0.1到1倍間）該次分 區淨摻雜濃度；如此可確保該第一二極體接面處之空乏區與該次分區相比係優先存在於該通道內。例如，在該通道由P型半導體材料所構成而該次分區由N型半導體材料所構成之情況下，該通道中P型摻雜劑之淨摻雜濃度可為該通道中N型摻雜劑之淨摻雜濃度的0.1到1倍。
為在該次分區之第一部分內提供良好導電特性，該次分區之第一 部分可每平方公分具有1e16至5e17之淨摻雜濃度，包括端值。
良好的雙極傳導特性還取決於該些集極與射極區間相對小之側 面間距，因此該些集極與射極區間之側面間距可小於或等於1.5微米。
該些射極及／或集極區可至少部分位於該基極之次分區內。
另一方面，本發明提供一電晶體裝置，係具有：由一第一類型之 一半導體第一區所提供之一集極區；與該集極區關聯之一集極端子；由該第一類型之一半導體第二區所提供之一射極區；與該射極區關聯之一射極端子；由位於該集極與該射極區之間且與二者交界之一半導體第三區所提供之一基極區；與該基極區關聯之一基極端子，其中，該基極區係包括：一第二類型之一半導體次分區，及該第一類型之一半導體通道，其中，該次分區係與該通道交界以提供一二極體接面，且該通道與該集極區及該射極區交界並互連；該通道之淨摻雜濃度係小於該些射極與集極區之淨摻雜濃度；且該通道具有遠自該第一二極體接面延伸而來之與該次分區相比足夠小的一深度，當在一電路中實作該裝置，而其中一電壓貫穿數個射極與集極端子且該基極端子係浮動或與該射極端子短路時，在該PN接面附近係形成一空乏區足以夾束該通道，使該裝置之該些集極與射極端子間基本上沒有電流。
該基極之次分區係可形成於一該第一類型之半導體基板層中，該 基板因此可提供隔離多個個別半導體積體元件之功能。
為最小化由該基板、次分區及集極及／或射極區所組合而成之一 寄生電晶體的影響，該裝置可進一步包含一該半導體第二類型之高摻雜區，使其安插，以便分隔，於該次分區與該基板之間，而該高摻雜區係具有比該次分區高之淨摻雜濃度。
該射極區與集極區可，至少一部分，由一多晶矽層提供；所摻雜 之多晶矽的圖樣可位於形成該基極區之一矽晶片的表面上。
該射極區可具一比該集極區更高之淨摻雜濃度；或，該射極區與 集極區之淨摻雜濃度可基本相同。
本發明現在將參考以下圖示藉由範例加以描述。 請參閱『第１圖』所示，係實作一電晶體之半導體結構的截面示意圖。如圖所示：本發明係一新穎電晶體裝置１，該電晶體裝置１被視為對雙極性接面電晶體（bipolar junction transistor, BJT）裝置之改進並且在某些方面以類似方式操作；為此，係使用BJT標示該裝置之各端子。
該裝置１在本範例中為一PNP型且未按比例顯示，係由摻雜之半 導體材料所構成，以提供一集極區２、一射極區３與一基極區４。該基極區４係位於該集極區２與射極區３之間。
該集極區２與射極區３皆為P型半導體，按照慣例，該射極區３ 可有比該集極區２更多的摻雜。例如，該集極區２之淨摻雜濃度可大於或等於1×10 18cm -3，該射極區３之淨摻雜濃度可大於或等於2×10 18cm -3；或，為便於製造，可改為具有基本相同之淨摻雜濃度。該集極端子Ｃ係連接至該集極區２，該射極端子Ｅ連接至該射極區３，該基極端子Ｂ連接至該基極區４。
與傳統BJT相比，該電晶體裝置１之基極區４係由二個不同類型 之半導體區域組成：一N型材料之第一區，下文中稱為N型基極區４Ａ，以及P型材料之第二區，下文中係指該通道４Ｂ。
該基極端子Ｂ係通過該N型區４Ａ連接至該基極區４。該N型基 極區４Ａ係與該通道４Ｂ直接交界以形成一PN接面５。該N型基極區４Ａ係與該集極區２與射極區３直接交界。
該通道４Ｂ係在該集極區２與射極區３間延伸並與其直接交 界。與該集極區２及射極區３相比，該通道４Ｂ之淨摻雜濃度非常小；例如，該通道之淨摻雜濃度可小於或等於5x10 16cm -3。
此外，該通道４Ｂ係形成具有一深度，即與NP接面５正交所延 伸之尺寸，比傳統接面場效電晶體（junction field effect transistor, JFET）淺得多。
該次分區係由一第一部分與一第二部分所構成。該第一部分之N 摻雜劑的淨濃度可在1e17/cm 3左右；該第二部分之淨摻雜濃度可為例如約1e18/cm 3或1e19/cm 3。
下面描述實作上述特徵之半導體結構。 該結構具一P型基板１００，可為例如一矽晶圓或藉在該晶圓頂部磊晶所沉積之矽層。在該基板１００內係具一N型區１０１；該N型區１０１與該基板１００係以一N+型區１０２加以區隔；在該N型區１０１內係具延伸至該基板材料一表面之額外的N+型區１０１Ａ；該N型區１０１與額外的N+型區１０１Ａ係構成該電晶體裝置１之N型基極區４Ａ，伴隨基極接點Ｂ透過額外的N+型區１０１Ａ加以連接；該N型區１０１中N摻雜劑之淨濃度可約為1e17/cm 3；該N+型區 １０２與額外的N+型區１０１Ａ之淨摻雜濃度可為例如大約1e18/cm 3或1e19/cm 3。
該N型區１０１頂部係貫穿延伸一輕摻雜P-區１０３，以具備通 道４Ｂ且與該N型區１０１交界以提供該二極體接面５；該結構亦包含二個分離之P型區１０４、１０５。每一P型區１０４、１０５之第一部分１０４Ａ、 １０５Ａ係由一P型摻雜多晶矽層之各自獨立部分所提供；每一P型區１０４、１０５之第二部分１０４Ｂ、１０５Ｂ係形成於該矽晶圓中且與該N型區１０１交界以提供相應之二極體接面５Ａ、５Ｂ。
該半導體結構之一範例製造程序係描述如下。一第一注入與擴散 程序係使用一第一遮罩以在該P型基板１００中形成該N+型區１０２；使用一第 二遮罩形成該N型區１０１，藉由P摻雜劑來反摻雜該N+型區１０１以將該N型 區１０１延伸至該晶圓表面。
更可以不使用遮罩，該晶圓表面係進一步摻雜P摻雜劑以形成該 P-層１０３貫穿該晶圓表面；該P-區１０３之淨摻雜濃度可為例如5e16/cm 3或更小；藉由確保很少或沒有擴散發生，該P-區１０３之深度被保持得非常小。為便於理解，該P層１０３之相對厚度與其他層相比在第１圖中被誇大了。
使用一第三遮罩，N摻雜劑透過該晶圓表面被注入以反摻雜該P- 區１０３之一部分來形成該額外之N+型區１０１Ａ，使之延續該N型區１０１。
使用第四遮罩，沉積並蝕刻一多晶矽材料層以提供該些集極與射 極區２、３之數個部分１０４Ａ、１０５Ａ。使用第五遮罩，該多晶矽材料係以P摻雜劑加以摻雜並向下擴散以形成與該N型區１０１交界之數個第二部分 １０４Ｂ、１０５Ｂ。
P摻雜劑注入後接著有一短暫退火，例如10秒，以修復該多晶矽 與矽（polysilicon and silicon）之晶圓的晶體結構。
操作模式請參閱『第２圖』所示，係顯示該第１圖之該電晶體裝置之操作特性或模式係如何根據貫穿該集極端子與射極端子之電壓（Vce）以及貫穿該基極端子與射極端子之電壓（Vbe）之變化而改變的示意圖。如圖所示：
藉由一PNP裝置，例如第１圖所示之裝置，無論操作模式如何， 通常都以一負極Vce操作，即施加至該集極之電壓比施加至該射極之電壓為更強負極，而Vbe藉與閾值電壓Vft為正向關係之一負極之基極—射極接面則可為正極或負極。任何通過該基極端子之電流皆為負極的（亦即，電流係經由該基極端子引出）。相比之下，一NPN裝置係通常以一正極Vce操作且具有一正極Vft，而任何通過該基極之電流將為正極（亦即，電流係經由該基極推送入該裝置）。
五種操作模式係標示為Ｋ、Ｊ、Ｌ、Ｍ與Ｎ來加以顯示。當該裝 置關閉且沒有電流通過任何端子時，該裝置係操作於區域Ｋ；當該裝置開啟時，則可在模式Ｊ、Ｌ、Ｍ與Ｎ中之一種模式下操作。
當該裝置開啟（即該集極與射極間有電流）且沒有或幾乎沒有 （deminimus）電流通過該基極端子（即Ib=0A）時，排除任何由電容效應所引起之臨時開關電流，該裝置係操作在區域Ｌ或Ｍ；當該裝置開啟（即該集極與射極間存在非零電流）且該基極端子有電流（即Ib＜0A）時，該裝置係操作在區域Ｊ或Ｎ。
|Vce|＜|Vt|下之操作 當本電晶體裝置１在|Vce|小於|Vt|時操作，本電晶體裝置１係作為一常關裝置。亦即，當Vbe為零時，該射極２與集極３間沒有電流（該裝置關閉（在（Ｋ）區操作））。
若|Vbe|增加致使該基極—射極二極體接面５Ｂ變為正向偏壓時 （即對一PNP電晶體而言，Vbe變得比–Vft更為負極；對一NPN電晶體而言，Vbe變得比Vft更為正極），則該裝置切換為開啟，操作於開啟之主要雙極（Majority Bipolar）區Ｊ中，其電流係通過該基極端子汲取，且該集極與射極間之電流主要歸因於雙極傳導；
或者，若|Vbe|以相反方向增加，使該基極—射極二極體接面５Ｂ 之反向偏壓更強（即對一PNP電晶體而言，Vbe變得更為正極；對一NPN電晶體而言，Vbe變得更為負極），之後該裝置維持關閉（操作於區域Ｋ）。
在|Vce|大於|Vt'|且小於|Vt|處，該裝置之操作係與|Vce|小於|Vt'|處類 似，惟當|Vbe|接近但小於|Vft|時例外，該裝置進入開啟之主要雙極區Ｌ中操作， 在其中該裝置為開啟狀態且通過該基極端子之電流為零，而該集極與射極間之電流主要歸因於單極傳導。
而當|Vbe|變得大於|Vft|，就進入一過渡區Ｎ，其中該單極傳導電 流為一最大宜，且雙極傳導電流增加直到雙極傳導電流大於單極傳導電流，以此使該裝置操作在開啟之主要雙極傳導區Ｊ。
有利的是，一常關裝置可以在低於現有BJT之Vbe下切換為開啟 並在區域Ｌ中操作，且是具有優勢地低於該基極射極二極體接面正向電壓（Vft）。當在Ｌ區內操作時，與在Ｊ區內操作相比，對於相同之Vce而言，該裝置具有明顯更高之電流增益，但最大集極電流之數值較小。由於Vbe顯著較低，當該裝置在該Ｌ區操作時，具有一比現有BJT顯然更高之電流增益—接近無限增益，因其通過該基極端子之電流基本為零。
|Vce|＞|Vt|下之操作 當本電晶體裝置１在|Vce|大於閾值電壓|Vt|下運作時，本電晶體裝置１係作為一常開裝置。亦即，當Vbe為零，例如因為該基極係浮動或連接至該射極時，該射極與集極間之電流係超過一極小（de minimis）電流。
當|Vce|大於|Vt|且Vbe為零或接近零時，該電晶體係操作在開啟之 主要單極操作區域Ｍ中，其中，通過該基極端子之電流為零，且該集極與射極間之電流主要歸因於單極傳導。
當|Vbe|增加至Vft以上，致使該基極—射極二極體接面５Ｂ變為 正向偏壓時（即，對一PNP電晶體而言，Vbe變得比-Vft更為負極；對一NPN電晶體而言，Vbe變得比Vft更為正極），則該裝置係操作在該過渡區Ｎ，其中，該單極傳導達至一最大值，且該雙極傳導增加。當|Vbe|進一步增加，可歸因於雙極傳導之Ice比例變得大於歸因於單極傳導電流之比例，其上之操作係為開啟且主要為雙極（區域Ｊ）。
在該Ｊ區域中運行所需之Vbe幅度隨著Vce之增幅而增加。
或者，若|Vbe|以反方向增加，致使該基極—射極二極體接面５Ｂ 之反向偏壓更強時（即對一PNP電晶體而言，Vbe變得更為正極；對一NPN電晶體而言，Vbe變得更為負極），則該裝置將關閉（操作區域Ｋ）。
在該關閉之區域Ｋ與該開啟之主要單極區Ｌ與Ｍ之間係一過渡 區Ｏ，其中，該裝置之操作係不可預測或難以控制。例如，若該關閉之區域Ｋ中該集極電流小於1 nA，且該開啟之區域Ｌ與Ｍ中該集極電流為1 uA或更大之數量級，則該過渡區Ｏ內該集極電流將為10 nA至100 nA之數量級。
該裝置１在該集極區２與射極區３間係具有距離X之橫向間距， 控制該通道４Ｂ之長度。Vt及Vt'之值與該射極區及集極區間之間距X係為相關。隨X值之增加，|Vt|與|Vt'|之幅度亦增加。為使裝置在該Ｊ區操作時具良好之雙極傳導特性，X之最大值通常為1.5微米。
一電路之額定操作電壓範圍決定了將應用於其中電晶體之Vce值 的範圍。在已知Vce之情況下，可在設計該電路時選擇電路內每個電晶體裝置１之間距X以決定其為一常開裝置或常關裝置來操作。
請參閱『第３Ａ圖～第３Ｃ圖』所示，係分別顯示該第１圖中配 置在開啟條件下且其射極與集極間之傳導主要歸因於雙極傳導之電晶體截面示意圖、該第１圖中配置在關閉條件下之電晶體截面示意圖、及該第１圖中配置在開啟條件下且其射極與集極間之傳導主要歸因於單極傳導之電晶體截面示意圖。如圖所示：第３Ａ圖～第３Ｃ圖係顯示第１圖之裝置，其射極區與集極區間之橫向間距X被相對選擇為較大，致使|Vce|小於|Vt|，且因此該裝置係操作為一常關電晶體。在當前示例中，該間距X係使Vce位於Vt與Vt'之間，從而允許該裝置根據Vbe以區域Ｊ、Ｋ或Ｌ中任一個之特性操作。
第３Ａ圖係第１圖中配置在開啟條件下且其射極與集極間之傳 導主要歸因於雙極傳導之電晶體截面示意性。
第３Ａ圖係顯示在一主要為開啟之雙極條件下（第２圖之區域 Ｊ）操作之常關裝置。由於該射極端子Ｅ與基極端子Ｂ相比處具相對正極之電壓，致使Vbe比Vft更為負極，由N型區１０１所提供居於該射極區３與次分區 ４Ａ間之二極體接面５Ｂ係具正向偏壓，允許電流通過該射極端子Ｅ與基極端子Ｂ間之二極體接面５Ｂ流動（以箭頭６表示）。因此，在該射極３與集極２間係存在相應但大得多之電流，其歸因於共同流過該通道４Ｂ之兩種單極電流（以箭頭７Ａ表示），及歸因於流過該N型基極區４Ａ雙極傳導之一更大電流（以箭頭７Ｂ表示）。通過該通道４Ｂ之單極傳導的出現為該電晶體提供優於具有傳統BJT結構電晶體之增益特性。
在具有大幅集極—射極電流處，該雙極電流７Ｂ可明顯大於該單 極電流７Ａ（例如大10倍之數量級）。相比之下，一JFET之所有（或幾乎所有）電流皆可歸因於通過該通道之單極傳導。
第３Ｂ圖係顯示第２圖中區域Ｋ所展示之處於一關閉狀態之該 裝置。VCE與第３Ａ圖中之所示相同，惟該基極端子Ｂ係浮動或連結至該射極端子Ｅ，因此沒有電流通過該基極端子Ｂ。
此條件下係生出一空乏區８，其概念如該PN接面５附近之虛線 所示，由於該通道４Ｂ與該基極次分區相比非常淺薄且摻雜較弱，因此夾束該通道４Ｂ以增加該通道４Ｂ之電阻使該射極３與集極２間達到基本上沒有電流之程度。
第３Ｃ圖係顯示該裝置操作於一主要為開啟之單極條件下（第２ 圖之區域Ｌ），通過施加一小於Vft且貫穿該射極與基極之非零電壓Vbe。由於Vbe小於Vft，該射極３與N型基極區４Ａ間之二極體接面５Ｂ沒有足夠之正向偏壓以允許電流通過，因此沒有電流通過該基極端子Ｂ或基極區４Ａ；然而，由於該通道４Ｂ之淨摻雜級數非常低，Vbe足以將二極體接面５周圍之該空乏區８減小至允許電流透過該射極區３與集極區２間之單極傳導流過該通道４Ｂ的程度（以箭頭７Ａ表示）。在區域Ｌ內操作時，該電晶體藉由Ib=0A而具高增益特性。然而，由於該通道淺薄，在該通道飽合之前可獲得之最大電流與在區域Ｊ操作相比係相對較低。
請參閱『第４Ａ圖與第４Ｂ圖』所示，係分別顯示類似於該第１ 圖但具更短間距X且其配置在開啟條件下而射極與集極間之電流主要歸因於單極傳導之電晶體截面示意圖、及該第４Ａ圖中配置在關閉條件下之電晶體截面示意圖。如圖所示：第４Ａ圖與第４Ｂ圖係顯示具有與第１圖半導體結構相同之一不同裝置，其不同在於該集極區２與射極區３間之間距X更小而因此具一更短通道４Ｂ。所選擇之間距使得在為第３Ａ圖～第３Ｃ圖之裝置提供相同Vce範圍之電路中操作時，Vce係大於Vt且使該裝置作為一常開電晶體操作。
應該注意的是，雖然選擇該些集極與射極區之間的橫向間距是控 制該通道長度最方便的方法，但是藉由在該些射極與集極區間形成具一迂迴路徑之該通道，係可對一給定之橫向射極—集極間距提供一更長之通道長度。
第４Ａ圖係顯示處在一主要為開啟之單極條件下之該裝置。VCE 係與第３Ａ圖～第３Ｃ圖中相關描述相同，惟與該集極２與射極３間之間距X更近，且因此該通道４Ｂ更短，所以即便在該基極端子Ｂ懸空或連接至該射極端子Ｅ之條件下，也足以克服二極體接面５周圍之本質空乏區。因此，雖然沒有電流通過該基極端子Ｂ，該射極與集極間仍有電流通過該通道４Ａ。
第４Ｂ圖係顯示處於一關閉狀態之該裝置，其係通過使該基極端 子Ｂ比該射極端子Ｅ更大幅地為正極而達成。
請注意，該電晶體之表面積（即第１圖、第３Ａ～３Ｃ圖及第 ４Ａ、４Ｂ圖頁面所示之尺寸）可根據該電晶體裝置１所需要滿足之最大額定 電流加以選擇，以增加包括該通道４Ｂ在內之該基極區域的寬度。
該基板層１００係可連接至一低電壓以確保該基板與該N+層 １０２間之該PN接面係具反向偏壓，其可抑制來自相鄰電晶體基極區之間的寄生橫向NPN BJT電晶體之不良影響。
需要該橫向N+層１０２之部分原因係為防止該P注入區１０３ 在該射極與基板間造成一短路，並保證在該射極與該基板間所形成之該寄生垂直PNP BJT具很差之電流傳導特性，有利於以比該裝置集極電流大100多倍之幅度降低該寄生電流。
具不同半導體結構與製造方法之替代實施例 請參閱『第５Ａ圖與第５Ｂ圖』所示，係分別顯示實作電晶體裝置之另一半導體結構的截面示意圖、及該第５Ａ圖中半導體結構所實作之電晶體平面示意圖。如圖所示：第５Ａ圖係一實作該電晶體裝置之另一半導體結構。與第１圖之結構相比，該結構更有利於製造生產。該虛線QR係代表第５Ａ圖之切面軸線。
例如，提供一P型基板２００，其可以是一通過磊晶而沉積在晶 圓頂部之矽晶圓或矽晶層。在該基板２００內提供由一上層N型區２１１、一下層N型區２１２及一位於其間之N+型區２１３所組成之一N型井區２１０。
另一N+型區２１４之環係圍繞該上層N型區２１１與該N+型區 ２１３。該N+型環２１４係與該N型井２１０重疊並據以向外延伸以提供該電晶體之該N型區４Ａ。
一提供該電晶體之通道４Ｂ的P-通道層２２０係位於該上層N型 區２１１上方並與之直接接觸。該P-通道層與其下方之該N型區２１１直接接觸以提供二極體接面５。
值得注意的是，該N+型環區域２１４係向上延伸，圍繞該P-通道 層２２０以使該通道４Ｂ與該基板隔離。
該N型區２１１之摻雜濃度係在1e17/cm 3至5e17/cm 3之範圍內。此 與經常在JFET柵極中發現之高摻雜級數（＞1e19/cm 3）形成對比。
該P-通道層２２０具一1e16/cm 3至1e17/cm 3數量級之淨摻雜濃度。
一氧化層２２１係位於該P-通道層２２０上方。該結構亦包含二 個分離之P型區２２２、２２３，每個P型區皆延伸穿過該氧化層２２１及該P-通道層２２０，以提供相應之該些集極與射極區２、３。
每個P型區２２２、２２３之第一部分２２２Ａ、２２３Ａ係由 一位於該氧化層２２１上之P摻雜多晶矽層之數個部分所提供，以將該些射極與集極端子連接至該電路中。每個P型區２２２、２２３之第二部分２２２Ｂ、 ２２３Ｂ係由該延伸穿過該氧化層２２１之多晶矽層之數個部分所提供，以接觸該晶圓表面。每個P型區２２２、２２３之第三部分２２２Ｃ、２２３Ｃ係形成在該矽晶圓中且與該N型區２１１交界，以提供相應之二極體接面５Ａ、５Ｂ。
一圖形化之氧化層５００及一金屬層２２４係位於該氧化物與 多晶矽層２２１、２２３之上。該金屬層之第一部分２２４Ａ係被圖形化，以提供數個導電區域。該金屬層２２４之一第二部分２２４Ｂ係延伸穿過氧化層５００、２２１內之一孔洞，以接觸該N+型區２１４提供該基極端子。
請參閱『第６Ａ圖～第６Ｉ圖』所示，係顯示該第５Ａ圖與第 ５Ｂ圖中電晶體裝置其製造程序之示意圖。如圖所示：該第６Ａ圖～第６Ｉ圖係一範例程序，顯示製造一積體電路之部分區域，為二個具有第５Ａ圖與第 ５Ｂ圖結構之電晶體。
該電晶體中之第一個係在該些集極與射極區之間形成有相對小 之間距X，而另一個則具有相對大之間距，選擇該間距係為使在操作時，該第一個作為一常開電晶體操作，而另一個則作為一常關電晶體操作。可選擇該第二 電晶體之通道長度，使其在開啟時以與第２圖之Ｌ、Ｎ或Ｊ區域所述相關之特 性進行操作。
請參考第６Ａ圖，係提供一P型基板２００。再參考第６Ｂ圖， 係使用一遮罩、注入再擴散之程序以在一P型晶圓２００中形成數個單獨之環形（圓形或其他相似形狀）N+型區域２１４，每個電晶體一個。
請參考第６Ｃ圖，係使用一遮罩及注入之程序以在該些相應之環 ２１４內形成數個N型井２１０。該擴散程序係被省略以在表面下方（在該些N型層２１１、２１２間）留下更高摻雜之該N+層２１３。
請參考第６Ｄ圖，係使用一未被遮罩之P型注入程序以形成該P- 通道層２２０。此可以一無擴散或退火之程序加以實施。因為形成該P通道區所需之摻雜非常弱，所以該注入對該N+型區不會有決定性影響。
請參考第６Ｅ圖，係將一氧化層２２１通過一沉積程序添加至該 晶圓。一沉積程序係被使用以確保該p-通道層２２０不受損。
一光刻膠３００係被施加於該氧化層上。該光阻劑係被圖形化以 限定該些集極與射極區間之間距X，並從而限定該通道４Ｂ之長度。在本範例中，該左側電晶體之間距X係被選擇為相對較小以提供一常開電晶體，而該右側電晶體之間距X則被選擇為相對較大以提供一常關電晶體。
僅以一1 um製造程序之尺寸為例，該右側電晶體可具一介於1.2 微米與1.5微米間之通道長度；而該左側電晶體則可具一等於或小於0.8微米之通道長度。
請參考第６Ｆ圖，係蝕刻該氧化層並移除該遮罩。
請參考第６Ｇ圖，係沉積一多晶矽層４００在該晶圓上（可選擇 整片晶圓）。該多晶矽層２２３直接接觸該P-層２２０被暴露之表面，其上之該氧化層２２１已被去除以形成該些集極與射極接點２２２Ｂ、２２３Ｂ。
一P型注入程序４０１（以箭頭表示）係實施以將該多晶矽轉化 為P型，該程序亦增加與該多晶矽直接接觸之該些P-層區域的淨摻雜濃度，以形成該些集極與射極端子２、３之區域２２２Ｃ、２２３Ｃ。一短退火步驟係激活注該入而不引發該P通道２２０之擴散。亦或，為減少處理時間，可沉積一P型多晶矽。
請參考第６Ｈ圖，係遮罩並蝕刻該多晶矽層４００，以圖形化具 軌道２２２Ａ、２２３Ａ之該集極與射極端子２、３。
請參考第６Ｉ圖，係進一步使用一遮罩與蝕刻程序以隨之暴露該 N+型環２１４之一區域及沉積金屬２２４以提供該基極接點２２４Ｂ，並蝕刻一圖樣以提供繞線層２２４Ａ。
如以上各式所述之裝置皆可被替代為一NPN裝置，使其具一N型 通道、數個射極及集極區，並一P型基極次分區；如此，該裝置將可以與上述相反之極性加以操作。
該射極區及／或該集極區可完全形成在該晶圓內，而非使用一晶 矽層。
上述結構係可結合一齊納二極管（zener diode）加以改變，通過 提供一附加P型區以在該些基極與集極端子間電性連接，如WO2019/229432所述參考引用；
該金屬基極接點係可以一多晶矽摻雜接點代替；如此將在該基極 端子中引入一齊納二極管，好處為不需要任何金屬層在隣近該裝置處佈線。
綜上所述，本發明係一種電晶體裝置，可有效改善習用之種種缺 點，除其他優點外，具有優於傳統橫向雙極性接面型電晶體（bipolar junction transistor, BJT）之電流增益特性，係利用通道之存在允許本電晶體裝置在開啟（在第一或第四條件下操作）與關閉間切換以回應小於該基極—射極二極管正向電 壓絕對值（Vft）之Vbe變化，如此可允許二個具有相同配置之電晶體裝置，例如 皆為NPN或皆為PNP，用於切換一驅動電路之兩側（高與低），而非依照對一互 補電路之傳統要求，進而使本發明之產生能更進步、更實用、更符合使用者之 所須，確已符合發明專利申請之要件，爰依法提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定 本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡 單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
１:電晶體裝置 ２:集極區 ３:射極區 ４:基極區 ４Ａ:N型基極區 ４Ｂ:通道 ５:PN接面 １００:P型基板 １０１:N型區 １０１Ａ:N+型區 １０２:N+型區 １０３:輕摻雜P-區 １０４、１０５:P型區 １０４Ａ、１０５Ａ:第一部分 １０４Ｂ、１０５Ｂ:第二部分 ５Ａ、５Ｂ:二極體接面 ６:箭頭 ７Ａ、７Ｂ:箭頭 ８:空乏區 Ｃ:集極端子 Ｅ:射極端子 Ｂ:基極端子 Ｋ、Ｍ、Ｌ、Ｎ、Ｊ:區域 Ｏ:過渡區 ２００:P型基板 ２１０:N型井區 ２１１:上層N型區 ２１２:下層N型區 ２１３:N+型區 ２１４:N+型區 ２２０:P-通道層 ２２１:氧化層 ２２２、２２３:P型區 ２２２Ａ、２２３Ａ:第一部分 ２２２Ｂ、２２３Ｂ:第二部分 ２２２Ｃ、２２３Ｃ:第三部分 ２２４:金屬層 ２２４Ａ:第一部分 ２２４Ｂ:第二部分 ３００:光刻膠 ４００:多晶矽層 ４０１:P型注入程序 ５００:氧化層
第１圖，係實作一電晶體之半導體結構的截面示意圖。 第２圖，係顯示第１圖該電晶體裝置之操作特性如何隨Vbe與Vce之變化而變化 的示意圖。 第３Ａ圖，係第１圖中配置在開啟條件下且其射極與集極間之傳導主要歸因於 雙極傳導之電晶體截面示意圖。 第３Ｂ圖，係第１圖中配置在關閉條件下之電晶體截面示意圖。 第３Ｃ圖，係第１圖中配置在開啟條件下且其射極與集極間之傳導主要歸因於 單極傳導之電晶體截面示意圖。 第４Ａ圖，係類似於第１圖但具更短間距X且其配置在開啟條件下而射極與集極 間之電流主要歸因於單極傳導之電晶體截面示意圖。 第４Ｂ圖，係第４Ａ圖中配置在關閉條件下之電晶體截面示意圖。 第５Ａ圖，係實作電晶體裝置之另一半導體結構的截面示意圖。 第５Ｂ圖，係第５Ａ圖中半導體結構所實作之電晶體平面示意圖。 第６Ａ圖～第６Ｉ圖，係第５Ａ圖與第５Ｂ圖中電晶體裝置其製造程序之示 意圖。
1:電晶體裝置
2:集極區
3:射極區
4A:N型基極區
4B:通道
5:PN接面
100:P型基板
101:N型區
101A:N+型區
102:N+型區
103:輕摻雜P-區
104A、105A:第一部分
104B、105B:第二部分
5A、5B:二極體接面
C:集極端子
E:射極端子
B:基極端子

Claims (34)

  1. 一種電晶體裝置，具有： 由一第一類型之一半導體第一區所提供之一集極區；與該集極區關聯之一 集極端子； 由該第一類型之一半導體第二區所提供之一射極區；與該射極區關聯之一 射極端子； 由位於該集極區與該射極區之間且與二者交界之一半導體第三區所提供之 一基極區；與該基極區關聯之一基極端子； 其中，該基極區係包括： 一第二類型之一半導體次分區，及 該第一類型之一半導體通道， 其中，該基極端子係接觸該次分區； 該次分區係與該通道交界以提供一第一二極體接面，並且與該射極區及集極區二者交界以進一步形成數個二極體接面， 而該通道係與該集極區及該射極區交界並互連，使該裝置在一第一條件下之一電路中實作時，即配置高於一第一閾值電壓之一電壓貫穿該些射極與集極端子，且該基極端子係浮動或與該射極端子形成短路時，該些集極與射極端子間之一電流係至少主要歸因於單極傳導； 該通道之淨摻雜濃度係小於該些射極與集極區之淨摻雜濃度；並且該通道具有自遠離該第一二極體接面所延伸而來足夠小之一深度，使該裝置在一第二條件下之一電路中實作時，即所配置穿該些射極與集極端子之電壓低於該第一閾值電壓，且該基極端子係浮動或與該射極端子形成短路時，在該第一二極體接面附近係形成一空乏區足以夾束該通道，使該裝置之該些集極與射極端子間基本 上沒有電流； 以及，其中， 當該裝置在一第三條件下之一電路中實作時，即配置電壓貫穿該些射極與集極端子，且具一電壓貫穿該些射極與基極端子以透過該基極端子產生電流時，該些集極與射極端子間之電流係至少主要歸因於雙極傳導。
  2. 依申請專利範圍第１項或第２項所述之一電晶體裝置，其中，該些集極區與射極區之間隔小於或等於1.5微米。
  3. 一電晶體，其中，該通道具自該第一二極體接面延伸而來且 小於或等於0.25微米之一深度，最好小於或等於0.1微米。
  4. 依以上任一申請專利範圍所述之一電晶體裝置，其中，該基極區之次分區包含一第一部分與一第二部分，並且，其中： 該第一部分具比該第二部分更高之一淨摻雜濃度； 該基極端子通過該第一部分電性連接該第二部分；並且， 其中該第二部分係與該通道交界以提供該第一二極體接面，且與該射極 區及該集極區交界以進一步形成該數個二極體接面。
  5. 依申請專利範圍第４項所述之一電晶體裝置，其中，該通道之淨摻雜濃度小於或等於該次分區之第二部分之淨摻雜濃度的一倍。
  6. 依申請專利範圍第５項所述之一電晶體裝置，其中，該通道之淨摻雜濃度小於或等於該次分區之第二部分之淨摻雜濃度的0.1倍。
  7. 依申請專利範圍第６項所述之一電晶體裝置，其中，該基極之次分區的第二部分具在5e16/cm 3到5e17/cm 3間之一淨摻雜濃度。
  8. 依申請專利範圍第７項所述之一電晶體裝置，其中，該基極之次分區的第一部分係具大於或等於1e18/cm 3之一淨摻雜濃度。
  9. 依申請專利範圍第１項所述之一電晶體裝置，該次分區係位 於該第一類型之一半導體基板層中，且該裝置進一步包含該半導體第二類型之一高摻雜區，係位於該次分區之第二部分與該基板之間並將此二者分開；與該次分區相比，該高摻雜區具一高淨摻雜濃度。
  10. 依以上任一申請專利範圍所述之一電晶體裝置，其中，該射極區及／或集極區係由一摻雜多晶矽層所提供，該摻雜多晶矽層係位於定義該基極區之一矽晶粒上。
  11. 依申請專利範圍第１項所述之一電晶體裝置，該次分區係位於該第一類型之一半導體基板層中，且該裝置進一步包含該半導體第二類型之一高摻雜區，係位於該次分區之第二部分與該基板之間並將此二者分開；與該次分區相比，該高摻雜區具一高淨摻雜濃度。
  12. 依以上任一申請專利範圍所述之一電晶體裝置，其中，該射極區及／或集極區係由一摻雜多晶矽層所提供，該摻雜多晶矽層係位於定義該基極區之一矽晶粒上。
  13. 一積體電路，係包含二個依以上任一申請專利範圍所述之電晶體，其中，第一個電晶體之通道係相對長，且在第一個電晶體之集極區與發射區間係存在相對大之橫向間距；而第二個電晶體之通道係相對短，且第二個電晶體之集極與射極區間係具一相對小之橫向間距。
  14. 依申請專利範圍第１１項所述積體電路之一操作方法，其中，該第一與第二電晶體係以相同之該集極—射極電壓範圍操作，該電壓範圍之選擇係為使該第一電晶體與第二電晶體皆作為常關電晶體操作，如此，該第一電晶體之射極與集極間的電流係具有一雙極傳導分量大於該第二電晶體，而該第一電晶體係作為一常開電晶體操作，而該第二電晶體係作為一常關電晶體操作。
  15. 依申請專利範圍第１１項所述積體電路之一操作方法，其 中，該第一與第二電晶體皆以所選擇之相同的該集極—射極電壓範圍操作，該集極-射極電壓範圍被選擇。
  16. 一積體電路之製造方法，該積體電路係包含二申請專利範圍第１項所述之電晶體，該方法包含製造該些電晶體中之一第一個，以在該些射極與集極區之間具一第一橫向間距；以及製造該些電晶體中之一第二個，其係在該些射極與集極區間具有一第二橫向間距；並且該第一橫向間距與該第二橫向間距係不相同。
  17. 依申請專利範圍第１３項所述之一方法，係包含：使用相同之遮罩以限定義第一與第二電晶體二者之該些射極與集極區之間的間隔。
  18. 依申請專利範圍第１４項所述之一方法，係包含在一材料去除程序中使用該遮罩以定義該二電晶體之該些射極與集極區。
  19. 依申請專利範圍第１５項所述之一方法，包含在該基極區上沉積一氧化層；使用該遮罩以去除該氧化層之數個部份；並在該氧化層被去除之該些區域沉積多晶矽，以提供該些集極與射極區。
  20. 一電晶體裝置，係具有： 由一第一類型之一半導體第一區所提供之一集極區；與該集極區關聯之一集極端子； 由該第一類型之一半導體第二區所提供之一射極區；與該射極區關聯之一射極端子； 由位於該集極區與射極區之間且與二者交界之一半導體第三區所提供之一基極區；與該基極區關聯之一基極端子； 其中，該基極區係包括： 一第二類型之一半導體次分區，及 該第一類型之一半導體通道， 其中，該基極端子係接觸該次分區， 其中，該基極區之次分區包含一第一部分與一第二部分， 該第一部分具比該第二部分更高之一淨摻雜濃度； 該基極端子通過該第一部分電性連接該第二部分；並且， 該第二部分係與該通道交界以提供一第一二極體接面，並且與該射極區及集極區二者交界以進一步形成數個二極體接面， 而該通道係與該集極區及該射極區交界並互連。
  21. 依申請專利範圍第２０項所述之一電晶體裝置，其中，該些集極區與射極區之間隔係小於或等於1.5微米。
  22. 依申請專利範圍第２０項或第２１項所述之一電晶體裝置，其中，該通道之淨摻雜濃度係小於該些射極與集極區之淨摻雜濃度。
  23. 依申請專利範圍第２０項～第１１項任一所述之一電晶體裝置，其中，該通道具遠自該第一二極體接面延伸而來且小於或等於0.25微米之一深度，且最好小於或等於0.1微米。
  24. 依申請專利範圍第２０項～第２３項任一所述之一電晶體裝置，其中，該次分區之第二部分具在1e16/cm 3至5e17/cm 3間之一淨摻雜濃度。
  25. 依申請專利範圍第２０項～第２４項任一所述之一電晶體裝置，其中，該些集極與射極區之橫向隔離係小於或等於1.5微米。
  26. 依以上任一申請專利範圍所述之電晶體裝置之一操作方法： 其中，當裝置開啟時，|Vce|＜|Vft|，且|Vbe|＜=|Vce|； 其中，Vce係貫穿該些集極與射極端子之電壓，Vft係該基極射極二極體接面之正向偏電壓；以及Vbe係貫穿該些集極與射極端子之電壓。
  27. 依申請專利範圍第２６項所述之一方法，其中，|Vce|≤½|Vft|。
  28. 依申請專利範圍第２６項或第２７項所述之一方法，其中， 當處於關閉狀態時：|Vbe|＜|Vft|。
  29. 一電晶體裝置，係具有： 由一第一類型之一半導體第一區所提供之一集極區；與該集極區關聯之一集極端子； 由該第一類型之一半導體第二區所提供之一射極區；與該射極區關聯之一射極端子； 由位於該集極區與射極區之間且與二者交界之一半導體第三區所提供之一基極區；與該基極區關聯之一基極端子； 其中，該基極區係包括： 一第二類型之一半導體次分區，及 該第一類型之一半導體通道， 其中，該基極端子係接觸該次分區； 該次分區係與該通道交界以提供一二極體接面，且該通道與該集極區及該射極區交界並互連； 該通道之淨摻雜濃度係小於該些射極與集極區之淨摻雜濃度； 且該通道具有遠自該第一二極體接面延伸而來足夠小之一深度，當在一電路中實作該裝置，而其中一電壓貫穿數個射極與集極端子且該基極端子係浮動或與該射極端子短路時，在該PN接面附近係形成一空乏區足以夾束該通道，使該裝置之該些集極與射極端子間基本上沒有電流。
  30. 依申請專利範圍第２９項所述之一電晶體裝置，其中，該通道係提供與該些集極及射極區其一或二者交界之唯一界面。
  31. 依申請專利範圍第２９項所述之一電晶體裝置，其中，該次 分區係分別與該射極區及該集極區二者交界以進一步形成數個二極體接面。
  32. 依申請專利範圍第２９項或第３１項所述之一電晶體裝置， 其中，次分區圍繞射極區與集極區。
  33. 申請專利範圍第２９項、第３１項或第３２項所述之一電晶體裝置，其中，該次分區係形成在該第一類型之一半導體基板層中，且該裝置進一步包含該半導體第二類型之一高摻雜區，位於該次分區與該基板之間並將此二者分開；與該次分區相比，該高摻雜區具一高淨摻雜濃度。
  34. 依申請專利範圍第２９項～第３３項任一所述之一電晶體裝置，其中，該射極區與集極區係由一摻雜多晶矽層所提供，該摻雜多晶矽層係沈積於定義該基極區之一矽晶粒上。
TW110146364A 2021-11-08 2021-12-10 一種新型電晶體裝置 TWI836306B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB2116047.8A GB2612643A (en) 2021-11-08 2021-11-08 A novel transistor device
GBGB2116047.8 2021-11-08

Publications (2)

Publication Number Publication Date
TW202320293A true TW202320293A (zh) 2023-05-16
TWI836306B TWI836306B (zh) 2024-03-21

Family

ID=

Also Published As

Publication number Publication date
TW202404028A (zh) 2024-01-16
GB2612643A (en) 2023-05-10

Similar Documents

Publication Publication Date Title
US7605412B2 (en) Distributed high voltage JFET
JP2009539248A (ja) バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法
EP4070384B1 (en) A transistor device
US3445734A (en) Single diffused surface transistor and method of making same
WO2014079381A1 (zh) 一种结型场效应晶体管及其制备方法
JP3243792B2 (ja) 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子
WO2023079316A1 (en) A transistor device and a method of operating thereof
TWI836306B (zh) 一種新型電晶體裝置
TW202320293A (zh) 一種新型電晶體裝置
JP3063278B2 (ja) 縦型電界効果トランジスタ
US20240021712A1 (en) A novel transistor device
US5652153A (en) Method of making JFET structures for semiconductor devices with complementary bipolar transistors
CN116686094A (zh) 一种晶体管装置
JP2957795B2 (ja) 半導体装置及びその製造方法
TW202412260A (zh) 新型電晶體裝置
WO2024047353A1 (en) A novel transistor device
KR100480674B1 (ko) 콜렉터와 에미터 사이에 다이오드를 내장한 바이폴라 트랜지스터 및 그 제조방법
JP2501236B2 (ja) タ―ンオフゲ―ト付きサイリスタ
JPH03227054A (ja) Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ
GB2615153A (en) A novel transistor device and circuits comprising said transistor device
JPS6241427B2 (zh)
JP3271501B2 (ja) Ｍｏｓ型ｇｔｏサイリスタおよびその駆動方法
JPS6380571A (ja) 伝導度変調型たて型ｍｏｓ−ｆｅｔ
KR100591247B1 (ko) 이종접합 전계효과 트랜지스터 및 그 제조방법
JP2021111751A (ja) 半導体装置